JPH04258023A - 高速カウンタ／ 除算器及び当該カウンタ／ 除算器をスワローワーカウンタに使用する方法 - Google Patents
高速カウンタ／ 除算器及び当該カウンタ／ 除算器をスワローワーカウンタに使用する方法Info
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- JPH04258023A JPH04258023A JP3260562A JP26056291A JPH04258023A JP H04258023 A JPH04258023 A JP H04258023A JP 3260562 A JP3260562 A JP 3260562A JP 26056291 A JP26056291 A JP 26056291A JP H04258023 A JPH04258023 A JP H04258023A
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/68—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a base which is a non-integer
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
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- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は高速カウンタに関し、更
に特に入力パルスを計数し、かつ計数したパルスの２の
整数乗又は計数したパルスの正半分の２の整数乗を出力
パルス毎の時間を供給しやすいカウンタに関する。
に特に入力パルスを計数し、かつ計数したパルスの２の
整数乗又は計数したパルスの正半分の２の整数乗を出力
パルス毎の時間を供給しやすいカウンタに関する。
【０００２】
【従来の技術】このようなカウンタは特にスワローワー
カウンタのプログラマブル除算器を構成することに使用
される。しかし本発明は特殊技術を要することに表され
る他の発明を有する。
カウンタのプログラマブル除算器を構成することに使用
される。しかし本発明は特殊技術を要することに表され
る他の発明を有する。
【０００３】スワローワーカウンタのプログラマブル除
算器が図１に示されている。語彙をはっきりさせるため
に、算出されたＮ個のカウント値のみの値Ｎに加算カウ
ントがＮによる除算器と同等であることが示されている
。実際に、パルスを入力とし出力パルス全Ｎを供給する
。これは除算器とカウンタという言葉がある場合普通に
使われる。
算器が図１に示されている。語彙をはっきりさせるため
に、算出されたＮ個のカウント値のみの値Ｎに加算カウ
ントがＮによる除算器と同等であることが示されている
。実際に、パルスを入力とし出力パルス全Ｎを供給する
。これは除算器とカウンタという言葉がある場合普通に
使われる。
【０００４】図１に示すように、スワローワーカウンタ
は入力１１に現れる制御信号の状態を条件として２ｍ又
は２ｍ＋１による除算しやすい除算器１０から構成され
る。カウンタ１０の出力は第１及び第２のカウンタ１２
，１３ に並列に送られる。カウンタ１２は値Ｂにパル
ス加算し、カウンタ１３はＢより大きい値Ａにパルス加
算する。カウンタ１３は循環的に例えばひとたび最大値
Ａに達すれば０からスタートするように、計数するため
に接続されている。カウンタ１３の出力信号によって再
度初期化されるまで、カウンタ１２は最大値Ｂに達する
と計数を停止する。カウンタ１２の出力は除算器１０の
入力１１に供給される。カウンタ１２，１３ は形式的
な方法で図示していないが例えばバス上に送る制御信号
によってプログラム化されたカウント値ＢとＡを有する
。
は入力１１に現れる制御信号の状態を条件として２ｍ又
は２ｍ＋１による除算しやすい除算器１０から構成され
る。カウンタ１０の出力は第１及び第２のカウンタ１２
，１３ に並列に送られる。カウンタ１２は値Ｂにパル
ス加算し、カウンタ１３はＢより大きい値Ａにパルス加
算する。カウンタ１３は循環的に例えばひとたび最大値
Ａに達すれば０からスタートするように、計数するため
に接続されている。カウンタ１３の出力信号によって再
度初期化されるまで、カウンタ１２は最大値Ｂに達する
と計数を停止する。カウンタ１２の出力は除算器１０の
入力１１に供給される。カウンタ１２，１３ は形式的
な方法で図示していないが例えばバス上に送る制御信号
によってプログラム化されたカウント値ＢとＡを有する
。
【０００５】図１に示すスワローワーカウンタは、値Ａ
とＢを選択する機能として２の複数でない任意の値によ
って周波数の除算をなし遂げられる。除算器１０に供給
される入力周波数はＦ０を示し、カウンタ１３の出力周
波数はＦ２を示す。もしＦ２＝Ｆ０／ｋのときｋ＝Ａ２
ｍ＋Ｂ 又はｋ＝（Ａ−Ｂ）２ｍ＋Ｂ（２ｍ＋１）と書ける。図
１の回路はＦ２＝Ｆ０／ｋ を供給する。実際に、カウ
ンタ１０が２ｍ＋１による除算するために規定され、パ
ルスはＦ０の期間の２ｍ＋１のすべてをカウンタ１０の
出力で得られ、カウンタ１２はＦ０のＢ（２ｍ＋１）
のパルスが現れると出力１１に供給する。そしてカウン
タ１２は禁止され、除算器１０は２ｍによって除算され
る。カウンタ１３はすでにＢパルスを計数する。次にＡ
−Ｂのパルスが除算器１０の出力に供給されるとパルス
はカウンタ１３の出力に供給され、かつ除算計数ｋが得
られる。
とＢを選択する機能として２の複数でない任意の値によ
って周波数の除算をなし遂げられる。除算器１０に供給
される入力周波数はＦ０を示し、カウンタ１３の出力周
波数はＦ２を示す。もしＦ２＝Ｆ０／ｋのときｋ＝Ａ２
ｍ＋Ｂ 又はｋ＝（Ａ−Ｂ）２ｍ＋Ｂ（２ｍ＋１）と書ける。図
１の回路はＦ２＝Ｆ０／ｋ を供給する。実際に、カウ
ンタ１０が２ｍ＋１による除算するために規定され、パ
ルスはＦ０の期間の２ｍ＋１のすべてをカウンタ１０の
出力で得られ、カウンタ１２はＦ０のＢ（２ｍ＋１）
のパルスが現れると出力１１に供給する。そしてカウン
タ１２は禁止され、除算器１０は２ｍによって除算され
る。カウンタ１３はすでにＢパルスを計数する。次にＡ
−Ｂのパルスが除算器１０の出力に供給されるとパルス
はカウンタ１３の出力に供給され、かつ除算計数ｋが得
られる。
【０００６】カウンタ１０のみは早くカウントし、カウ
ンタ１２，１３ 実質的にカウンタ１０より小さい時間
の周波数２ｍでカウントする。大変早くお互いにパルス
Ｆ０をカウントするために、高速可能な除算器１０を提
供することは必要である。もしカウンタ又は除算器の動
作が全体的に調べられれば、クロック信号の２つの遷移
の間の論理動作の連続を為さなければならない。ブール
関数は、カウントすることのような全ての複数論理動作
がフリップフロップの２つのスイッチングに相当する初
期の論理動作の最大の２つのレベルで分解され得ること
を教示している。 ２の整数乗より他の値による除算として、付加したフリ
ップフロップのスイッチング時間は除算器の出力又はラ
ッチ回路での中間情報を保持するため供給されなければ
ならない。そして２ｑによる除算より他の形式的な処理
を施すカウンタは一般的に３つのフリップフロップのス
イッチングにおける十分な時間でカウントする２つのパ
ルスの間に必要である。集積回路の製造技術において、
フリップフロップの基本のスイッチング時間はあらかじ
め決められ、かつ最大のカウント周波数は基本の制限（
例えば ＭＯＳ技術で４０ＭＨｚ の値で、スタッティ
ク型論理素子を用いて２マイクロメータ）を再度カウン
トする。
ンタ１２，１３ 実質的にカウンタ１０より小さい時間
の周波数２ｍでカウントする。大変早くお互いにパルス
Ｆ０をカウントするために、高速可能な除算器１０を提
供することは必要である。もしカウンタ又は除算器の動
作が全体的に調べられれば、クロック信号の２つの遷移
の間の論理動作の連続を為さなければならない。ブール
関数は、カウントすることのような全ての複数論理動作
がフリップフロップの２つのスイッチングに相当する初
期の論理動作の最大の２つのレベルで分解され得ること
を教示している。 ２の整数乗より他の値による除算として、付加したフリ
ップフロップのスイッチング時間は除算器の出力又はラ
ッチ回路での中間情報を保持するため供給されなければ
ならない。そして２ｑによる除算より他の形式的な処理
を施すカウンタは一般的に３つのフリップフロップのス
イッチングにおける十分な時間でカウントする２つのパ
ルスの間に必要である。集積回路の製造技術において、
フリップフロップの基本のスイッチング時間はあらかじ
め決められ、かつ最大のカウント周波数は基本の制限（
例えば ＭＯＳ技術で４０ＭＨｚ の値で、スタッティ
ク型論理素子を用いて２マイクロメータ）を再度カウン
トする。
【０００７】本発明の目的は、前述したフリップフロッ
プのスイッチング時間の複数に相当する基本の制限でな
いことを有する２ｑにより他のカウンタ／除算器を提供
することであり、更に特に２ｑによる除算と同じ速度で
動作する速度限界で動作のカウンタを提供することであ
る。
プのスイッチング時間の複数に相当する基本の制限でな
いことを有する２ｑにより他のカウンタ／除算器を提供
することであり、更に特に２ｑによる除算と同じ速度で
動作する速度限界で動作のカウンタを提供することであ
る。
【０００８】また本発明の他の目的は制御信号の機能と
して、２の整数乗又は単一の半分のパルスの２の整数乗
によって除算を為し、カウント速度の制限を変えること
なく除算モードから他のモードへ変わるためのカウンタ
／除算器を提供することである。
して、２の整数乗又は単一の半分のパルスの２の整数乗
によって除算を為し、カウント速度の制限を変えること
なく除算モードから他のモードへ変わるためのカウンタ
／除算器を提供することである。
【０００９】更に、本発明の目的はスワローワーカウン
タ回路に使用できる高速カウンタ／除算器を提供するこ
とである。
タ回路に使用できる高速カウンタ／除算器を提供するこ
とである。
【００１０】
【課題を解決するための手段及び作用】上記目的を達成
するための本発明の特徴は、２ｑ＋ｎ＋１／２によって
入力周波数を除算するカウンタ／除算器が、周波数Ｆ１
を除算するための信号を受信し、 ３６０°／２ｑ＋１
の前者を後者へ位相のずれで周波数Ｆ１／２ｑ で２
ｑ＋１の出力を供給する２ｑによる第１の除算器と、制
御端子を有し、該端子に供給される制御信号を各時間に
前記２ｑ＋１の出力のそれぞれを出力（３３）で連続的
に供給するマルチプレクサと、該マルチプレクサの出力
を受信し、前記端子に供給されるカウンタ／除算器の所
望の出力を供給する２ｎによる第２の除算器とからなる
ことである。
するための本発明の特徴は、２ｑ＋ｎ＋１／２によって
入力周波数を除算するカウンタ／除算器が、周波数Ｆ１
を除算するための信号を受信し、 ３６０°／２ｑ＋１
の前者を後者へ位相のずれで周波数Ｆ１／２ｑ で２
ｑ＋１の出力を供給する２ｑによる第１の除算器と、制
御端子を有し、該端子に供給される制御信号を各時間に
前記２ｑ＋１の出力のそれぞれを出力（３３）で連続的
に供給するマルチプレクサと、該マルチプレクサの出力
を受信し、前記端子に供給されるカウンタ／除算器の所
望の出力を供給する２ｎによる第２の除算器とからなる
ことである。
【００１１】また、本発明の特徴は、第２の除算器の出
力が前記第２の除算器に供給される信号によって順番に
配列されるラッチ回路を介してカウンタ／除算器の出力
端子へ供給されることである。
力が前記第２の除算器に供給される信号によって順番に
配列されるラッチ回路を介してカウンタ／除算器の出力
端子へ供給されることである。
【００１２】更に、本発明の特徴は、マルチプレクサの
動作を禁止する手段を含み、第１の除算器の同じ出力は
第２の除算器の入力に常時供給されて、カウンタ／除算
器の除算率が２ｑ＋ｎであることである。
動作を禁止する手段を含み、第１の除算器の同じ出力は
第２の除算器の入力に常時供給されて、カウンタ／除算
器の除算率が２ｑ＋ｎであることである。
【００１３】また、本発明の特徴は、復号化器によって
復号化され、かつラッチ回路に供給されるすべての出力
と、第１の除算器の２ｑ＋１の出力のそれぞれと前記マ
ルチプレクサの出力との間にそれぞれ設けられた２ｑ＋
１個のスイッチを断続的に制御する出力を施す、２ｑ＋
１による第３の除算器からなることである。
復号化され、かつラッチ回路に供給されるすべての出力
と、第１の除算器の２ｑ＋１の出力のそれぞれと前記マ
ルチプレクサの出力との間にそれぞれ設けられた２ｑ＋
１個のスイッチを断続的に制御する出力を施す、２ｑ＋
１による第３の除算器からなることである。
【００１４】更に、本発明はスワローワーカウンタのプ
ログラマブルカウンタの入力除算器としての２による除
算器に直列に前述の方法のカウンタ／除算器を使用する
ことに関する。
ログラマブルカウンタの入力除算器としての２による除
算器に直列に前述の方法のカウンタ／除算器を使用する
ことに関する。
【００１５】本発明によれば、高速周波数で動作する第
１の除算器の出力の位相のずれは用いられ、この除算器
の連続の出力ではないという効果がある。そして高速率
で生じる２つの動作の間の遅延時間は同じカウンタの出
力の２つの位相のずれの生成に相当する時間であり、１
つのフリップフロップのスイッチング時間に等しい遅れ
であり、カウンタの同じ出力の連続するカウントが考慮
された従来の技術の３つのフリップフロップでない。
１の除算器の出力の位相のずれは用いられ、この除算器
の連続の出力ではないという効果がある。そして高速率
で生じる２つの動作の間の遅延時間は同じカウンタの出
力の２つの位相のずれの生成に相当する時間であり、１
つのフリップフロップのスイッチング時間に等しい遅れ
であり、カウンタの同じ出力の連続するカウントが考慮
された従来の技術の３つのフリップフロップでない。
【００１６】
【実施例】本発明を説明する前に除算器の一般的な特徴
、本発明の原理となる一般的に使用されていない特徴が
図２Ａと図２Ｂに示されている。
、本発明の原理となる一般的に使用されていない特徴が
図２Ａと図２Ｂに示されている。
【００１７】図２Ａは例えば２つのＤ型フリップフロッ
プ２１，２２ からなる２による除算器を示している。 これらのフリップフロップは入力Ｄと、クロック入力Ｃ
Ｋと、出力Ｑと、出力の補数Ｑ＊ からなる。フリップ
フロップ２２の出力Ｑ＊ はフリップフロップ２１の入
力Ｄに接続され、フリップフロップ２１の出力Ｑはフリ
ップフロップ２２の入力Ｄに供給される。クロック信号
ＣＫはフリップフロップ２１の入力ＣＫに供給され、ク
ロック信号ＣＫの補数がフリップフロップ２２の入力Ｃ
Ｋに供給される。フリップフロップ２１の出力信号Ｑは
ａと表され、フリップフロップ２２の出力信号Ｑはｂと
表され、フリップフロップ２１の出力信号Ｑ＊ はｃと
表され、フリップフロップ２２の出力信号Ｑ＊ はｄと
表されている。
プ２１，２２ からなる２による除算器を示している。 これらのフリップフロップは入力Ｄと、クロック入力Ｃ
Ｋと、出力Ｑと、出力の補数Ｑ＊ からなる。フリップ
フロップ２２の出力Ｑ＊ はフリップフロップ２１の入
力Ｄに接続され、フリップフロップ２１の出力Ｑはフリ
ップフロップ２２の入力Ｄに供給される。クロック信号
ＣＫはフリップフロップ２１の入力ＣＫに供給され、ク
ロック信号ＣＫの補数がフリップフロップ２２の入力Ｃ
Ｋに供給される。フリップフロップ２１の出力信号Ｑは
ａと表され、フリップフロップ２２の出力信号Ｑはｂと
表され、フリップフロップ２１の出力信号Ｑ＊ はｃと
表され、フリップフロップ２２の出力信号Ｑ＊ はｄと
表されている。
【００１８】信号ＣＫ、ＣＫ＊ 、ａ、ｂ、ｃ、ｄの信
号波形は図２Ｂに示されている。信号ａ、ｂ、ｃ、ｄは
クロック信号周波数の半分で信号の一般的な波形と同じ
であるが、コレラの信号の各々はクロック期間の半分の
先の信号の位相分ずれている。これは、２の整数乗（２
ｑ）による除算器の一般的な特徴であり、２ｑによる除
算される入力周波数に相当する同じ周波数の２ｑ＋１の
信号は結局インバータを付加することにより見つけるこ
とができ、 ３６０°／２ｑ＋１ の前者を後者へ位相
をずらすこともできる。
号波形は図２Ｂに示されている。信号ａ、ｂ、ｃ、ｄは
クロック信号周波数の半分で信号の一般的な波形と同じ
であるが、コレラの信号の各々はクロック期間の半分の
先の信号の位相分ずれている。これは、２の整数乗（２
ｑ）による除算器の一般的な特徴であり、２ｑによる除
算される入力周波数に相当する同じ周波数の２ｑ＋１の
信号は結局インバータを付加することにより見つけるこ
とができ、 ３６０°／２ｑ＋１ の前者を後者へ位相
をずらすこともできる。
【００１９】この制限の見地が為される、本発明の実施
例を図３に示す。図３は本発明に係る除算器の構成を示
すブロック図である。この除算器は少なくとも２ｑによ
る第１の除算器３０と、２ｎによる第２の除算器３１と
、マルチプレクサ３２とから構成される。図２Ａと図２
Ｂに関連して前述のような除算器３０の出力２ｑ＋１は
、ノードＳ１，Ｓ２，・・・，Ｓ２ｑ＋１ に現れ、除
算器３１の入力に供給される出力３３であってマルチプ
レクサ３２によって断続的に供給される。
例を図３に示す。図３は本発明に係る除算器の構成を示
すブロック図である。この除算器は少なくとも２ｑによ
る第１の除算器３０と、２ｎによる第２の除算器３１と
、マルチプレクサ３２とから構成される。図２Ａと図２
Ｂに関連して前述のような除算器３０の出力２ｑ＋１は
、ノードＳ１，Ｓ２，・・・，Ｓ２ｑ＋１ に現れ、除
算器３１の入力に供給される出力３３であってマルチプ
レクサ３２によって断続的に供給される。
【００２０】除算器３１の出力３４はマルチプレクサ３
２の連続しての入力又は制御入力に供給される。そして
、もし除算器３０の入力に供給される入力信号が周波数
Ｆ１であれば、出力Ｓ１での信号は信号Ｆ１の正反対の
２ｑの変化後得られ、そして除算器３１の出力３４での
信号は信号Ｆ１の２ｑ＋ｎのパルス後得られるであろう
。出力３４での信号は任意の方法でマルチプレクサに基
づいて動作し、そしてマルチプレクサは信号Ｓ１ではな
く出力としての信号Ｓ２を選択する。信号Ｓ２は信号Ｓ
１に関連して周波数Ｆ１での信号の期間の半分に遅延さ
れ、２ｑ＋ｎ＋１／２による除算器はなし遂げられる。
２の連続しての入力又は制御入力に供給される。そして
、もし除算器３０の入力に供給される入力信号が周波数
Ｆ１であれば、出力Ｓ１での信号は信号Ｆ１の正反対の
２ｑの変化後得られ、そして除算器３１の出力３４での
信号は信号Ｆ１の２ｑ＋ｎのパルス後得られるであろう
。出力３４での信号は任意の方法でマルチプレクサに基
づいて動作し、そしてマルチプレクサは信号Ｓ１ではな
く出力としての信号Ｓ２を選択する。信号Ｓ２は信号Ｓ
１に関連して周波数Ｆ１での信号の期間の半分に遅延さ
れ、２ｑ＋ｎ＋１／２による除算器はなし遂げられる。
【００２１】Ｓ１とＳ２の間の遅延が１つのフリップフ
ロップによるという事実によること、カウンタが１つの
フリップフロップのスイッチング時間の割合で計数でき
ることを明らかにする。本発明に係る回路の速度の効果
に関する他の方法は述べたことにあり、クロック期間の
分解できるマルチプレクサ３２のない場合に同じ技術で
期間の半分を分解することができる。
ロップによるという事実によること、カウンタが１つの
フリップフロップのスイッチング時間の割合で計数でき
ることを明らかにする。本発明に係る回路の速度の効果
に関する他の方法は述べたことにあり、クロック期間の
分解できるマルチプレクサ３２のない場合に同じ技術で
期間の半分を分解することができる。
【００２２】もしマルチプレクサの動作が禁止回路３６
の動作によって妨げられ、２ｑ＋ｎによる除算器の動作
は２ｑ＋ｎ＋１／２による除算器の動作の代わりに行わ
れる。本発明に係る回路の構成によれば、これらの除算
器の１つとその他との間の切り替えは情報の無損失を達
成される。実際に、除算器の代わりの制御信号を発生す
るために、ほぼ２ｑ＋ｎによって掛けた信号Ｆ１の期間
に相当する時間が有効であり、かつ信号Ｆ１の半分の期
間だけではない。
の動作によって妨げられ、２ｑ＋ｎによる除算器の動作
は２ｑ＋ｎ＋１／２による除算器の動作の代わりに行わ
れる。本発明に係る回路の構成によれば、これらの除算
器の１つとその他との間の切り替えは情報の無損失を達
成される。実際に、除算器の代わりの制御信号を発生す
るために、ほぼ２ｑ＋ｎによって掛けた信号Ｆ１の期間
に相当する時間が有効であり、かつ信号Ｆ１の半分の期
間だけではない。
【００２３】また図３には除算器３１の出力３４と全体
的な除算器の最終出力３８との間にラッチ回路３７の存
在を示す。除算器３１と同様に、このラッチ回路３７は
マルチプレクサの出力３３をクロック信号として受信す
る。ラッチ回路３７は通常の方法で計数遷移において不
規則な供給を回避することに用いられる。
的な除算器の最終出力３８との間にラッチ回路３７の存
在を示す。除算器３１と同様に、このラッチ回路３７は
マルチプレクサの出力３３をクロック信号として受信す
る。ラッチ回路３７は通常の方法で計数遷移において不
規則な供給を回避することに用いられる。
【００２４】さらに図３にはマルチプレクサ３２のブロ
ック構成図を示す。この特に実施例として、マルチプレ
クサ３２が、除算器３１の出力３４と、出力Ｓ１，Ｓ２
，・・・，Ｓ２ｑ＋１ のそれぞれとマルチプレクサの
出力端子３３との間にそれぞれ設けられたスイッチ４３
−１，４３−２，・・・，４３−２ｑ＋１ を制御する
除算器４１に供給されるカウントする出力（ｑ＋１ 出
力）とを受信する２ｑ＋１カウンタ４０とからなる。ク
ロック信号としてノード３４での信号を受信するラッチ
回路４２は好ましくは復号化器とスイッチとの間に挿入
される。実施例において、スイッチ４３−１，・・・，
４３−２ｑ＋１はＭＯＳトランジスタで表される。２ｑ
＋ｎによる除算器の動作が必要な時、前述したラッチ回
路３６は同時にカウンタ４０とラッチ回路４２を禁止し
、禁止回路の動作が妨げられたとき、制御が２ｑ＋ｎ＋
１／２による除算器の動作へ２ｑ＋ｎによる除算器の動
作の遷移の間に任意の位相飛び越えを避けるための中断
の状態で正に再び始める。
ック構成図を示す。この特に実施例として、マルチプレ
クサ３２が、除算器３１の出力３４と、出力Ｓ１，Ｓ２
，・・・，Ｓ２ｑ＋１ のそれぞれとマルチプレクサの
出力端子３３との間にそれぞれ設けられたスイッチ４３
−１，４３−２，・・・，４３−２ｑ＋１ を制御する
除算器４１に供給されるカウントする出力（ｑ＋１ 出
力）とを受信する２ｑ＋１カウンタ４０とからなる。ク
ロック信号としてノード３４での信号を受信するラッチ
回路４２は好ましくは復号化器とスイッチとの間に挿入
される。実施例において、スイッチ４３−１，・・・，
４３−２ｑ＋１はＭＯＳトランジスタで表される。２ｑ
＋ｎによる除算器の動作が必要な時、前述したラッチ回
路３６は同時にカウンタ４０とラッチ回路４２を禁止し
、禁止回路の動作が妨げられたとき、制御が２ｑ＋ｎ＋
１／２による除算器の動作へ２ｑ＋ｎによる除算器の動
作の遷移の間に任意の位相飛び越えを避けるための中断
の状態で正に再び始める。
【００２５】図４は図１に示したスワローワーカウンタ
の除算器１０を取替えるため本発明に係る除算器の挿入
を概要的に表している。参照番号５０によって示された
本発明に係るカウンタは、図１と図３のように同じ表示
で、ｎ＋ｑ＝ｍ−１ を選択し、２による除算器５１に
直列に設けられている。除算器５１は図１で述べた周波
数Ｆ０を受信し、かつ図３で述べた周波数Ｆ１を供給す
る。除算器５０の出力３８はカウンタ１２，１３に供給
され、除算器１２の出力は図３の禁止回路３６によって
供給される禁止信号に相当する。
の除算器１０を取替えるため本発明に係る除算器の挿入
を概要的に表している。参照番号５０によって示された
本発明に係るカウンタは、図１と図３のように同じ表示
で、ｎ＋ｑ＝ｍ−１ を選択し、２による除算器５１に
直列に設けられている。除算器５１は図１で述べた周波
数Ｆ０を受信し、かつ図３で述べた周波数Ｆ１を供給す
る。除算器５０の出力３８はカウンタ１２，１３に供給
され、除算器１２の出力は図３の禁止回路３６によって
供給される禁止信号に相当する。
【００２６】本発明はブロック図で概要を説明したが、
異なった構成要素は形式的にかつ発明の範囲から逸脱す
ることなく様々な変化や修正を条件としての技術で成し
遂げられる。即ち、いろいろな手段はマルチプレクサ３
２を実現するために使用でき、本発明に係る回路は、バ
イポーラ−ＥＣＬ 技術、 ＭＯＳ技術、又は ＭＯＳ
／バイポーラ技術のような様々な集積回路を製造する技
術に係ることを実現できる。
異なった構成要素は形式的にかつ発明の範囲から逸脱す
ることなく様々な変化や修正を条件としての技術で成し
遂げられる。即ち、いろいろな手段はマルチプレクサ３
２を実現するために使用でき、本発明に係る回路は、バ
イポーラ−ＥＣＬ 技術、 ＭＯＳ技術、又は ＭＯＳ
／バイポーラ技術のような様々な集積回路を製造する技
術に係ることを実現できる。
【００２７】
【発明の効果】以上説明したように、この発明によれば
、フリップフロップのスイッチング時間の複数に相当す
る基本の制限でないことを有する２ｑにより他のカウン
タ／除算器を提供でき、更に特に２ｑによる除算と同じ
速度で動作する速度限界で動作のカウンタを提供できる
。 制御信号の機能として、２の整数乗又は単一の半分のパ
ルスの２の整数乗によって除算を為し、カウント速度の
制限を変えることなく除算モードから他のモードへ変わ
るためのカウンタ／除算器を提供できる。また、スワロ
ーワーカウンタ回路に使用できる高速カウンタ／除算器
を提供できる。
、フリップフロップのスイッチング時間の複数に相当す
る基本の制限でないことを有する２ｑにより他のカウン
タ／除算器を提供でき、更に特に２ｑによる除算と同じ
速度で動作する速度限界で動作のカウンタを提供できる
。 制御信号の機能として、２の整数乗又は単一の半分のパ
ルスの２の整数乗によって除算を為し、カウント速度の
制限を変えることなく除算モードから他のモードへ変わ
るためのカウンタ／除算器を提供できる。また、スワロ
ーワーカウンタ回路に使用できる高速カウンタ／除算器
を提供できる。
【図１】従来のスワローワーカウンタの構成を示すブロ
ック図である。
ック図である。
【図２Ａ】２による除算器の構成を示すブロック図であ
る。
る。
【図２Ｂ】２による除算器の変化ノードの波形を示すタ
イムチャートである。
イムチャートである。
【図３】本発明に係る除算器の構成を示すブロック図で
ある。
ある。
【図４】スワローワーカウンタに本発明の除算器を挿入
する方法を示す図である。
する方法を示す図である。
３０，３１，４０，５１ 除算器
３２ マルチプレクサ
３３，３４，３８ 出力
３６ 禁止回路
３７，４２ ラッチ回路
４１ 復号化器
４３−１〜４３−２ｑ＋１ 制御スイッチ５０
カウンタ
カウンタ
Claims (5)
- 【請求項１】 ２ｑ＋ｎ＋１／２によって入力周波数
（Ｆ１）を除算するカウンタ／除算器について、周波数
Ｆ１を除算するための信号を受信し、 ３６０°／２ｑ
＋１ の前者を後者へ位相のずれで周波数Ｆ１／２ｑ
で２ｑ＋１の出力を供給する２ｑによる第１の除算器（
３０）と、制御端子（３４）を有し、該端子に供給され
る制御信号を各時間に前記２ｑ＋１の出力のそれぞれを
出力（３３）で連続的に供給するマルチプレクサ（３２
）と、該マルチプレクサの出力（３３）を受信し、前記
端子に供給されるカウンタ／除算器の所望の出力（３４
）を供給する２ｎによる第２の除算器（３１）とからな
るカウンタ／除算器。 - 【請求項２】 前記第２の除算器の出力（３４）は前
記第２の除算器に供給される信号によって順番に配列さ
れるラッチ回路（３７）を介してカウンタ／除算器の出
力端子（３８）へ供給される請求項１記載のカウンタ／
除算器。 - 【請求項３】 前記マルチプレクサ（３２）の動作を
禁止する手段を含み、前記第１の除算器の同じ出力は前
記第２の除算器の入力に常時供給されて、カウンタ／除
算器の除算率が２ｑ＋ｎである請求項１記載のカウンタ
／除算器。 - 【請求項４】 前記マルチプレクサが、復号化器（４
１）によって復号化され、かつラッチ回路に供給される
すべての出力と、前記第１の除算器の２ｑ＋１の出力の
それぞれと前記マルチプレクサの出力（３３）との間に
それぞれ設けられた２ｑ＋１個のスイッチ（４３−１，
・・・，４３−２ｑ＋１）を断続的に制御する出力を施
す、２ｑ＋１による第３の除算器（４０）からなる請求
項１記載のカウンタ／除算器。 - 【請求項５】 第１のカウンタ（１２）と第２のカウ
ンタ（１３）とからなるスワローワーカウンタ型のプロ
グラマブルカウンタの入力除算器として２による除算器
（５１）に直列に請求項１に記載のカウンタ／除算器の
使用方法において、第１のカウンタの出力は前記カウン
タ／除算器の除算係数を変える禁止信号を形成すること
を特徴とする使用方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9011511 | 1990-09-12 | ||
| FR9011511A FR2666706B1 (fr) | 1990-09-12 | 1990-09-12 | Compteur/divisdeur rapide et application a un compteur avaleur. |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04258023A true JPH04258023A (ja) | 1992-09-14 |
Family
ID=9400415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3260562A Pending JPH04258023A (ja) | 1990-09-12 | 1991-09-12 | 高速カウンタ／ 除算器及び当該カウンタ／ 除算器をスワローワーカウンタに使用する方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5189685A (ja) |
| EP (1) | EP0475862B1 (ja) |
| JP (1) | JPH04258023A (ja) |
| DE (1) | DE69127152T2 (ja) |
| FR (1) | FR2666706B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001292062A (ja) * | 2000-03-10 | 2001-10-19 | Nokia Mobile Phones Ltd | 分数マルチモジュラス・プレスケーラ |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2697703B1 (fr) * | 1992-10-30 | 1995-01-13 | Sgs Thomson Microelectronics | Multiplexeur recevant en entrée une pluralité de signaux identiques mais déphasés. |
| EP0683566A1 (de) * | 1994-05-17 | 1995-11-22 | Siemens Aktiengesellschaft | Schaltungsanordnung zum Teilen eines Taktsignals |
| GB9721082D0 (en) * | 1997-10-03 | 1997-12-03 | Cambridge Consultants | Integrated circuit |
| US6157694A (en) * | 1998-12-09 | 2000-12-05 | Lucent Technologies, Inc. | Fractional frequency divider |
| US6934731B1 (en) * | 2000-05-25 | 2005-08-23 | Broadband Innovations, Inc. | Rational frequency synthesizers employing digital commutators |
| FR2820254B1 (fr) | 2001-01-31 | 2003-05-09 | Dolphin Integration Sa | Division fractionnelle de frequence d'un signal numerique |
| US7035367B2 (en) * | 2001-09-26 | 2006-04-25 | Nokia Corporation | Fractional multi-modulus prescaler |
| US7117178B2 (en) * | 2001-09-26 | 2006-10-03 | First Data Corporation | Systems and methods to facilitate payment for shipped goods |
| US6956793B2 (en) * | 2003-11-20 | 2005-10-18 | International Business Machines Corporation | Phase clock selector for generating a non-integer frequency division |
| US7012985B1 (en) * | 2004-07-30 | 2006-03-14 | Xilinx, Inc. | Frequency division of an oscillating signal involving a divisor fraction |
| WO2006091826A2 (en) * | 2005-02-23 | 2006-08-31 | Multigig, Inc. | Low noise divider |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE245094C (ja) * | ||||
| US4034302A (en) * | 1976-05-26 | 1977-07-05 | Bell Telephone Laboratories, Incorporated | Smooth sequence generator for fractional division purposes |
| US4084082A (en) * | 1976-10-12 | 1978-04-11 | Fairchild Camera And Instrument Corporation | Programmable counter |
| JPS5718129A (en) * | 1980-07-07 | 1982-01-29 | Nec Corp | Pulse swallow frequency divider |
| JPS5883435A (ja) * | 1981-11-12 | 1983-05-19 | Nec Corp | パルス・スワロ−分周回路 |
| US4587664A (en) * | 1983-09-21 | 1986-05-06 | Nec Corporation | High speed frequency divider dividing pulse by a number obtained by dividing an odd number by two |
| DD245094A1 (de) * | 1985-12-18 | 1987-04-22 | Tech Hochschule Th Ilmenau | Digitaler programmierbarer frequenzteiler |
| JP2533492B2 (ja) * | 1986-06-25 | 1996-09-11 | 株式会社日立製作所 | 分周回路 |
| JPS63107318A (ja) * | 1986-10-24 | 1988-05-12 | Advantest Corp | 可変分周器 |
-
1990
- 1990-09-12 FR FR9011511A patent/FR2666706B1/fr not_active Expired - Fee Related
-
1991
- 1991-09-10 DE DE69127152T patent/DE69127152T2/de not_active Expired - Fee Related
- 1991-09-10 EP EP91420317A patent/EP0475862B1/fr not_active Expired - Lifetime
- 1991-09-11 US US07/758,830 patent/US5189685A/en not_active Expired - Lifetime
- 1991-09-12 JP JP3260562A patent/JPH04258023A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001292062A (ja) * | 2000-03-10 | 2001-10-19 | Nokia Mobile Phones Ltd | 分数マルチモジュラス・プレスケーラ |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2666706A1 (fr) | 1992-03-13 |
| US5189685A (en) | 1993-02-23 |
| DE69127152T2 (de) | 1997-12-18 |
| FR2666706B1 (fr) | 1993-08-06 |
| EP0475862A1 (fr) | 1992-03-18 |
| DE69127152D1 (de) | 1997-09-11 |
| EP0475862B1 (fr) | 1997-08-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020219 |