JP4979202B2 - 対称的な出力を有するプログラマブル周波数分割器 - Google Patents

Description

本発明は、集積回路周波数分割器の分野に関し、具体的には、高速線形フィードバック・シフト・レジスタ（ＬＦＳＲ：Linear Feedback Shift Register）を用いた、対称的かつ完全にプログラマブルな周波数分割器の実現に関する。

分割回路は、その最も基本的な実施形態において、所与の周波数を有する入力信号を受信し、それより低い周波数を有する出力信号を供給する。出力および入力信号の周波数間の関係は、プログラム可能な比の形態である。すなわち、出力信号の周波数は、入力信号の周波数を因数Ｎで割ったものである。この因数は、分割回路の「分割値」として知られ、分割器に対する入力「制御」信号によってプログラムすることができる。これらの制御信号は、事実上デジタルであり、「１」または「０」の値を取ることができ、制御信号の数は、分割器の「分割モード」の数、すなわちＮについて可能な値の数を決定する。分割回路の他の重要な特徴は、「分割範囲」および「分割解像度」である。「分割範囲」は、Ｎの最大値および最小値であり、「分割解像度」は、Ｎの細分性すなわち連続するＮの値間の差である。例えば、２制御ビットを有する周波数分割器は、一般に、２²＝４の分割モードを有することができる。分割モードが２、４、６、８のＮ値を有する場合、分割範囲は２から８であり、分割解像度は２である。

分割回路の性能要求では、分割モードの増加、分割範囲の拡大、および分割解像度をできるだけ縮小することがますます求められている。現在、これらの要求の各々に個別に対処する多くの種類の周波数分割器が用いられている。しかしながら、真の課題は、これらの要求の全てを満たしつつ、分割回路の処理周波数を更に高く、占有する物理的領域を更に小さく、電力消費を更に小さくするという追加の要求も満たすことである。

ＬＦＳＲは、周波数分割回路における主要素としてますます用いられている。本質的にカウンタであるＬＦＳＲは、その簡素な設計のため、従来のカウンタ設計よりもはるかに高い周波数で動作することができる。また、ＬＦＳＲは通常、従来のカウンタ設計に比べて用いる電力および面積が小さい。

従来の周波数分割回路のコアの要素はカウンタである。カウンタは、通常、ラッチ等の多数の保存要素から構成される回路である。いずれかの所与の時点での保存要素またはラッチの値が、カウンタの「状態」を規定する。カウンタは、トリガ・イベントに応答してその状態を変えるように設計されている。ラッチを用いる場合、このイベントは通常、立ち上がりまたは立ち下がりクロック遷移である。クロックされている間にカウンタが示す一意の状態の合計数が、そのカウンタにより達成可能な最大カウントを決定する。いったんカウンタがその最大カウントに達すると、カウント動作を停止し、「リフレッシュ」信号を待つか、またはカウント動作サイクルを繰り返すことができる。ほとんどのカウンタは後者を実行し、１組の一意の状態を連続的に循環する。このシーケンスは事実上周期的であり、周波数分割の基本である。周波数分割回路では、１組の一意の状態を経るカウンタの各繰り返しごとに１サイクルを完了するように、出力信号を発生する。一意の状態の数がＮである場合、周波数分割器の分割値はＮであり、出力信号の周波数は、カウンタ入力クロック信号の周波数をＮで割ったものと同等である。

ほとんどのカウンタの重要な機構には、一意の状態の数だけでなく、カウンタが各状態を循環する方法が含まれる。カウンタの状態は、２進数として表すことができ、各ラッチが単一の「ビット」を表す。クロック遷移が生じると、通常、特定の状態に対応する２進数が順次増えるかまたは減るように、カウンタの状態が変化する。図１は、４ラッチ・カウンタについての状態遷移テーブル１００を示し、列Ｌ０〜Ｌ３はラッチすなわち状態を規定するビットを表す。図２では、４ラッチ２進シーケンス・カウンタ周波数分割器１０１の論理図を示す。カウンタの最上位ビット（ＭＳＢ：most significant bit）が出力ＯＵＴとして機能し、これは、１組の一意の状態を経るカウンタの各繰り返しごとに１サイクルを完了する。シーケンス・カウンタ手法の主な欠点は、カウンタのサイズが大きくなると、各ステージ間でしだいに複雑な論理が必要となり、これによって周波数分割器の性能が劣化することである。

シーケンス・カウンタ分割回路の限界を克服するために設計された分割器の種類が、図３に示す２進シフト・レジスタを用いた周波数分割器１０２である。この設計では、シフト・レジスタの出力を反転させて、入力にフィードバックし、ステージ間で必要な論理に関して大きな節約を得る。しかしながら、図４の２状態遷移テーブル１０３に示すように、シフト・レジスタ分割器は、２つの一意の状態ドメインのうち１つのみで遷移する。この結果、分割器の利用可能な状態の合計数のうち用いることができるのは半分のみである。更に、シフト・レジスタ分割器では、状態遷移テーブルの２つのドメイン間の偽の状態遷移を防ぐために、ラッチの初期化が必要である。従って、シフト・レジスタ分割器は、カウンタを用いた設計の性能の問題に対処するが、その際に最大分割値を犠牲にする。

図５は、周波数分割器の線形フィードバック・シフト・レジスタ（ＬＦＳＲ）１０４の実施形態を示す。このタイプの設計によって、分割器は、データ経路における回路オーバーヘッドを小さくしながら、その一意の状態のほとんどを循環することができる。しかしながら、１つの欠点は、状態が予想可能な順序で遷移せず、このためラッチの１つから直接出力を取り出せないことである。代わりに、状態の１つの発生を検出するため、図５に示すＡＮＤゲート１０５等の追加の論理ゲートが必要となる。追加の回路によって、追加された負荷のために分割器の性能はわずかに制限されるが、一意の状態の全てを遷移することが保証される。分割器のデータ経路内に置かれる論理の量は、ＬＦＳＲで最小であるが、この設計は、５０％デューティ・サイクルの出力を生成しない。ＬＦＳＲ分割器の出力は、入力クロックの１周期に等しいパルス幅を有する。図６に、ＬＦＳＲ分割器の状態遷移テーブル１０６を示す。

図８は、Ａｕｓｔｉｎ等に発行された米国特許番号第６，０５７，７１９号に開示された従来技術のプログラマブルＬＦＳＲを示す。これは、引用により本願にも含まれるものとする。

本発明は、５０％のデューティ・サイクルを有する出力を維持することができるプログラマブル周波数分割回路に係る。この周波数分割器は、対称分割コンポーネントと直列に動作する非対称ＬＦＳＲ適用コンポーネントを含む。本発明のＬＦＳＲコンポーネントは、回路について極めて高い分割値を達成するための手段を提供し、一方、対称分割コンポーネントは、ＬＦＳＲ分割器の非対称出力を、５０％デューティ・サイクルを有する対称出力に変換する。ＬＦＳＲ分割器および対称分割器は双方とも、入力制御ビットによって分割動作の柔軟性を与えるようにプログラムすることができる。

また、本発明は、ＬＦＳＲ適用分割器コンポーネントの除数を動的に調整する技法を用いて、分割器の直列組み合わせによる分割解像度の固有の制限を克服する。分割解像度を、１という低い値に復元して、開示した分割器が偶数および奇数の除数値を与えることを可能とする。

ＬＦＳＲ適用コンポーネントに分割プロセスの大部分を任せることによって、本発明の周波数分割器は高速で動作することができる。更に、この設計は、従来技術の設計に比べて、データ経路で必要とする論理要素の数が少なく、これによって物理的領域の使用を抑え、電力の損失を小さくする。また、この設計アーキテクチャは、多数の分割器出力の同期、除数値の動的切り換え、および多相および離間出力の発生等、より高いレベルの機能の性能に役立つ。

プログラマブル周波数分割回路において実現されるＬＦＳＲは、多数の技法を用いてＬＦＳＲフィードバック回路の遅延を改善し、これによって周波数分割動作の効率を高める。まず、フィードバック回路の遅延は、フィードバック回路のＸＯＲ機能をいくつかのラッチ間に分散させることによって軽減し、フィードバック回路の機能を多数のクロック・サイクル上に有効に拡張する。同様に、ＬＦＳＲは、機能を２つ以上のラッチに分散させることによって、単一のＸＯＲ要素を多ステージ論理機能として扱い、これによって、ＸＯＲ動作を２つ以上のクロック・サイクル上に拡張する。最後に、ＬＦＳＲの奇数の２ⁿ−１カウンタ（ｎは奇数のラッチである）を、偶数（２^m）（ｍは偶数のラッチである）の出力を作成するカウンタと並列に動作させる。２つのデバイスの各状態を組み合わせて、ハイブリッドの２^m＊（２ⁿ−１）カウンタを形成する。この手法によって、低速高カウントＬＦＳＲを、高速偶数出力カウンタと並列の高速低カウントＬＦＳＲで置換することができる。

プログラマブル周波数分割器
図７のブロック図は、対称２分割（divide-by-two）回路１０８と直列にカスケード接続された非対称ＬＦＳＲ適用分割回路１０７を示す。この実施形態では、図５に示す単一ＬＦＳＲ分割器１０４に比べて、除数値の範囲が２倍であるが、解像度は半分である。更に、奇数の除数値すなわち３、５、７等による分割を行う機能は犠牲になる。図１０に、カスケード接続された非対称および対称分割器のための最終分割状態遷移テーブル１１０を示す。従って、プロセスにおいて奇数の除数を失うことなく、高い値の除数による周波数分割を行うことができる分割回路を提供する必要がある。

図１１は、本発明の１つの態様に従ったプログラマブル高速周波数分割回路１１１のブロック図を示し、これは、ＬＦＳＲ適用分割器において奇数の除数を復元することができる。奇数の分割値は、所望の除数値＋１と所望の除数値−１との間でＬＦＳＲ１１６の分割値を交番することによって実現される。分割値は、ラッチＬＯＵＴ１１５の出力の極性により交番する。例えば、最終分割値４を達成するため、ＬＦＳＲ１１６は分割値２を供給する。この分割値は、対称２分割回路１１５によって乗算され、この結果、最終分割値４が得られる。しかしながら、５分割（divide-by-five）機能を実現するためには、ＬＦＳＲの分割値は、３と２との間で交番しなければならない。ここで、３と２は、奇数値５よりも小さく且つ合計が奇数値５となる２つの互いに隣接する正の整数値である。すなわち、ＬＦＳＲは、３入力クロック・サイクルについて１パルスを出力し、次いで２入力クロック・サイクルについて１パルスを出力する。この構成では、対称２分割回路の出力は２．５であり、最終分割値は２．５ｘ２＝５である。

図１２は、分割値１から１０について、ＬＦＳＲに対するＤＩＶ［０：３］入力の値のテーブル１１７を示す。ＤＩＶｘ「ａ」と表示されたビットは、ラッチＬＯＵＴ出力の一方の極性について当てはまる除算値に対応し、ＤＩＶｘ「ｂ」と表示されたビットは、他方の極性に対応する。偶数の最終分割値については、「ａ」および「ｂ」ビットは同一であるが、奇数の最終分割値については、「ａ」および「ｂ」ビットは１分割値だけ異なる。

図１１において、「ＤＩＶ ＭＯＤＥ」１１８と表示された機能回路ブロックは、ＬＦＳＲ１１６の分割値を制御する。ＤＩＶ ＭＯＤＥ回路１１８は、ＤＩＶｘ「ａ」およびＤＩＶｘ「ｂ」値を発生させ、これらのビットを、出力ＤＯ［０：３］を介してＬＦＳＲ１１６に渡す。ＤＩＶｘビットは、入力ＤＩ［０：３］から導出されるが、その値は様々な分割モードについてＤＩＶｘ「ａ」分割値と同じである。偶数の最終分割値（すなわち２、４、６等）については、回路は、入力ＤＩ［０：３］の値をＤＯ［０：３］に渡す。この場合、ＥＶＥＮＩＯＤＤ入力は論理「０」レベルに保持される。一方、奇数の最終分割値（すなわち３、５、７等）については、回路は、ＬＯＵＴ値の出力がハイである場合にのみ、入力ＤＩ［０：３］をＤＯ［０：３］に渡す。このラッチ出力レベルは、ＬＯＷＩＨＩＧＨ入力を介して検出される。ラッチ出力がローである場合、出力ＤＯ［０：３］は、ＬＦＳＲ分割値を１だけ小さくするように調整される。これは、入力ＤＩ［０：２］を出力ＤＯ［１：３］にシフトすることによって達成される。出力ＤＯ［０］は、図１３に示すＤＩ［２］およびＤＩ［３］の論理ＸＯＲ（排他的ＯＲ）ゲート１１９である。この論理は、ＬＦＳＲの動作をまねる。実際、出力ＤＯ［０］を設定する論理は、ＬＦＳＲ１１６のフィードバック回路と同一である。ＬＦＳＲ１１６におけるフィードバック回路が変化すると、図示したＤＯ［０］論理も再構成する必要がある。

図１３は、３分割（divide-by-three）を除く全ての最終分割値を実現することができる例示的なＤＩＶ ＭＯＤＥ回路１１８を示す。この場合、ＬＦＳＲは分割値２と１との間で交番する。これらの分割値のためのＬＦＳＲ入力ＤＩＶ［０：３］は、それぞれ「１１１１」および「００００」である。「００００」に対応する分割値は、「１１１１」２進シーケンスに対応する分割値をシフトしＸＯＲを取ることによって発生することはできない。３分割回路では、追加の論理が必要であるが、この例では省略する。

奇数の最終分割値については、ＬＦＳＲ１１６の分割値は、ラッチの出力ＬＯＵＴ１１５により交番する。最終分割値５の場合を例に取ると、ＬＦＳＲ１１６は、分割値３および２の間で交番する。すなわち、ＬＦＳＲ１１６は、３入力クロック・サイクルについて１パルスを出力し、次いで２入力クロック・サイクルについて１パルスを出力する。対称２分割回路の出力は、３サイクルでハイであり２サイクルでローである信号であり、合計で５入力クロック・サイクルとなる。この出力は最終分割値５を反映するが、ＬＯＵＴラッチ１１５は５０％デューティ・サイクルを生成しない。

図１４に示す論理回路１１４を用いて、５０％デューティ・サイクルを有する出力を実現することができる。この回路は、図１１に示すデューティ・サイクル補正（ＤＣＣ：Duty Cycle Correction）機能ブロック１１４に対応する。ＤＣＣ回路は、マスタ−スレーブ・ラッチの出力を受信する。マスタ側の出力はＬ１であり、スレーブ側の出力はＬ２である。これらのラッチ・コンポーネントは、クロックの逆のエッジによってトリガされること以外は同一である。このため、出力Ｌ１は、出力Ｌ２の前の１／２のクロック・サイクルを変える。奇数の最終分割モードに関して、Ｌ１およびＬ２ラッチ（ＬＯＵＴ）出力は双方とも、ローに保持するよりも１クロック・サイクル多くハイに保持される。Ｌ１およびＬ２は１クロック・サイクルの１／２だけ移相されるので、それらの論理ＡＮＤを取ると、５０％デューティ・サイクルを有する出力が作成される。偶数の分割モードについては、ラッチはすでに５０％デューティ・サイクルを有する出力を作成し、ＥＶＥＮＩＯＤＤ入力はローであり、Ｌ２信号のみが出力に送られる。

図１１および１３に示すＬＦＳＲ周波数分割器では、分割の値の範囲が１〜１６であり、分割解像度が１である。従って、分割値すなわち分割モードの数は１６である。ＬＦＳＲ１１６を２分割回路１１５と直列に動作させることによって、分割範囲は２倍の２〜３２になり、解像度も２倍になる。しかしながら、分割モードの数は同じままである。上述の技法を用いて解像度を高めることによって、分割モード数も２倍の３２になる。３２モードをプログラムするため、５つのプログラマブル制御ビットが必要である。図１１および１３は、４つのプログラマブルＤＩＶ［０：３］ビットおよび１つのＥＶＥＮＩＯＤＤビットを示す。ＥＶＥＮＩＯＤＤビットは第５のプログラマブル制御ビットである。図１５のテーブルは、３２の分割値およびこれに対応する制御ビット値ＤＩＶ［０：４］を示す。

性能を向上させるため、分割器は、図１６に示すように変更することができる。この設計では、ラッチＬＭＯＤＥ１２３は、ＬＦＳＲ１１６の分割値の制御専用のものである。このラッチは、デューティ・サイクル補正回路１１４を駆動せず、従って、ラッチＬＭＯＤＥ１２３の出力に対する負荷は小さくなり、分割値を調整するためにもっと多くの時間が利用可能となる。更に、ＬＦＳＲ１１６の出力は、出力ラッチを直接駆動しないが、入力クロックをマスクするために用いられる。従って、出力ラッチは、実質的にＬＦＳＲ１１６と同じクロックを見て、追加される遅延はＡＮＤゲート１２４のみである。この遅延は、ＬＦＳＲ１１６自体を介した遅延よりも確実に小さい。ＬＦＳＲ１１６の動作を、出力ラッチ、特にＬＭＯＤＥ１２３と同期させることによって、ＬＦＳＲ１１６の分割値を調整するために利用可能な時間量は更に増大する。

上述の例は、１６の分割モードを有するＬＦＳＲおよび対称２分割回路に焦点を当てている。本発明は、このサイズの分割器のコンポーネントに限定されない。実際、おそらく、本発明を用いることの最も大きな利点は、分割器の直列組み合わせの性能に影響を与えることなく、ＬＦＳＲコンポーネントのサイズを増大可能なことである。これは、変形したシフト・レジスタとしてのＬＦＳＲの本質的な性質のためである。この結果、重要なデータ経路論理に大きなオーバーヘッドを追加することなく、ＬＦＳＲのサイズを大きくすることができる。この点で、ＬＦＳＲは、分割器の役立つ要素として容易に機能することができ、１０００を超える分割モードを提供する。

最終分割値が指定される分割の大部分は、ＬＦＳＲによって実行することができるので、ほとんどの場合、対称分割器の目的は、５０％デューティ・サイクルを有する対称出力を提供することである。図１１および１６に示す単純な２分割回路１１５は、このタスクに適している。しかしながら、他の対称分割回路を用いて、別の重要な機能を実行することができる。すなわち、多相離間出力の発生である。図１７に示すように、例えば、対称２分割回路を、対称４分割（divide-by-four）回路１２５によって置換することができる。２分割回路では、出力は、ＬＦＳＲ１１６が発した２パルスごとに１サイクルを完了する。４分割回路では、出力は、４パルスごとに１サイクルを経る。従って、パルスは９０度離れている。この位相離間属性は、４分割回路１２５において双方のラッチの出力をタッピングすることによって利用可能である。また、これらの出力の遷移も９０度離れている。

同様に、図１８は、６分割（divide-by-six）回路１２６を示す。従って、対称コンポーネントの出力は、ＬＦＳＲ１１６から発した６パルスごとに１サイクルを経る。従って、パルスは６０度離れている。対称分割器におけるラッチの出力も６０度離れている。

対称分割器コンポーネントの分割値を増加させることによって、分割器の直列組み合わせの分割解像度も増大する。対称２分割の分割器コンポーネントでは、直列組み合わせについて利用可能な分割値は２、３、４、５等である。最小分割値は、実際１であるが、イネーブリング回路は示されていない。対称４分割の分割器コンポーネントでは、利用可能な分割値は４、８、１０等であり、６分割の分割器コンポーネントでは、分割値は６、９、１２、１５等である。いくつかの分割値では、適切な位相離間を与えるため、追加の調整が必要である。例えば、４分割の分割器コンポーネントを用いて１０の最終分割値を生成する場合、ＬＦＳＲは３および２の分割値間で交番しなければならない（２．５ｘ４＝１０）。これは、ＬＦＳＲが３入力クロック・サイクルについてパルスを発し、次いで２入力クロック・サイクルについてパルスを発することを意味する。これらのパルスは一貫した位相離間を有さず、このため、これを補償しなければ、この不一致が出力に伝搬する。この場合の出力パルス間の分離は２．５クロック・サイクルであるはずであるが、図１８に示す回路では、出力は３入力クロック・サイクル離れている。

図１９に、位相離間の不一致の問題を克服するための回路の実施形態を表す。４分割の分割器コンポーネントでは、６、１０、１４、１８等の最終分割値についてのみ、位相離間に対する補正を行う必要がある。これらの分割モードでは、出力ＯＵＴ９０は、正の入力１／２半サイクルだけエラーである。ＭＵＸ Ｍ０を介して、ラッチＬＯＵＴ２のＬ２出力の代わりにＬ１出力を出力ＯＵＴ９０に渡すことによって、位相を補正することができる。

更に、対称分割器の分割値は、ＭＵＸ Ｍ１を介して、４から２に減らすことができる。これによって、最終分割値２を復元する。２分割モードで動作する対称分割器コンポーネントにより、奇数の分割モードを復元することができる。しかしながら、奇数の分割モードでは、９０℃移相した出力ＯＵＴ９０は無効である。追加の論理を用いて１の最終分割値も復元することができ、この場合も、出力ＯＵＴ９０は無効である。

対称６分割の分割器コンポーネント、または他の分割値によるコンポーネントを用いて、分割器回路設計に同様の調整を行うことができる。

本発明の別の態様は、異なる分割値を有する多数の並列の分割器をシームレスに動作させることができる。多数の周波数分割器構成を必要とする用途では、分割器は同じ入力クロックを共用するが、出力クロックの位相関係が問題となることが多い。これは、通常、多数分割器の出力を位相整合して、出力を同時に遷移させる必要があるからである。全ての分割器が同じ分割値で動作する場合、出力クロックは同じ周波数を示し、位相整合は容易に達成される。しかしながら、個々の分割器について異なる分割値が指定され、出力周波数が異なる場合には、困難が生じる。本発明の周波数分割器は、多数分割器構成において分割器出力の全てについて位相整合を実現する機能を有する。なぜなら、ＬＦＳＲコンポーネントは、出力パルスを発する前に同じ状態を維持するからである。

例えば、図１５に示すように、最終分割値３に対応する全て「１」の状態にＬＦＳＲを初期化する場合、次のクロック・サイクル上で確実にパルスを発信する。対称分割器コンポーネントが２分割回路である場合、パルスは、当然、出力クロックの遷移を引き起こす。多数の分割器の全てのＬＦＳＲが全て「１」の状態に初期化されると、分割器は全て初期化後にクロック・サイクル上でパルスを発信し、出力は全て同時に遷移する。この点で、２分割回路を適正に初期化することによって、立ち上がりまたは立ち下がり遷移を整合することができる。

また、対称コンポーネントを有する分割器の出力を整合することができる。上述の技法では、単に、ＬＦＳＲの最初のパルスによって対称コンポーネントの遷移が起こることが必要であるだけであり、これは適切な初期化によって達成可能である。

分割器の初期化を行って、出力の位相整合を達成しなければならない。これには、リセット信号が必要であり、分割器においてラッチを初期化する能力が必要であるが、これは従来技術の技法により容易に実現される。

位相整合した出力に加えて、多くの用途では、整合が行われた時を示す信号が必要であるが、これを確認することは難しい場合がある。この理由は、整合信号の発生には、通常、出力遷移が生じた後にそれを検出することが必要であるからである。この結果、遷移時間と、整合信号を送出した時間との間に、遅延が存在する。

本発明の別の態様は、出力の遷移と同時に整合信号を送出することができる。なぜなら、ＬＦＳＲがパルスを発した後に出力が１クロック・サイクル遷移するからであり、これは出力遷移の直前のサイクルである。全てのＬＦＳＲ回路が同時にパルスを送出すると、全ての出力は次のクロック・サイクルで遷移する。

ＬＦＳＲ回路の全てがパルスを送出した後、出力は次のクロック・サイクルで遷移する。この遷移は、対称分割器の初期化値に応じてハイまたはローであり得る。立ち上がりまたは立ち下がりエッジ遷移信号を発生するために、出力のレベルを考慮しなければならない。図２０に、立ち上がりエッジ整合信号を用いる多数分割器設計を示す。ラッチＬＯＵＴＡ１１５Ａ、ＬＯＵＴＢ１１５Ｂ、およびＬＳＹＮＣ１３２は、ＲＥＳＥＴ入力および初期化入力を含む。ＲＥＳＥＴをアサートすると、ラッチは、初期化入力を駆動するレベル、この場合はＧＮＤにセットされる。

図２０に示す各分割器ごとに（ＤＩＶＩＤＥＲ Ａ、ＤＩＶＩＤＥＲ Ｂ）、ＬＦＳＲが発したパルスを検出し、２分割回路の出力と比較する。パルスがハイであり、出力がローである場合、出力ＯＵＴは次のクロック・サイクルで上がる。これは、各分割器ごとにＲＩＳＥ信号によって示される。従って、分割器の各々のＲＩＳＥ信号がハイになると、ＯＵＴＡおよびＯＵＴＢ出力信号は次のクロック・サイクルで上がる。ＳＹＮＣ ＤＥＴＥＣＴ回路は、この状況を検出し、次のクロック・サイクルで整合信号またはＳＹＮＣ信号を発する。これは出力が上がるのと同時に上がる。ＳＹＮＣ出力は、入力クロックの１つの全クロック・サイクルの間、ハイのままである。図２０に示す実施形態では、２つの並列分割器を実施するが、ＳＹＮＣ ＤＥＴＥＣＴ回路を、３つ以上の並列分割器を処理するように適合することも可能である。

同様の技法を用いて、グリッチもスプリアス中間出力周波数も招くことなく、分割器の動作の間に分割値を変更することができる。分割値を制御する入力はパルスを送出するまで作用しないという事実を利用して、分割値を処理中に変更することができる。ＬＦＳＲがパルスを発信すると、ＬＦＳＲラッチに制御入力がロードされる。これは、ＬＦＳＲの分割値の何らかの変更がＬＦＳＲパルスと同期されることを意味する。いったん入力が変化すると、ＬＦＳＲは、次のクロック・サイクル後に新しい値によってすぐに分割を行う。このため、ＬＦＳＲパルスの周波数は、シームレスに変化する。従って、入力値が変化したクロック・サイクルの後のＬＦＳＲパルス上で、周波数は、グリッチも中間周波数値もなく、入力変化によって指定される新しい値にすぐに変化する。

ＬＦＳＲパルスの後にＯＵＴが１クロック・サイクル遷移するので、パルスの周波数がシームレスに変化すると、ＯＵＴ遷移の周波数もシームレスである。しかしながら、特定の遷移の周波数がシームレスに変化する必要がある場合、周波数変化の前にＯＵＴのレベルを考慮しなければならない。グリッチなしに立ち上がりエッジ周波数が変化するため、ＯＵＴの周波数は、立ち下がりエッジでなく立ち上がりエッジの後に変化しなければならない。このシーケンスは、図２１に示すようにＯＵＴ信号を有する分割器に入力をゲートすることによって保証される。この場合、性能を改善するため、ＯＵＴでなく出力ＬＯＵＴを用いる。

図２１のレジスタ要素１３５は、ＤＩＶｘ入力ビットの値を保持し、その入力クロックの立ち上がりエッジ上で新しい値を解放する。レジスタ要素１３５は、本発明の部分ではない。

図２１に示すように、ＯＵＴの立ち下がりエッジ上でＤＩＶ入力を更新すると、次のＬＦＳＲ ＰＵＬＳＥ信号の後までそれらは有効にならない。ＰＵＬＳＥ信号を更新した後、ＯＵＴはハイになり、ＬＦＳＲ１１６は新しい入力をロードし、新しい分割値による分割を開始する。ＯＵＴの立ち下がりエッジとＰＵＬＳＥの立ち下がりエッジとの間の時間は、入力がレジスタ１３５およびＤＩＶ ＭＯＤＥ１１８インからＬＦＥＲ１１６まで伝搬するために利用可能な時間であることに留意すべきである。

本発明の更に別の態様は、並列構成において他の分割器の出力との位相整合を維持しながら、分割モードをシームレスに変更する能力である。各ＰＵＬＳＥ信号の送出後にＬＦＳＲ制御入力をＬＦＳＲラッチにリロードするので、この機構が実現される。これらの入力は、回路のための分割値を制御し、１サイクル後にＯＵＴが遷移する。並列に動作する多数の分割器が同期されると、位相整合の１サイクル前に、各ＬＦＳＲの全てがＰＵＬＳＥ信号を発し、それらの制御入力をリロードする。この間に制御入力に何らかの変化があると、結果として、分割器出力が１クロック・サイクル後に遷移することになる。しかしながら、この遷移の後、影響を受けた分割器の出力周波数が変化する。この変化は制御入力の変化と同時に起こるので、位相整合は維持される。

多数分割器のトポロジでは、ＬＦＳＲパルス信号が一致する場合、分割器出力は全ての遷移を変化させるが、その方向は同じでないことがある。出力は、全て上がるか全て下がる可能性があり、または立ち上がりおよび立ち下がり出力の双方の組み合わせを示す場合がある。出力について均一な位相整合を保証するため、分割値の変更前に分割器出力の論理レベルを考慮しなければならない。

図２２は、分割器出力の立ち上がりエッジ整合を維持しながら分割モードを変えるための技法を示す。各分割器ごとに、ＬＦＳＲが発したパルスを検出し、出力ラッチのレベルと比較する。パルスがハイであり出力がローであれば、分割器出力ＯＵＴｘは次のクロック・サイクルで上がる。この遷移は、ＲＩＳＥｘ信号によって示される。双方の分割器についてのＲＩＳＥ信号（ＲＩＳＥＡおよびＲＩＳＥＢ）がハイの値である場合、ＯＵＴＡおよびＯＵＴＢは次のクロック・サイクルで上がる。同期分割モード更新回路１４０は、ＲＩＳＥＡおよびＲＩＳＥＢの立ち上がり遷移を検出し、立ち上がりクロック・エッジをレジスタ１４１のクロック入力にアサートする。レジスタ１４１は、分割器制御入力の値を保持し、この制御入力をクロックの立ち上がりエッジ上で更新する。この結果、分割器の制御入力は、（ａ）ＬＦＳＲパルスの全てが同時にハイである場合、および（ｂ）次のサイクルで立ち上がり整合が予想される場合、にのみ変化する。これが意味するのは、分割器出力の周波数に対する何らかの変更は整合の直後に有効になり、位相整合の継続が保証されるということである。

ＬＦＳＲカウンタ
図５に、従来の４ラッチＬＦＳＲを示す。ＬＦＳＲは、繰り返し前に、最大で２⁴−１＝１５状態を循環する。最大カウントを達成するには、ＸＯＲネットワークを介してレジスタ入力まで、選択したラッチ出力をフィードバックする。フィードバックは、ＬＦＳＲ型カウンタの必要なコンポーネントである。なぜなら、ＬＦＳＲはいずれかの特定の順序で循環しないからである。４ステージＬＦＳＲでは、ＬＦＳＲが全ての一意の状態を循環したことを示す信号を発生するため、２つのみのラッチの出力が必要である。この場合、フィードバック回路を実現するために単一のＸＯＲ１０ゲートが必要である。

状態の数が増えると、フィードバック回路を駆動するために必要なラッチ出力の数が増えるが、これは線形に増えるわけではない。図２３に示すように、８ラッチＬＦＳＲ２００の実施形態では、フィードバック回路を実現するために必要なラッチ出力の数は４まで増える。これは３ＸＯＲゲート２０１に対応し、一意の状態の合計数は２⁸−１＝２５５である。

ＸＯＲ論理ゲートは多ステージ論理機能であるので、高周波数用途では、２つのＸＯＲゲートを介した遅延が顕著になる恐れがある。ラッチ間遅延を小さくするため、ＸＯＲフィードバック機能を多数クロック・サイクルに分散させることができる。図２４は、８ラッチＬＦＳＲ２１０を示し、ラッチＬ０は、４つの必要なラッチ出力のうち２つをＸＯＲ２０３からロードされ、他の２つの出力はＸＯＲ２０２から新しいラッチＬ０Ｂに保存される。ラッチＬ０およびＬ０Ｂの内容は、次のクロック・サイクルの間にＸＯＲを取る（２０４）。この回路トポロジの結果、ラッチ間動作に含まれるＸＯＲ機能は、最大で２つでなく１つである。

論理ＸＯＲが２クロック・サイクルに分散するので、ラッチＬ０は、図２３の元の単一サイクル・フィードバック回路において持っていた値を反映しないこともあり得る。変形フィードバック構造では、ラッチＬ０は、時に、既知の「誤った」値を含み、これは、次のクロック・サイクルの間に、図２４のラッチＬ０とＬ１との間のＸＯＲ２０４によって補正される。図２６のテーブル２０６は、いくつかのＬＦＳＲ状態の進行を示す。これらの同じ状態を、図２５のテーブルに示す。

図２３の従来のＬＦＳＲ実施形態では、状態６４についてのラッチＬ０の内容は「０」であるが、図２４の変形ＬＦＳＲに対応する図２６のテーブル２０６は、状態６４について「１」の値を示す。これは誤った値であり、以降のクロック・サイクル間に正しい状態値に更新される。

この技法に伴う唯一の問題は、Ｌ０の「誤った」値が、ＡＮＤゲート１５０の出力に、誤った「１」を伝搬させることである。その場合、ＡＮＤゲート２０５の出力は、ＬＦＳＲの適正なカウントを反映しない。図２４に示す設計では、これが生じる可能性があるのは、ラッチＬ１〜Ｌ７が全て１を含むのと同時にラッチＬ０が誤った「１」を含む場合のみである。この結果は起こりそうにない。なぜなら、ラッチＬ２またはラッチＬ４は、次のクロック・サイクルに「１」を渡すため、前のクロック・サイクルの終了時に「０」を含まなければならないからである。ラッチＬ２またはＬ４のいずれかが「０」を含む場合、次のクロック・サイクルで別のラッチに保持され、従って、ＡＮＤゲート２０５は誤った「１」を発することができない。ＬＦＳＲ出力を駆動し一意の状態を検出するために用いる論理は、図２４に示すＡＮＤゲート２０５とは異なる場合があることに留意すべきである。その場合、設計者は、検出した状態が誤った値の影響を受けないことを保証しなければならない。

図２７に、フィードバック回路における直列ＸＯＲデバイスの数を減らすＬＦＳＲカウンタのための別の回路実施形態を示す。７ラッチＬＦＳＲは、単一ラッチ２分割要素と並列に動作する。並列構成は実現可能である。なぜなら、２分割要素は偶数カウントを有し、ＬＦＳＲは当然、奇数カウントを有するからである。図２８に示す状態遷移テーブル２１５は、デュアル・ラッチＬＦＳＲ（Ｌ１、Ｌ２）と並列に動作する２分割に対応する。状態１では、Ｌ０＝０およびＬ１であり、２分割状態は「１」である。２つの回路を組み合わせる場合、一意の状態の数は、ＬＦＳＲ状態の数２²−１＝３に、２分割要素の状態数（２）を乗算したもの、すなわち合計で６の状態である。

比較すると、ＬＦＳＲが偶数の状態を有する場合（これは不可能であるが）、ＬＦＳＲおよび２分割の並列組み合わせについての状態の進行は、図２９に示すテーブルに相当する。ＬＦＳＲが状態を繰り返すたびに、２分割要素も状態を繰り返す。この結果、状態の合計数はわずか２²＝４である。すなわち、ＬＦＳＲが偶数の状態を有する場合、２分割要素と並列に動作させることによって状態の合計数は増加しない。

図２７に示す実施形態では、７ラッチＬＦＳＲが単一のラッチ２分割要素と並列に動作している。しかしながら、この並列構成技法は、個々のカウンタの最大公約数が１に等しい場合に、カウンタのいずれかの組み合わせに適用される。例えば、２分割要素が合計で２の状態カウントを有し、７ラッチＬＦＳＲが合計で２⁸−１＝２５５の状態カウントを有する。この場合の最大公約数は１である。図３０では、２分割要素の代わりに４分割要素を用い、個々の状態カウント（４、２５５）の最大公約数は１に等しい。従って、４分割要素はＬＦＳＲと並列に動作することができ、この組み合わせは、所与の構成について理論上の最大カウントを提供する。

一般に、いずれかの偶数２^mカウンタ（ｍは偶数カウンタにおけるラッチ数である）は、いずれかの奇数２ⁿ−１ＬＦＳＲ（ｎはＬＦＳＲにおけるラッチ数である）と並列に動作することができる。並列組み合わせの合計カウントは、２^m（２ⁿ−１）に等しい。この等式から推論されるように、この技法の小さな欠点は、ｎラッチＬＦＳＲと並列に動作するｍラッチ偶数カウンタが、２（^m＊ⁿ）カウンタにならないということである。これは、ＬＦＳＲが状態を失い、２ⁿ−１対２ⁿであるからである。例えば、８ラッチＬＦＳＲは、最大状態カウント（２⁷−１）ｘ２¹＝１２７ｘ２＝２５４を供給することができる。典型的な非ＬＦＳＲ適用カウンタ（状態機械、リップル・ビット等）は、状態カウント２⁸＝２５６を供給することができる。しかしながら、ＬＦＳＲ使用カウンタは、典型的なカウンタ設計よりもはるかに高速に動作することができ、偶数カウンタおよびＬＦＳＲカウンタの並列組み合わせも、はるかに高速に動作することができる。

ＬＦＳＲ使用カウンタの第３の実施形態は、単一のＸＯＲフィードバック回路を、多数ラッチに、従って多数クロック・サイクルに分散させる。ＸＯＲ要素は、標準的な論理ゲート・プリミティブを用いて多数ステージに分離され、これによってラッチ間遅延を改善し、従ってＬＦＳＲ使用カウンタの全体的な性能を改善する。単一ＸＯＲフィードバック回路を有する４ラッチＬＦＳＲ実施形態を図５に示す。

図３１は、ＸＯＲ機能を多数ステージ機能に分割し、論理を多数ラッチに分散させる技法を示す。最初に、ＯＲコンポーネント２２５の出力をＬＦＳＲ入力ラッチＬ０にフィードバックし、ＮＡＮＤコンポーネント２２４の出力をラッチＬ０Ｂにフィードバックする。次のクロック・サイクルの間、ラッチＬ０およびＬ０Ｂの出力を、ＡＮＤゲート２２６を介して渡し、その結果をラッチＬ１に保存する。第１のＬＦＳＲ実施形態におけると同様、ラッチＬ０は時に、既知の「誤った」値を含み、この値はラッチＬ１にシフトした場合に補正される。図３２は、このように変更したＬＦＳＲについての状態遷移テーブル２３０を示す。多数ラッチに分散させた分離ＸＯＲ回路を有するＬＦＳＲ使用カウンタは、既知の誤った値が出力ＯＵＴに伝搬しないならば、正確なカウントを供給する。このことは、ラッチＬ０〜Ｌ３の論理ＡＮＤまたは同様の手段を用いて出力ＯＵＴを駆動することによって回避することができる。

本発明の周波数分割器の高速ＬＦＳＲコンポーネントの第４の実施形態は、先の技法の２つを組み合わせる。図３３は、２分割要素および分離単一ＸＯＲフィードバック回路と並列に結合した７ラッチＬＦＳＲ使用カウンタを示す。合計状態数は２５５から２５４に減ったが、性能は、単一のＸＯＲ機能をそのコンポーネント機能に分解することによってフィードバック回路を実施することで改善した。これにより、追加のラッチＬ０Ｂが必要となった。最終カウンタ設計が有する最大状態数は、標準的な８ラッチ設計よりも１少ない（２５４対２５５）が、著しい性能改善が得られる。

図３４に示す、周波数分割器の高速ＬＦＳＲカウンタの第５の実施形態は、ＬＦＳＲラッチの各々に多重化入力を供給することによって追加のプログラマビリティ機構を加える。ＬＦＳＲカウンタ・ラッチは、ラッチＲＥＳＥＴ入力によって特定の値に初期化することができる。別のラッチ２５０を加えて、最大状態カウントをプログラムするために用いる多重化回路のゲートを制御する。

本明細書中に開示した技法は、特定のＬＦＳＲまたは対称分割器実施形態または特定の数の並列分割器に限定されないが、基礎にある原理を単に無理なく拡張したものである変更によって、実質的にどんなサイズおよび数の分割器を用いた設計にも拡張することができる。

本発明について詳細に説明したが、前述の記載は、全ての面において例示であって、限定ではない。本発明の範囲から逸脱することなく、多数の他の変更および変形を考案することが可能であることは理解されよう。

４つのラッチから成るカウンタの状態シーケンスを示すテーブルである。列Ｌ０〜Ｌ３はラッチまたは「ビット」を表し、これが状態を規定する。 従来技術の２進シーケンス・カウンタ周波数分割回路を示す。 従来技術のシフト・レジスタ使用周波数分割回路を示す。 図３のシフト・レジスタ使用分割回路の分割ドメイン状態遷移テーブルを示す。 従来技術のＬＦＳＲ適用分割回路を示す。 ＬＦＳＲ適用分割回路の状態遷移テーブルを示す。 対称２分割回路と直列にカスケード接続したＬＦＳＲ適用分割器コンポーネントを示す。 従来技術のプログラマブルＬＦＳＲ周波数分割器を示す。 図８のＬＦＳＲ周波数分割器の状態遷移テーブルを示す。 図７の非対称ＬＦＳＲ分割コンポーネントおよび対称２分割コンポーネントの組み合わせの状態遷移テーブルを示す。 ＬＦＳＲ分割器コンポーネント、対称分割器コンポーネント、デューティ・サイクル補正ユニット、および分割モード・コントローラの回路ブロック図を示す。 図１１の周波数分割器の状態遷移テーブルを示す。 図１１の分割モード・コントローラの論理概略図を示す。 図１１のデューティ・サイクル補正ユニットの論理概略図を示す。 最終分割値および分割モード制御ビットの対応する値を示す。 分割モード・コントローラを制御するための追加のラッチを組み入れた周波数分割回路を示す。 対称分割器が対称４分割コンポーネントである周波数分割回路を示す。 対称分割器が対称６分割コンポーネントである周波数分割回路を示す。 位相離間補正を有する周波数分割器を示す。 立ち上がりエッジ整合を検出するための整合信号を有するマルチプル周波数分割器を示す。 分割モードをシームレスに変更することができる周波数分割回路を示す。 分割器出力のエッジ整合を維持しながら分割モードを変更するためのデュアル周波数分割回路トポロジを示す。 ＸＯＲフィードバック回路を有する従来技術の８ラッチＬＦＳＲを示す。 多数ラッチ間に分散させた多ステージＸＯＲフィードバック回路を有する８ラッチＬＦＳＲを示す。 図２３のＬＦＳＲの状態遷移テーブルを示す。 図２５のＬＦＳＲの部分状態遷移テーブルを示す。 ２分割対称カウンタと並列に結合された７ラッチＬＦＳＲを示す。 図２７の２分割カウンタの状態遷移テーブルを示す。 仮想の偶数ＬＦＳＲおよび２分割カウンタの状態遷移テーブルを示す。 ４分割ラッチ対と並列に動作する７ラッチＬＦＳＲを示す。 多数ラッチ間にＸＯＲフィードバック回路を分散させるためのパイプライン・ラッチを組み入れた４ラッチＬＦＳＲを示す。 図３１のＬＦＳＲに対応する状態遷移テーブルを示す。 ２分割カウンタと並列に結合した多数ラッチ間にＸＯＲフィードバック回路を分散させるためのパイプライン・ラッチを組み入れた７ラッチＬＦＳＲを示す。 多数ラッチ間にＸＯＲフィードバック回路を分散させるためのパイプライン・ラッチを組み入れた４ラッチＬＦＳＲ、ＬＦＳＲと並列に結合した２分割カウンタ、ならびにカウンタ初期化およびリセット機能を示す。

符号の説明

１０１ ４ラッチ２進シーケンス・カウンタ周波数分割器
１０２ ２進シフト・レジスタ使用周波数分割器
１０４、１１６ 線形フィードバック・シフト・レジスタ（ＬＦＳＲ）
１０５、１２４、２２６ ＡＮＤゲート
１０７ 非対称ＬＦＳＲ使用分割回路
１０８ 対称２分割回路
１１４ 論理回路
１１５ ２分割回路
１１８ ＤＩＶ ＭＯＤＥ回路
１２３ ラッチＬＭＯＤＥ
１２５ 対称４分割回路
１２６ ６分割回路
１３５ レジスタ要素
１４０ 同期分割モード更新回路
２２４ ＮＡＮＤコンポーネント
２２５ ＯＲコンポーネント

Claims (6)

1. 対称デューティ・サイクルを有するプログラマブル分割回路であって、
   線形フィードバック・シフト・レジスタ（ＬＦＳＲ）と、
   前記ＬＦＳＲの出力に接続された２分割回路と、
   前記２分割回路の出力に接続されたデューティ・サイクル補正回路と、
   奇数値による分割又は偶数値による分割を行わせるための２進符号化分割値を供給するために前記ＬＦＳＲに接続され、且つ前記２分割回路の出力にインバータを介して接続されて前記２分割回路の出力を受け取る分割モード・コントローラであって、前記ＬＦＳＲに前記奇数値による分割を行わせる２進符号化分割値を供給するために、２つの２進符号化分割値のいずれかを、前記２分割回路の出力の極性に応答して前記ＬＦＳＲに供給する、前記分割モード・コントローラとを備える、プログラマブル分割回路。
2. 前記分割モード・コントローラは、前記奇数値による分割を行わせる２進符号化分割値を供給するために、前記奇数値よりも小さく且つ合計が前記奇数値となる２つの互いに隣接する正の整数値による分割を行わせる２進符号化分割値を、前記２分割回路の出力の極性に応答して前記ＬＦＳＲに交番的に供給する、請求項１に記載のプログラマブル分割回路。
3. 前記ＬＦＳＲが、
   奇数のカウンタ状態を作成することができるカウンタを形成する複数の直列結合されたラッチ要素と、
   前記複数のラッチ要素の１つと並列に結合されたパイプライン・ラッチ要素と、
   多数の論理ステージに分解され、前記カウンタの多数のラッチ要素間に分散されて、前記ＬＦＳＲのラッチ間動作待ち時間が１ゲート遅延を超えないようになっており、原始多項式を発生するように構成された、フィードバック論理回路と、
   前記カウンタの前記複数のラッチ要素の各々の出力に結合され、前記カウンタ状態の完全なサイクルを検出することができる出力論理要素と、
   を有する、請求項１に記載のプログラマブル分割回路。
4. デジタル波形の周波数分割を実行する方法であって、
   分割モード・コントローラを用いて２進符号化除数を指定するステップと、
   前記分割モード・コントローラに結合された線形フィードバック・シフト・レジスタ（ＬＦＳＲ）を用いて第１の分割機能を行うステップと、
   前記ＬＦＳＲの出力に接続された２分割回路を用いて第２の分割機能を行うステップと、
   前記２分割回路の出力に接続されたデューティ・サイクル補正回路を用いて対称周波数分割回路の出力を発生させるステップとを含み、
   前記分割モード・コントローラは、奇数値による分割又は偶数値による分割を行わせるための２進符号化分割値を供給するために前記ＬＦＳＲに接続され、且つ前記２分割回路の出力にインバータを介して接続されて前記２分割回路の出力を受け取り、前記ＬＦＳＲに前記奇数値による分割を行わせる２進符号化分割値を供給するために、２つの２進符号化分割値のいずれかを、前記２分割回路の出力の極性に応答して前記ＬＦＳＲに供給する、前記方法。
5. 前記分割モード・コントローラは、前記奇数値による分割を行わせる２進符号化分割値を供給するために、前記奇数値よりも小さく且つ合計が前記奇数値となる２つの互いに隣接する正の整数値による分割を行わせる２進符号化分割値を、前記２分割回路の出力の極性に応答して前記ＬＦＳＲに交番的に供給する、請求項４に記載の方法。
6. 第１の周波数分割回路と並列に第２の周波数分割回路を動作させることによってマルチプル分割回路を形成するステップと、
   前記マルチプル分割回路の第１および第２の出力を同期させるステップと、
   前記第１の周波数分割回路と前記第２の周波数分割回路との前記出力間に指定された位相関係を維持するステップと、
   を更に有する、請求項４に記載の方法。

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