JP3884553B2 - クロック分周器 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、クロック分周器に係り、特に５０％のデューティサイクルを有し、入力クロックの奇数倍の周期を有するクロックに分周することができるようにして、様々な周期のクロックを必要とするシステムへの適用性を高めたクロック分周器に関するものである。
【０００２】
【従来の技術】
以下、添付図面を参照して従来のクロック分周器について説明する。
図１は従来のリップルキャリカウンタ(ripple-carry counter)を用いたクロック分周器の構成ブロック図であり、図２はリップルキャリカウンタを用いたクロック分周器の動作波形図である。
図１は、リップルキャリカウンタを用いたクロック分周器を示すもので、logic_1 信号が１のとき、図２の動作波形図に示すように、入力されるクロック信号(clk-in)のネガチブエッジで各プリッププロップ１ａ、１ｂ、１ｃ、１ｄの出力値が変わる。最終段のプリッププロップを除いたそれぞれのプリッププロップの出力値は次段のプリッププロップの動作クロックとして使われる。例えば、ＭＯＤ−Ｎのカウンタを用いたクロック分周器は、入力クロックの個数を数え、所定のクロック数だけカウントしたら出力を０とし、再度クロックの個数を数え、所定のクロックの個数だけ数えたら出力を１とする形式である。すなわち、クロック分周器への入力が１０ＭＨｚ（１００ｎｓ）で、所望の出力が１０ｎｓであるとすれば、カウント値が始めに５になるまでは０とし、カウント値が再度５になると１にする。ここで、ＭＯＤ−Ｎカウンタとは、カウンタの状態がＮ個あるリップルカウンタのことである。リップルカウンタを構成するプリッププロップの個数がＭ個であるとき、存在する状態数Ｎとの関係は、Ｎ＝２M である。
【０００３】
【発明が解決しようとする課題】
このような従来の技術のクロック分周器は基準クロック（入力クロック）の偶数倍の周期を有するクロックを作る形態であって、奇数倍の周期を有するクロック信号を実現しにくく、これを実現しても５０％未満のデューティサイクルとすることができない。よって、様々な周期のクロックを必要とするシステムへの適用性が低下するという問題点があった。
本発明は、上記の従来のクロック分周器の問題点を解決するためになされたもので、個々のクロックが５０％のデューティサイクルを有し、入力クロックの奇数倍の周期を有するクロックに分周することができるようにして、様々な周期のクロックを必要とするシステムへの適用性を向上させたクロック分周器を提供することを目的とする。
【０００４】
【課題を解決するための手段】
上記の目的を達するための本発明のクロック分周器は、入力クロックに対して所定の奇数倍の周期を有する出力クロックを得るために入力する入力除数からその入力除数を２で割った商からなる第１除数と入力除数からその商を引いた数である第２除数を出力する奇数倍周期信号出力部と、入力クロック信号をカウントし、そのカウント値を第１除数と比較して両者の一致後に出力し、かつその一致後、リセットして再度入力クロックをカウントしてその値を第２除数と比較して一致後に再度出力するクロック分周制御部と、入力クロックを受け、クロック分周制御部の最初の出力後の入力クロックのポジティブエッジで遷移し、次の出力で次に遷移する分周されたクロック出力信号を出力するクロック分周信号出力部とを備えることを特徴とする。
【０００５】
【発明の実施の形態】
以下、添付図面を参照して本発明実施形態のクロック分周器について詳細に説明する。
図３は本実施形態のクロック分周器の構成ブロック図である。
本クロック分周器は、奇数倍周期信号出力部３０（CLK_DVSOR)と、奇数倍周期信号出力部３０の出力を受けてクロック分周に必要な制御信号を出力するクロック分周制御部３１と、その制御信号に基づいて奇数倍周期に分周されたクロック信号を出力するクロック分周信号出力部３２とを備えている。奇数倍周期信号出力部３０は、入力クロック(clk_i) に対して所望の奇数倍周期を有する出力クロック(clk_o) を得るために入力する除数(DIV<N:1>)から、カウント及び比較段階で必要な数、すなわち第１除数、第２除数(divsr 1)(divsr 2)を出力するブロックである。
【０００６】
図４は奇数倍周期信号出力部３０の詳細構成図である。本実施形態においては入力クロックを５倍の周期を有する信号に分周する例を示す。したがって、分周するための入力除数(DIV<4:1>)は十進数で５、二進数で０１０１である。すなわち、DIV(4:1>＝０１０１、DIV<1>＝１、DIV<2>＝０、DIV<3>＝１、DIV<4>＝０である。この場合、最上位ビットが０であるので入力は下位３ビットだけで処理している。いうまでもなく、入力除数がより大きい場合はそれに応じた回路構成となる。
奇数倍周期信号出力３０は、入力除数(DIV)を入力クロック(clk_i)及びロード信号に基づいてそれぞれ第１除数(divsr 1)、第２除数(divsr 2)として出力する第１除数出力部４５と第２除数出力部４６とで構成される。第１除数出力部４５は、ロード信号に基づいて入力除数(DIV 3) と帰還された除数とを多重化して出力する第１ＭＵＸ４３ａと、同様にロード信号に基づいて入力除数(DIV 2) と帰還された除数とを多重化して出力する第２ＭＵＸ４３ｂとを備えている。さらに、第１ＭＵＸ４３ａと入力クロックとに接続され、反転された入力クロックに基づいて第１ＭＵＸ４３ａの出力値から２ビットからなる第１除数の下位ビット(divsr1<0>) を出力する第１Ｄプリッププロップ４４ａと、同様に第２ＭＵＸ４３ｂと入力クロックとに接続され、反転された入力クロックに基づいて第２ＭＵＸ４３ｂの出力値から第１除数の上位ビット(divsr1<1>)を出力する第２Ｄプリッププロップ４４ｂとを備えている。
【０００７】
そして、第２除数出力部４６は、第１除数出力部４５と同様の第３、４ＭＵＸ４３ｃ、４３ｄと第３、４Ｄフリップフロップ４４ｃ、４４ｄを備えている。これらの第３、第４ＭＵＸ４３ｃ、３４ｄへの入力は第１除数出力部４５とは若干異なる。
２つの入力除数(DIV<1><2>) がＮＡＮＤゲート４０へ入力され、ＮＡＮＤ演算された結果と入力除数(DIV<3>)とを入力とする排他的ＮＯＲすなわちＥ−ＮＯＲゲート４１の出力が第３ＭＵＸの一方の入力に接続されている。他方の入力は帰還された除数であるのは第１除数出力部４５の場合と同じである。一方、第４ＭＵＸ４３の帰還された除数以外の入力には２つの入力除数(DIV<2><1>) を排他的ＯＲするＥ−ＯＲゲート４２の出力が接続されている。また、それぞれのフリップフロップ４４ｃ、４４ｄの出力は反転された入力クロックに基づいてそれぞれのＭＵＸの出力を第２除数(divsr2<0>)、(divsr2<1>)として出力する。
なお、第１除数は入力除数を２で割った商であり、第２除数は入力除数からその商、すなわち第１除数を差し引いた値である。すなわち、入力除数が５であれば、第１除数は２、第２除数は３となる。従ってdivsr1<0>は０、divsr1<1>は１、divsr2<0>は１、divsr2<1>は１である。
【０００８】
要するに、奇数倍周期信号出力部３０は、入力されたクロックを奇数倍周期のクロックに分周しようとするとき、その奇数倍の数字と同じ数字である除数を入力除数として入力させ、その入力除数を２で割った商である第１除数と入力除数から第１除数を引いた値である第２除数を出力させる回路である。すなわち、５倍周期のクロックなら第１除数が２、第２除数が３で、１１倍周期のクロックを得るなら第１除数が５で第２除数が６である。それを得られるなら奇数倍周期信号出力部３０はどのような構成にしても良い。
【０００９】
次に、クロック分周制御部３１の詳細構成を図５に基づいて説明する。
クロック分周制御部３１は、クロック信号をカウントし、そのカウント値と第１除数、第２除数と比較してクロック分周に必要な制御信号を出力する。そのために、入力されたクロック信号をカウントして出力するカウンタ部５０と、そのカウント値と奇数倍周期信号出力部３０から出力される第１除数(divsr 1) 又は第２除数(divsr 2) と比較して出力する比較器５１と、比較器５１の比較出力値を受けてクロックリセット信号(clk_rst) を出力するとともにカウンタ部５０をリセットするカウンタリセット信号(cnt-rst) と、比較対称を変える比較選択信号(com-sel) を出力する制御部５２とを備えている。制御部５２の比較選択信号により、比較器５１はカウント値を第１除数と第２除数のうちいずれか１つと比較してそれぞれ一致したときに制御部５２へ出力する。
【００１０】
このクロック分周制御部３１は、第１除数、第２除数と入力クロックとを入力とし、初期化された後入力クロックをカウントし、そのカウント値が第１除数と等しくなったときにカウンタをリセットさせるとともに比較器の比較対称を第１除数から第２除数へ変え、再度入力クロックをカウントし、それが第２除数と一致したときにカウンタをリセットし、かつ比較器の比較対称を第１除数へと戻すようになっている。また、同時に比較器からの一致信号によって入力クロックを分周するためのクロックリセット信号を出力するようになっている。
【００１１】
図６はクロック分周信号出力部３２の詳細構成図で、logic_1 信号により入力が１とセッティングされているＤプリッププロップで構成される。クロック分周制御部３１から出力されるクロックリセット信号(clk_rst) が１であれば、入力クロックの立ち上がりで出力されるクロック(clk_o) は１へ遷移し、クロックリセット信号が０であれば、クロック分周信号出力部３２はリセットされ、出力されるクロックは０へ遷移する。したがって、出力クロック(clk_o) が最初に遷移する個所は、入力クロック(clk-i)のポジチブエッジ(0→1) であり、次に遷移する箇所はネガチブエッジ(1→0)と２個所で遷移が生じる。
【００１２】
上記のように構成された本実施形態のクロック分周動作について詳細に説明する。
図７は５倍の周期とデューティサイクルが５０％を有する分周されたクロックを出力するクロック分周器の出力波形図であり、図８はクロック分周制御部３１の状態図であり、図９は本実施形態の出力波形図である。
まず、本実施形態クロック分周器は、５０％のデューティサイクルを有する奇数パルスのクロック信号を出力するためのものである。奇数倍の周期と５０％のデューティサイクル（ｔ／Ｔ×１００：Ｔ＝期間，ｔ＝信号値が１である時間）であるとすれば、入力除数(DIV) の数を２で割った商の値だけ入力クロック信号(clk-i) が過ぎた後のエッジ遷移が発生する個所で本実施形態の出力が０から１へ遷移し、再び入力クロックの個数が、入力除数(DIV) の値から前の商の値を引いた値になったとき、１から０へ遷移する。
【００１３】
すなわち、入力除数(DIV)＝Value 1であれば、
divsr 1 = Value 1 / 2の商であり、divsr 2 = DIV - divsr 1である。
例えば、５０Ｍｈｚの入力クロック信号を分周して１０Ｍｈｚの出力クロック信号を得るには、DIV = 50/10 = 5であり、divsr 1 = 2、 divsr 2 = 3である。任意の基準入力クロック信号からユーザが得ろうとするクロックを求めるためには、奇数倍周期信号出力部３０に必要な入力除数(DIV) の値を入力し、ロード値の入力で、奇数倍周期信号出力部３０は、第１除数(divsr 1) と第２除数(divsr 2) を出力する。この第１除数と第２除数を受けたクロック分周制御部３１は、その出力(clk_rst) が現在どの値を有するかに応じて、カウントした値を第１除数と第２除数のうちどれと比較するかを決定する。クロックリセット信号(clk_rst) が０の間に、カウントした値を第１除数と比較し、一致すると出力されるクロックリセット信号(clk_rst) を１とする。逆に、クロックリセット信号(clk_rst) が１であれば、カウント値を第２除数と比較し、一致すればクロックリセット信号clk_rstを０とする。このクロックリセット信号(clk_rst)を用いて出力されるクロック(clk_o) を変化させる。
【００１４】
図８はクロック分周制御部３１の状態図である。リセット０の入力で初期化され、clk_rstおよびclk_cntとも０となる。条件なしに動作するので、入力クロックが入力されるとリセット状態から０状態へと移り、カウンタが動作する。その０の状態でカウンタの値がdivsr 1の値に等しくなると、状態は１の状態に移り、clk_rst =1の値を出力し、クロックカウント値を０とする。そして、１の状態では比較器５１はdivsr 2と比較するようになりカウント値がdivsr 2の値になるとclk_rst = 0の値を出力し、クロックカウント値も０とする。
【００１５】
【発明の効果】
本発明のクロック分周器は、奇数倍に分周するためにその奇数倍に相当する除数を入力除数として入力させ、それを２で割った第１除数と入力除数から第１除数を引いた第２除数とを出力させ、入力クロックをカウントして、そのカウント値が第１除数と一致した後のクロックの立ち上がり時に分周されるクロックを遷移させ、かつ入力クロックが第１除数と一致したときから再度入力クロックをカウントし、その２度の目のカウント値が第２除数と一致したときに分周されるクロックを他の方向に遷移させるようにしているので、５０％のデューティサイクルを有する奇数倍の周期のクロックに入力クロックを分周することができる。したがって、様々な周期のクロックを必要とするシステムへの適用性を高める効果がある。
【図面の簡単な説明】
【図１】 従来のリップルキャリカウンタを用いたクロック分周器の構成ブロック図。
【図２】 リップルキャリカウンタを用いたクロック分周器の動作波形図。
【図３】 本発明実施形態のクロック分周器の構成ブロック図。
【図４】 奇数倍周期信号出力部の実施形態の詳細構成図。
【図５】 クロック分周制御部の実施形態の詳細構成図。
【図６】 クロック分周信号出力部の実施形態の詳細構成図。
【図７】 ５倍の周期と５０％のデューティサイクルを有する上記実施形態の出力波形図。
【図８】 クロック分周制御部の実施形態の状態図。
【図９】 上記実施形態のクロック分周器の出力波形図。
【符号の説明】
３０ 奇数倍周期信号出力部
３１ クロック分周制御部
３２ クロック分周信号出力部
【発明の属する技術分野】
本発明は、クロック分周器に係り、特に５０％のデューティサイクルを有し、入力クロックの奇数倍の周期を有するクロックに分周することができるようにして、様々な周期のクロックを必要とするシステムへの適用性を高めたクロック分周器に関するものである。
【０００２】
【従来の技術】
以下、添付図面を参照して従来のクロック分周器について説明する。
図１は従来のリップルキャリカウンタ(ripple-carry counter)を用いたクロック分周器の構成ブロック図であり、図２はリップルキャリカウンタを用いたクロック分周器の動作波形図である。
図１は、リップルキャリカウンタを用いたクロック分周器を示すもので、logic_1 信号が１のとき、図２の動作波形図に示すように、入力されるクロック信号(clk-in)のネガチブエッジで各プリッププロップ１ａ、１ｂ、１ｃ、１ｄの出力値が変わる。最終段のプリッププロップを除いたそれぞれのプリッププロップの出力値は次段のプリッププロップの動作クロックとして使われる。例えば、ＭＯＤ−Ｎのカウンタを用いたクロック分周器は、入力クロックの個数を数え、所定のクロック数だけカウントしたら出力を０とし、再度クロックの個数を数え、所定のクロックの個数だけ数えたら出力を１とする形式である。すなわち、クロック分周器への入力が１０ＭＨｚ（１００ｎｓ）で、所望の出力が１０ｎｓであるとすれば、カウント値が始めに５になるまでは０とし、カウント値が再度５になると１にする。ここで、ＭＯＤ−Ｎカウンタとは、カウンタの状態がＮ個あるリップルカウンタのことである。リップルカウンタを構成するプリッププロップの個数がＭ個であるとき、存在する状態数Ｎとの関係は、Ｎ＝２M である。
【０００３】
【発明が解決しようとする課題】
このような従来の技術のクロック分周器は基準クロック（入力クロック）の偶数倍の周期を有するクロックを作る形態であって、奇数倍の周期を有するクロック信号を実現しにくく、これを実現しても５０％未満のデューティサイクルとすることができない。よって、様々な周期のクロックを必要とするシステムへの適用性が低下するという問題点があった。
本発明は、上記の従来のクロック分周器の問題点を解決するためになされたもので、個々のクロックが５０％のデューティサイクルを有し、入力クロックの奇数倍の周期を有するクロックに分周することができるようにして、様々な周期のクロックを必要とするシステムへの適用性を向上させたクロック分周器を提供することを目的とする。
【０００４】
【課題を解決するための手段】
上記の目的を達するための本発明のクロック分周器は、入力クロックに対して所定の奇数倍の周期を有する出力クロックを得るために入力する入力除数からその入力除数を２で割った商からなる第１除数と入力除数からその商を引いた数である第２除数を出力する奇数倍周期信号出力部と、入力クロック信号をカウントし、そのカウント値を第１除数と比較して両者の一致後に出力し、かつその一致後、リセットして再度入力クロックをカウントしてその値を第２除数と比較して一致後に再度出力するクロック分周制御部と、入力クロックを受け、クロック分周制御部の最初の出力後の入力クロックのポジティブエッジで遷移し、次の出力で次に遷移する分周されたクロック出力信号を出力するクロック分周信号出力部とを備えることを特徴とする。
【０００５】
【発明の実施の形態】
以下、添付図面を参照して本発明実施形態のクロック分周器について詳細に説明する。
図３は本実施形態のクロック分周器の構成ブロック図である。
本クロック分周器は、奇数倍周期信号出力部３０（CLK_DVSOR)と、奇数倍周期信号出力部３０の出力を受けてクロック分周に必要な制御信号を出力するクロック分周制御部３１と、その制御信号に基づいて奇数倍周期に分周されたクロック信号を出力するクロック分周信号出力部３２とを備えている。奇数倍周期信号出力部３０は、入力クロック(clk_i) に対して所望の奇数倍周期を有する出力クロック(clk_o) を得るために入力する除数(DIV<N:1>)から、カウント及び比較段階で必要な数、すなわち第１除数、第２除数(divsr 1)(divsr 2)を出力するブロックである。
【０００６】
図４は奇数倍周期信号出力部３０の詳細構成図である。本実施形態においては入力クロックを５倍の周期を有する信号に分周する例を示す。したがって、分周するための入力除数(DIV<4:1>)は十進数で５、二進数で０１０１である。すなわち、DIV(4:1>＝０１０１、DIV<1>＝１、DIV<2>＝０、DIV<3>＝１、DIV<4>＝０である。この場合、最上位ビットが０であるので入力は下位３ビットだけで処理している。いうまでもなく、入力除数がより大きい場合はそれに応じた回路構成となる。
奇数倍周期信号出力３０は、入力除数(DIV)を入力クロック(clk_i)及びロード信号に基づいてそれぞれ第１除数(divsr 1)、第２除数(divsr 2)として出力する第１除数出力部４５と第２除数出力部４６とで構成される。第１除数出力部４５は、ロード信号に基づいて入力除数(DIV 3) と帰還された除数とを多重化して出力する第１ＭＵＸ４３ａと、同様にロード信号に基づいて入力除数(DIV 2) と帰還された除数とを多重化して出力する第２ＭＵＸ４３ｂとを備えている。さらに、第１ＭＵＸ４３ａと入力クロックとに接続され、反転された入力クロックに基づいて第１ＭＵＸ４３ａの出力値から２ビットからなる第１除数の下位ビット(divsr1<0>) を出力する第１Ｄプリッププロップ４４ａと、同様に第２ＭＵＸ４３ｂと入力クロックとに接続され、反転された入力クロックに基づいて第２ＭＵＸ４３ｂの出力値から第１除数の上位ビット(divsr1<1>)を出力する第２Ｄプリッププロップ４４ｂとを備えている。
【０００７】
そして、第２除数出力部４６は、第１除数出力部４５と同様の第３、４ＭＵＸ４３ｃ、４３ｄと第３、４Ｄフリップフロップ４４ｃ、４４ｄを備えている。これらの第３、第４ＭＵＸ４３ｃ、３４ｄへの入力は第１除数出力部４５とは若干異なる。
２つの入力除数(DIV<1><2>) がＮＡＮＤゲート４０へ入力され、ＮＡＮＤ演算された結果と入力除数(DIV<3>)とを入力とする排他的ＮＯＲすなわちＥ−ＮＯＲゲート４１の出力が第３ＭＵＸの一方の入力に接続されている。他方の入力は帰還された除数であるのは第１除数出力部４５の場合と同じである。一方、第４ＭＵＸ４３の帰還された除数以外の入力には２つの入力除数(DIV<2><1>) を排他的ＯＲするＥ−ＯＲゲート４２の出力が接続されている。また、それぞれのフリップフロップ４４ｃ、４４ｄの出力は反転された入力クロックに基づいてそれぞれのＭＵＸの出力を第２除数(divsr2<0>)、(divsr2<1>)として出力する。
なお、第１除数は入力除数を２で割った商であり、第２除数は入力除数からその商、すなわち第１除数を差し引いた値である。すなわち、入力除数が５であれば、第１除数は２、第２除数は３となる。従ってdivsr1<0>は０、divsr1<1>は１、divsr2<0>は１、divsr2<1>は１である。
【０００８】
要するに、奇数倍周期信号出力部３０は、入力されたクロックを奇数倍周期のクロックに分周しようとするとき、その奇数倍の数字と同じ数字である除数を入力除数として入力させ、その入力除数を２で割った商である第１除数と入力除数から第１除数を引いた値である第２除数を出力させる回路である。すなわち、５倍周期のクロックなら第１除数が２、第２除数が３で、１１倍周期のクロックを得るなら第１除数が５で第２除数が６である。それを得られるなら奇数倍周期信号出力部３０はどのような構成にしても良い。
【０００９】
次に、クロック分周制御部３１の詳細構成を図５に基づいて説明する。
クロック分周制御部３１は、クロック信号をカウントし、そのカウント値と第１除数、第２除数と比較してクロック分周に必要な制御信号を出力する。そのために、入力されたクロック信号をカウントして出力するカウンタ部５０と、そのカウント値と奇数倍周期信号出力部３０から出力される第１除数(divsr 1) 又は第２除数(divsr 2) と比較して出力する比較器５１と、比較器５１の比較出力値を受けてクロックリセット信号(clk_rst) を出力するとともにカウンタ部５０をリセットするカウンタリセット信号(cnt-rst) と、比較対称を変える比較選択信号(com-sel) を出力する制御部５２とを備えている。制御部５２の比較選択信号により、比較器５１はカウント値を第１除数と第２除数のうちいずれか１つと比較してそれぞれ一致したときに制御部５２へ出力する。
【００１０】
このクロック分周制御部３１は、第１除数、第２除数と入力クロックとを入力とし、初期化された後入力クロックをカウントし、そのカウント値が第１除数と等しくなったときにカウンタをリセットさせるとともに比較器の比較対称を第１除数から第２除数へ変え、再度入力クロックをカウントし、それが第２除数と一致したときにカウンタをリセットし、かつ比較器の比較対称を第１除数へと戻すようになっている。また、同時に比較器からの一致信号によって入力クロックを分周するためのクロックリセット信号を出力するようになっている。
【００１１】
図６はクロック分周信号出力部３２の詳細構成図で、logic_1 信号により入力が１とセッティングされているＤプリッププロップで構成される。クロック分周制御部３１から出力されるクロックリセット信号(clk_rst) が１であれば、入力クロックの立ち上がりで出力されるクロック(clk_o) は１へ遷移し、クロックリセット信号が０であれば、クロック分周信号出力部３２はリセットされ、出力されるクロックは０へ遷移する。したがって、出力クロック(clk_o) が最初に遷移する個所は、入力クロック(clk-i)のポジチブエッジ(0→1) であり、次に遷移する箇所はネガチブエッジ(1→0)と２個所で遷移が生じる。
【００１２】
上記のように構成された本実施形態のクロック分周動作について詳細に説明する。
図７は５倍の周期とデューティサイクルが５０％を有する分周されたクロックを出力するクロック分周器の出力波形図であり、図８はクロック分周制御部３１の状態図であり、図９は本実施形態の出力波形図である。
まず、本実施形態クロック分周器は、５０％のデューティサイクルを有する奇数パルスのクロック信号を出力するためのものである。奇数倍の周期と５０％のデューティサイクル（ｔ／Ｔ×１００：Ｔ＝期間，ｔ＝信号値が１である時間）であるとすれば、入力除数(DIV) の数を２で割った商の値だけ入力クロック信号(clk-i) が過ぎた後のエッジ遷移が発生する個所で本実施形態の出力が０から１へ遷移し、再び入力クロックの個数が、入力除数(DIV) の値から前の商の値を引いた値になったとき、１から０へ遷移する。
【００１３】
すなわち、入力除数(DIV)＝Value 1であれば、
divsr 1 = Value 1 / 2の商であり、divsr 2 = DIV - divsr 1である。
例えば、５０Ｍｈｚの入力クロック信号を分周して１０Ｍｈｚの出力クロック信号を得るには、DIV = 50/10 = 5であり、divsr 1 = 2、 divsr 2 = 3である。任意の基準入力クロック信号からユーザが得ろうとするクロックを求めるためには、奇数倍周期信号出力部３０に必要な入力除数(DIV) の値を入力し、ロード値の入力で、奇数倍周期信号出力部３０は、第１除数(divsr 1) と第２除数(divsr 2) を出力する。この第１除数と第２除数を受けたクロック分周制御部３１は、その出力(clk_rst) が現在どの値を有するかに応じて、カウントした値を第１除数と第２除数のうちどれと比較するかを決定する。クロックリセット信号(clk_rst) が０の間に、カウントした値を第１除数と比較し、一致すると出力されるクロックリセット信号(clk_rst) を１とする。逆に、クロックリセット信号(clk_rst) が１であれば、カウント値を第２除数と比較し、一致すればクロックリセット信号clk_rstを０とする。このクロックリセット信号(clk_rst)を用いて出力されるクロック(clk_o) を変化させる。
【００１４】
図８はクロック分周制御部３１の状態図である。リセット０の入力で初期化され、clk_rstおよびclk_cntとも０となる。条件なしに動作するので、入力クロックが入力されるとリセット状態から０状態へと移り、カウンタが動作する。その０の状態でカウンタの値がdivsr 1の値に等しくなると、状態は１の状態に移り、clk_rst =1の値を出力し、クロックカウント値を０とする。そして、１の状態では比較器５１はdivsr 2と比較するようになりカウント値がdivsr 2の値になるとclk_rst = 0の値を出力し、クロックカウント値も０とする。
【００１５】
【発明の効果】
本発明のクロック分周器は、奇数倍に分周するためにその奇数倍に相当する除数を入力除数として入力させ、それを２で割った第１除数と入力除数から第１除数を引いた第２除数とを出力させ、入力クロックをカウントして、そのカウント値が第１除数と一致した後のクロックの立ち上がり時に分周されるクロックを遷移させ、かつ入力クロックが第１除数と一致したときから再度入力クロックをカウントし、その２度の目のカウント値が第２除数と一致したときに分周されるクロックを他の方向に遷移させるようにしているので、５０％のデューティサイクルを有する奇数倍の周期のクロックに入力クロックを分周することができる。したがって、様々な周期のクロックを必要とするシステムへの適用性を高める効果がある。
【図面の簡単な説明】
【図１】 従来のリップルキャリカウンタを用いたクロック分周器の構成ブロック図。
【図２】 リップルキャリカウンタを用いたクロック分周器の動作波形図。
【図３】 本発明実施形態のクロック分周器の構成ブロック図。
【図４】 奇数倍周期信号出力部の実施形態の詳細構成図。
【図５】 クロック分周制御部の実施形態の詳細構成図。
【図６】 クロック分周信号出力部の実施形態の詳細構成図。
【図７】 ５倍の周期と５０％のデューティサイクルを有する上記実施形態の出力波形図。
【図８】 クロック分周制御部の実施形態の状態図。
【図９】 上記実施形態のクロック分周器の出力波形図。
【符号の説明】
３０ 奇数倍周期信号出力部
３１ クロック分周制御部
３２ クロック分周信号出力部
Claims (5)
- 入力クロックに対して所定の奇数倍の周期を有する出力クロックを得るために入力する入力除数からその入力除数を２で割った商からなる第１除数を出力する第１除数出力部と、入力除数からその商を引いた数である第２除数を出力する第２除数出力部とで構成された奇数倍周期信号出力部と、
入力クロック信号をカウントし、そのカウント値を第１除数と比較して両者の一致後に出力し、かつその一致後、再度入力クロックをカウントしてその値を第２除数と比較して一致後に再度出力するクロック分周制御部と、
クロック分周制御部から出力された信号によって奇数倍周期に分周されたクロック信号を出力するクロック分周信号出力部と
を含むことを特徴とするクロック分周器。 - 前記奇数倍周期信号出力部の第１除数出力部は、
ロード信号に基づいて入力除数の一つのビットと帰還される信号を多重化して出力する第１ＭＵＸと、
ロード信号に基づいて入力除数の他の一つのビットと帰還される信号を多重化して出力する第２ＭＵＸと、
反転された入力クロックに基づいて第１ＭＵＸの出力値から第１除数の第１のビットを出力する第１Ｄフリップフロップと、
反転された入力クロックに基づいて前記第２ＭＵＸの出力値から第１除数の第２のビットを出力する第２Ｄフリップフロップと、からなり、
前記奇数倍周期信号出力部の第２除数出力部は、
入力除数のさらに他のビットと第２ＭＵＸに入力される入力除数のビットとをＮＡＮＤ演算するＮＡＮＤゲートと、
ＮＡＮＤゲートの出力と第１ＭＵＸに入力される入力除数のビットとを排他的ＮＯＲ演算するＥ−ＮＯＲゲートと、
ＮＡＮＤゲートへの入力信号と同一の入力信号を排他的ＯＲ演算するＥ−ＯＲゲートと、
ロード信号に基づいてＥ−ＮＯＲゲートの出力値と帰還される信号を多重化して出力する第３ＭＵＸと、
ロード信号に基づいて前記Ｅ−ＯＲゲートの出力値と帰還される信号を多重化して出力する第４ＭＵＸと、
反転された入力クロックに基づいて第３ＭＵＸの出力値から第２除数の第１ビットを出力する第３Ｄフリップフロップと、
反転された入力クロックに基づいて第４ＭＵＸの出力値から第２除数の第２ビットを出力する第４Ｄフリップフロップと、
で構成されることを特徴とする請求項１に記載のクロック分周器。 - クロック分周制御部は、入力されるクロック信号をカウントして出力するカウンタ部と、
カウンタ部のカウント値と奇数倍周期信号出力部から出力される第１除数と最初に比較し一致したときに出力信号を出してカウンタをリセットさせ、かつその後再度カウンタ部のカウント値と第２除数とを比較して一致したときに出力する比較器と、
比較器の出力信号受け、その出力でカウンタ部をリセットするカウンタリセット信号と、分周された信号を出力させるためのクロックリセット信号と、比較器へ比較対称を選択させるための比較選択信号を出力する制御部と、
で構成されることを特徴とする請求項１に記載のクロック分周器。 - クロック分周信号出力部は、入力が１とセッティングされているＤプリッププロップで構成されることを特徴とする請求項１に記載のクロック分周器。
- クロック分周信号出力部は、クロック分周制御部から出力されるクロックリセット信号が１となった後のクロックの立ち上がりで出力される分周されたクロックを１に遷移させ、クロックリセット信号が０となったときにクロック分周信号出力部がリセットされ、出力される分周されたクロックへ遷移させることを特徴とする請求項４に記載のクロック分周器。
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