KR100236088B1 - 클럭 분배기 - Google Patents

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Abstract

본 발명은 클럭 분배기에 관한 것으로, 특히 50%의 듀티 사이클을 갖고 기수배의 주기로 클럭을 분배할 수 있도록하여 여러 주기의 클럭을 필요로하는 시스템에의 적용성을 높인 클럭 분배기에 관한 것이다.
이와 같은 본 발명의 클럭 분배기는 입력 클럭에 대해 원하는 기수배의 주기를 갖는 출력 클럭을 얻는데 필요한 젯수에서 카운트 및 비교 단계에서 필요한 수(divsr 1)(divsr 2)를 출력하는 기수배 주기 신호 출력부와, 기수배 주기를 갖는 클럭 신호를 카운트 및 비교하여 클럭 분배에 필요한 제어 신호를 출력하는 클럭 분배 제어부와, 상기의 클럭 분배 제어부의 제어 신호에 의해 기수배의 주기를 갖고 분배된 클럭 신호를 출력하는 클럭 분배 신호 출력부를 포함하여 구성된다.

Description

클럭 분배기
본 발명은 클럭 분배기에 관한 것으로, 특히 50%의 듀티 사이클을 갖고 기수배의 주기로 클럭을 분배할 수 있도록하여 여러 주기의 클럭을 필요로하는 시스템에의 적용성을 높인 클럭 분배기에 관한 것이다.
이하, 첨부된 도면을 참고하여 종래 기술의 클럭 분배기에 관하여 설명하면 다음과 같다.
도 1은 종래의 리플 캐리 카운터를 이용한 클럭 분배기의 구성 블록도이고, 도 2는 리플 캐리 카운터를 이용한 클럭 분배기의 동작 파형도이다.
도 1은 리플 캐리 카운터(Ripple-carry counter)를 이용한 클럭 분배기를 나타낸 것으로, 도 2의 동작 파형도에서와 같이 입력되는 클럭 신호(clk-in)의 네거티브 엣지에서 각 플립 플롭(1a)(1b)(1c)(1d)의 출력값이 변하며 이 출력값이 다음단의 플립 플롭의 동작 클럭으로 사용된다.
예를들어 MOD-N의 카운터를 이용한 클럭 분배기는 입력 클럭의 개수를 세어 원하는 클럭의 주기만큼을 카운팅했다면 출력을 0 으로하고 다시 클럭의 개수를 세어 원하는 개수만큼 세었다면 출력을 1 로하는 형식이다.
즉, 클럭 분배기의 입력이 10MHz(100ns)이고 원하는 출력을 10ns로 한다면 카운트값이 처음 5가 될 때까지는 0으로하고 카운트값이 다시 5가 될 때까지는 1로 하는 것이다.
MOD-N 카운터란 카운터의 상태가 N개 있는 리플 카운터를 말한다.
리플 카운터를 구성하는 플립 플롭 개수가 M개일 때 존재하는 상태수N과의 관계는 N=2M과 같다.
이와 같은 종래 기술의 클럭 분배기는 기준 클럭(입력 클럭)의 우수배의 주기를 갖는 클럭을 만드는 형태이어서 기수배의 주기를 가지는 클럭 신호를 구현하기가 어렵고, 이를 구현하여도 50% 미만의 듀티 사이클을 갖지못한다.
그러므로 여러 가지 주기의 클럭을 필요로하는 시스템에의 적용성이 떨어지는 문제점이 있었다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 안출한 것으로, 50%의 듀티 사이클을 갖고 기수배의 주기로 클럭을 분배할 수 있도록하여 여러주기의 클럭을 필요로하는 시스템에의 적용성을 높인 클럭 분배기를 제공하는데 그 목적이 있다.
도 1은 종래의 리플 캐리 카운터를 이용한 클럭 분배기의 구성 블록도
도 2는 리플 캐리 카운터를 이용한 클럭 분배기의 동작 파형도
도 3은 본 발명에 따른 클럭 분배기의 구성 블록도
도 4는 기수배 주기 신호 출력부의 상세 구성도
도 5는 클럭 분배 제어부의 상세 구성도
도 6은 클럭 분배 신호 출력부의 상세 구성도
도 7은 5배의 주기와 50%의 듀티 사이클을 갖는 출력 파형도
도 8은 클럭 분배 제어부의 상태도
도 9는 본 발명에 따른 클럭 분배기의 출력 파형도
도면의 주요 부분에 대한 부호의 설명
30. 기수배 주기 신호 출력부 31. 클럭 분배 제어부
32. 클럭 분배 신호 출력부
이와 같은 목적을 달성하기 위한 본 발명의 클럭 분배기는 입력 클럭(clk-i)에 대해 원하는 기수배의 주기를 갖는 출력 클럭(clk-0)을 얻는데 필요한 젯수(divisor<4:1>)에서 카운트 및 비교 단계에서 필요한 수(divsr 1)(divsr 2)를 출력하는 기수배 주기 신호 출력부와, 기수배 주기를 갖는 클럭 신호를 카운트 및 비교 하여 클럭 분배에 필요한 제어 신호를 출력하는 클럭 분배 제어부와, 상기의 클럭 분배 제어부의 제어 신호에 의해 기수배의 주기를 갖고 분배된 클럭 신호를 출력하는 클럭 분배 신호 출력부를 포함하여 구성되는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명의 클럭 분배기에 관하여 상세히 설명하면 다음과 같다.
도 3은 본 발명에 따른 클럭 분배기의 구성 블록도이다.
본 발명의 클럭 분배기는 그 구성을 크게 기수배의 주기를 갖는 클럭 신호를 출력하는 기수배 주기 신호 출력부(30)와, 기수배 주기를 갖는 클럭 신호를 카운트 및 비교하여 클럭 분배에 필요한 제어 신호를 출력하는 클럭 분배 제어부(31)와, 그 제어 신호에 의해 기수배의 주기를 갖고 분배된 클럭 신호를 출력하는 클럭 분배 신호 출력부(32)로 크게 구성된다.
기수배 주기 신호 출력부(30)(CLK-DVSOR)는 입력 클럭(clk-i)에 대해 원하는 기수배의 주기를 갖는 출력 클럭(clk-0)을 얻는데 필요한 젯수(divisor<4:1>)에서 카운트 및 비교 단계에서 필요한 수(divsr 1)(divsr 2)를 출력하는 블록으로 그 상세 구성은 다음과 같다.
도 4는 기수배 주기 신호 출력부의 상세 구성도이다.
기수배 주기 신호 출력부(30)는 입력젯수(divisor)를 입력 클럭(clk-i) 및 로드 신호에 의해 제 1 젯수(divsr 1), 제 2 젯수(divsr 2)를 출력하는 제 1 젯수 출력부(45)와 제 2 젯수 출력부(46)로 구성된다.
상기 제 1 젯수 출력부(45)는 로드 신호에 의해 입력젯수(divisor 3)와 궤환되는 젯수를 다중화하여 출력하는 제 1 MUX(43a)와, 로드 신호에 의해 입력 젯수(divisor 2)와 궤환되는 젯수를 다중화하여 출력하는 제 2 MUX(43b)와, 반전된 입력 클럭에 의해 상기 제 1 MUX(43a)의 출력값에서 제 1 젯수(divsr1<0>)를 출력하는 제 1 D F/F(44a)과, 반전된 입력 클럭에 의해 상기 제 2 MUX(43b)의 출력값에서 제 1 젯수(divsr1<1>)를 출력하는 제 2 D F/F(44b)로 구성된다.
그리고 상기 제 2 젯수 출력부(46)는 입력 젯수(divisor<1><2>)를 NAND연산하는 NAND 게이트(40)와, 입력 젯수(divisor<3>)와 상기 NAND 게이트(40)의 출력값을 E-NOR연산하는 E-NOR 게이트(41)와, 입력 젯수(divisor<2><1>)를 E-OR하는 E-OR 게이트(42)와, 로드 신호에 의해 상기 E-NOR 게이트(41)의 출력값과 궤환되는 젯수를을 다중화하여 출력하는 제 3 MUX(43c)와, 로드 신호에 의해 상기 E-OR 게이트(42)의 출력값과 궤환되는 젯수를 다중화하여 출력하는 제 4 MUX(43d)와, 반전된 입력 클럭에 의해 상기 제 3 MUX(43c)의 출력값에서 제 2 젯수(divsr2<0>)를 출력하는 제 3 D F/F(44c)과, 반전된 입력 클럭에 의해 상기 제 4 MUX(43d)의 출력되는 값에서 제 2 젯수(divsr2<1>)를 출력하는 제 4 D F/F(44d)로 구성된다.
그리고 클럭 분배 제어부(31)의 상세 구성은 다음과 같다.
도5 는 클럭 분배 제어부의 상세 구성도이다.
기수배 주기를 갖는 클럭 신호를 카운트 및 비교하여 클럭 분배에 필요한 제어 신호를 출력하는 클럭 분배 제어부(31)는 먼저, 입력되는 클럭 신호를 카운트하여 출력하는 카운터부(50)와, 상기의 카운트값과 상기의 기수배 주기 신호 출력부(30)에서 출력되는 제 1 젯수(divsr1)또는 제 2 젯수(divsr2)와 비교 출력하는 비교부(51)와, 상기 비교부(51)의 비교 출력값을 받아 클럭 신호 리셋값(Clk-rst)과 카운트 신호 리셋값 그리고 비교 선택값(com-sel)을 출력하는 제어부(52)로 구성된다.
상기의 제어부(52)의 비교 선택값에 의해 비교부(51)는 제 1 젯수와 제 2 젯수의 어느 하나의 값과 카운트값을 비교 출력하게 된다.
그리고 도 6은 클럭 분배 신호 출력부의 상세 구성도로 클럭 분배 신호 출력부(32)는 입력이 1 로 세팅되어 있는 D F/F으로 구성된다.
상기의 클럭 분배 제어부(31)에서 출력되는 클럭 신호 리셋값(Clk-rst)이 1 이면 출력되는 클럭값(Clk-O)은 1 이되고 클럭 신호 리셋값이 0 이면 클럭 분배 신호 출력부(32)는 리셋되어 출력되는 클럭값은 0 가 된다.
이때, 출력 클럭값(Clk-O)이 트랜지션되는 곳은 입력 클럭(Clk-i)의 포지티브 엣지(0→1)와 네가티브 엣지(1→0)의 두곳에서 일어나므로 클럭 분배 신호 출력부(32)는 클럭 분배 제어부(31)의 엣지 트리거링(Edge-triggering)의 반대가 되게해야한다.
상기와 같이 구성된 본 발명의 클럭 분배기의 클럭 분배 동작에 관하여 상세히 설명하면 다음과 같다.
도 7은 5배의 주기와 50%의 듀티 사이클을 갖는 출력 파형도이고, 도 8은 클럭 분배 제어부의 상태도이다. 그리고 도 9는 본 발명에 따른 클럭 분배기의 출력 파형도이다.
먼저, 본 발명의 클럭 분배기는 50%의 듀티 사이클을 갖는 기수배 주기의 클럭 신호를 출력하기 위한 것으로 도 7을 참고하여 설명하면 다음과 같다.
기수배 주기와 50%의 듀티 사이클(t/T × 100 : T=period, t=signal value가 1 인 시간)을 가지려면 입력 젯수(divisor)의 수를 2로 나눈 몫의 값만큼 입력 클럭 신호(Clk-i)가 지난 다음의 에지-트랜지션(Edge-transition)에서 출력은 0 에서 1 로 트랜지션되고 다시 입력 클럭의 개수가 입력 젯수(divisor)의 값에서 이전의 몫의 값을 뺀 값 만큼 되었을 때 1 에서 0 으로 트랜지션한다.
즉, 입력 젯수(divisor)=Value 1 이라면
divsr 1 = Value 1 / 2의 몫 이고, divsr 2 = divisor - divsr 1 이다.
예를들면 50Mhz의 입력 클럭 신호를 분배하여 10Mhz의 출력 클럭 신호를 얻으려면 divisor=50/10=5이고, divsr 1 = 2, divsr 2 = 3이다.
임의의 기준 입력 클럭 신호로부터 유저가 얻고자하는 클럭을 구하기 위해서는 기수배 주기 신호 출력부(30)에 필요한 divisor의 값을 입력하고 입력되는 로드값을 1 로 하면 제 1 젯수(divsr 1)과 제 2 젯수(divsr 2)를 출력하게 된다.
상기의 제 1 젯수와 제 2 젯수를 받은 클럭 분배 제어부(31)는 출력 클럭값(Clk-o)이 현재 어떤값을 가지느냐에 따라 카운트한값을 제 1 젯수와 제 2 젯수 둘중에 어느것과 비교할 것인지를 결정한다.
카운트한 값이 제 1 젯수와 같으면 출력되는 클럭 리셋 신호(Clk-rst)를 1 로하고 제 2 젯수와 같으면 0으로 하여 출력되는 클럭(Clk-o)를 변화시킨다.
그리고 도 8은 클럭 분배 제어부의 상태도를 나타낸 것으로, 0 상태에서는 Clk-rst = 1 의 값을 출력하고 클럭 카운트값을 0 으로한다.
그리고 1 의 상태에서는 Clk-rst = 0 의 값을 출력하고 클럭 카운트 값도 0 으로 한다.
본 발명의 클럭 분배기는 일반화된 원리를 이용하여 기준 클럭의 기수배의 주기를 가지는 클럭 신호(50%의 듀티 사이클을 갖는)를 구현할 수 있도록하여 여러 주기의 클럭을 필요로 하는 시스템에의 적용성을 높이는 효과가 있다.

Claims (10)

  1. 입력 클럭에 대해 원하는 기수배의 주기를 갖는 출력 클럭을 얻는데 필요한 젯수에서 카운트 및 비교 단계에서 필요한 수를 출력하는 기수배 주기 신호 출력부와,
    기수배 주기를 갖는 클럭 신호를 카운트 및 비교하여 클럭 분배에 필요한 제어 신호를 출력하는 클럭 분배 제어부와,
    상기의 클럭 분배 제어부의 제어 신호에 의해 기수배의 주기를 갖고 분배된 클럭 신호를 출력하는 클럭 분배 신호 출력부를 포함하여 구성되는 것을 특징으로 하는 클럭 분배기.
  2. 제 1 항에 있어서, 기수배 주기 신호 출력부는 입력젯수(divisor)를 입력 클럭(clk-i) 및 로드 신호에 의해 제 1 젯수(divsr 1), 제 2 젯수(divsr 2)를 출력하는 제 1 젯수 출력부와 제 2 젯수 출력부로 구성되는 것을 특징으로 하는 클럭 분배기.
  3. 제 2 항에 있어서, 제 1 젯수는 입력 젯수를 2 로 나눈값의 몫으로 하고 제 2 젯수는 입력 젯수에서 상기의 제 1 젯수를 뺀 것으로 하는 것을 특징으로 하는 클럭 분배기.
  4. 제 2 항에 있어서, 제 1 젯수 출력부는 로드 신호에 의해 입력젯수(divisor 3)와 궤환되는 젯수를 다중화하여 출력하는 제 1 MUX와,
    로드 신호에 의해 입력 젯수(divisor 2)와 궤환되는 젯수를 다중화하여 출력하는 제 2 MUX와,
    반전된 입력 클럭에 의해 상기 제 1 MUX의 출력값에서 제 1 젯수(divsr1<0>)를 출력하는 제 1 D F/F과,
    반전된 입력 클럭에 의해 상기 제 2 MUX의 출력값에서 제 1 젯수(divsr1<1>)를 출력하는 제 2 D F/F로 구성되는 것을 특징으로 하는 클럭 분배기.
  5. 제 2 항에 있어서, 제 2 젯수 출력부는 입력 젯수(divisor<1><2>)를 NAND연산하는 NAND 게이트와,
    입력 젯수(divisor<3>)와 상기 NAND 게이트의 출력값을 E-NOR연산하는 E-NOR 게이트와,
    입력 젯수(divisor<2><1>)를 E-OR하는 E-OR 게이트와,
    로드 신호에 의해 상기 E-NOR 게이트의 출력값과 궤환되는 젯수를 다중화하여 출력하는 제 3 MUX와,
    로드 신호에 의해 상기 E-OR 게이트의 출력값과 궤환되는 젯수를 다중화하여 출력하는 제 4 MUX와,
    반전된 입력 클럭에 의해 상기 제 3 MUX의 출력값에서 제 2 젯수(divsr2<0>)를 출력하는 제 3 D F/F과,
    반전된 입력 클럭에 의해 상기 제 4 MUX의 출력값에서 제 2 젯수(divsr2<1>)를 출력하는 제 4 D F/F로 구성되는 것을 특징으로 하는 클럭 분배기.
  6. 제 1 항에 있어서, 클럭 분배 제어부는 입력되는 클럭 신호를 카운트하여 출력하는 카운터부와,
    상기의 카운트값과 상기의 기수배 주기 신호 출력부에서 출력되는 제 1 젯수(divsr1)또는 제 2 젯수(divsr2)와 비교 출력하는 비교부와,
    상기 비교부의 비교 출력값을 받아 클럭 신호 리셋값(Clk-rst)과 카운트 신호 리셋값 그리고 비교 선택값(com-sel)을 출력하는 제어부로 구성되는 것을 특징으로 하는 클럭 분배기.
  7. 제 6 항에 있어서, 제어부의 비교 선택값에 의해 비교부는 제 1 젯수와 제 2 젯수의 어느 하나의 값과 카운트값을 비교 출력하는 것을 특징으로 하는 클럭 분배기.
  8. 제 1 항에 있어서, 클럭 분배 신호 출력부는 입력이 1 로 세팅되어 있는 D F/F으로 구성되는 것을 특징으로 하는 클럭 분배기.
  9. 제 8 항에 있어서, 클럭 분배 신호 출력부는 클럭 분배 제어부에서 출력되는 클럭 신호 리셋값(Clk-rst)이 1 이면 출력되는 클럭값(Clk-O)을 1 로 하고 클럭 신호 리셋값이 0 이면 클럭 분배 신호 출력부는 리셋되어 출력되는 클럭값은 0 으로 하는 것을 특징으로 하는 클럭 분배기.
  10. 제 8 항에 있어서, 클럭 분배 신호 출력부는 클럭 분배 제어부의 엣지 트리거링(Edge-triggering)의 반대가 되는 것을 특징으로 하는 클럭 분배기.
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