KR950003018B1 - 입력신호주파수를 선택된 분주비에 의해 분주하기 위한 가변분주장치 - Google Patents

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내용 없음.

Description

입력신호주파수를 선택된 분주비에 의해 분주하기 위한 가변분주장치
제1도는 입력신호를 2와 3으로 분주하는 가변분주단을 구성하는 2스케일 계수(factor) 프리스케일러 구조를 나타내는 블럭도.
제2도는 제1도에 나타낸 2 스케일 계수 프리스케일러를 1열로 복수단 배치하여 구성한 가변분주장치의 블럭도.
제3도는 본 발명의 제1실시예에 따른 가변분주장치의 구성을 나타내는 블럭도.
제4도는 본 발명의 제1실시예에 채택된 가변분주단들 각각을 형성하는 2스케일 계수 프리스케일러의 구성을 나타내는 블럭도.
제5도는 본 발명의 제1실시예에 따른 가변분주장치의 각 가변분주단에서 각각의 출력 Q의 타이밍을 설명하는 파형도.
제6도는 본 발명의 제2실시예에 따른 가변분주장치의 구성을 나타내는 블럭도.
제7도는 본 발명의 제3실시예에 따른 가변분주장치의 구성을 나타내는 블럭도.
제8도는 본 발명의 제3실시예에 따른 가변분주장치에 채택된 2스케일 계수 프리스케일러의 구성을 예시하는 블럭도.
제9도는 본 발명의 제3실시예에 따른 가변분주장치의 각 가변분주단에서 각각의 출력 Q의 타이밍을 설명하는 파형도.
제10도는 본 발명의 제4실시예에 따른 가변분주장치의 구성을 나타내는 블럭도.
본 발명은 가변분주장치(programmable frequency dividing apparatus), 특히 슬립(slip) 위상 제어 PLL(phase-locked loop) 등에 적합하고 2 및 3의 가변분주비의 어느 하나를 선택할 수 있는 분주기를 복수단 종속접속하여 입력신호주파수를 선택된 부주비에 의해 분주하기 위한 가변분주장치에 관한 것이다.
2 스케일 계수 프리스케일러가 일렬로 복수단 형태로 배치되어 입력신호의 주파수 분주가 2 및 3에 의해 행해지는 종류의 가변분주장치는 종래에 없었지만, 그런 가변분주장치의 한 예가 본 출원인에 의해 제안되었다. 제1도에 나타낸 바와 같이, 제안된 가변분주장치는 인버터회로(1), OR 회로(2,6,8), NOR 회로(4), D 플립플롭(D-FF)회로(5,7), 및 버퍼증폭기(3)를 구비한다. 제2도에 나타낸 바와 같이, 가변분주기(9)의 각 단자(D)에서 설정입력(Di)(Di는 논리 "1"레벨 혹은 논리 "0" 레벨이다)에 응하여 2 및 3의 가변 분주비들중 어느 하나를 선택할 수 있는 가변분주기(9)를 복수단 종속접속하는 것에 의하여 소망의 분주비를 얻는다. 제2도는 분주기 9-0, 9-1, 9-2,…가 서로 종속접속된 일실시예를 나타낸다.
상기한 가변분주기(9)는, MOD 단자의 입력신호가 논리 "1"레벨인때, OC 단자에 논리 "1" 레벨의 신호가 송출(출력)된다. 그 다음, CP 단자에 입력된 클럭신호를 포지티브 에지에서 2분주하여 Q 단자에 송출한다.
한편, MOD 단자의 입력신호가 논리 "0" 레벨인때, OC 단자에는 Q 단자와 동일한 레벨의 신호가 송출된다. D 단자의 입력신호가 논리 "1" 레벨인때, CP 단자의 입력클럭신호가 포지티브 에지에서 3분주되어 Q 단자에 송출된다. 또한, D 단자의 입력신호가 논리 "0" 레벨인때, CP 단자의 입력클럭신호가 포지티브 에지에서 2분주되어 Q 단자에 송출된다.
가변분주기(9)를 복수단 종속접속한 구성에 있어서는, n번째 가변분주기는 그 n번째 분주기 다음의 가변 분주기들의 각 Q 단자들의 출력들이 모두 제로인때 단지 1회 D 단자의 입력신호에 따라 클럭펄스신호주파수를 2+D(D=0 혹은 1, 이는 D 단자에 공급된 코우드의 레벨에 따라 결정된다)로 분주하며, 그 후, 클럭펄스신호주파수의 분주는 2에 행해진다.
이 가변분주기(9)를 3단 종속접속한 경우, 예를들어, 제3단째의 가변분주기(9-2)의 MOD2가 단자가 어스되어 논리 "0" 레벨에 설정된 경우에 관해 설명한다.
MOD2단자의 입력신호는 항상 논리 "0" 레벨이다. D2단자(D2단자에 인가된 신호)가 논리 "0" 레벨인때, CP2신호는 2 분주된다. 또한, D2단자가 논리 "1" 레벨인때 CP2신호는 3 분주된다. 즉, 제3단째로서의 가변분주기 입력신호주파수를 2+D2(D2=0 혹은 1, 이는 D2단자에 공급된 코우드의 레벨에 따라 결정된다)로 분주한다.
Q1단자에 분주출력으로서 2+D2클럭신호를 송출하기 위하여는, 제2단째의 가변분주기(9-1)는 먼저 입력신호주파수를 1회 2+D1(D1=0 혹은 1, 이는 D1단자에 공급된 코우드의 레벨에 따라 경정된다)로 분주한다. 그 다음 이 분주기는 신호주파수를 나머지 1+D2회 2로 분주한다. 즉, 제2단째의 가변분주기(9-1) 및 제3단째의 가변분주기(9-2)는 각각 CP1및 CP2신호의 주파수를 다음식(1)에 의해 정해지는 분주비 설정코우드(수)에 의해 분주한다 :
1×(2+D1)+(1+D2)×2
=(2+D2)×2+D1
=22+D2×21+D1×20……………………………………………………………(1)
동일하게, 제1단째의 가변분주기의 출력에 (2+D2)×2+D1클럭신호를 송출하기 위하여, 다음식(2)에 의해 표현되는 분주비 설정코우드(수)에 따라 CP0신호의 펄스는 카운트된다 :
[(2+D2)×2+D1]×2+D0
=23+D2×22+D1×21+D0×20…………………………………………………(2)
즉, 분주된 출력으로서의 전체출력은 다음식(3)으로부터 정해지는 분주비에 의해 CP0신호주파수를 분주함으로써 가변분주기(9-2)로부터 얻어진다.
23+D2×22+D1×21+D0×20…………………………………………………(3)
상기 설명한 바와 동일하게, 가변분주기(9)가 n단 종속접속된 가변분주장치는 입력주파수를 다음식(4)에 의해 정해지는 분주비에 의해 분주한다 :
2n+Dn-1×2n-1+……
+D2×22+D1×21+D0×20……………………………………………………(4)
입력주파수는 다음식(5)에 의해 표현되는 연속적인 분주비에 의해 분주된다 :
2n∼2n+1-1…………………………………………………………………………(5)
그러나, 분주비를 "+1"만큼 증분시키기 위한 지시신호(이후, "(+1) 지시신호"라고 함)가 입력될때, 설정분주비 보다 "+1" 더 큰 분주비로 입력신호를 분주할 수 없다.
그러므로, 예를들면, PLL에서 가변분주기가 입력주파수를 설정분주비 보다 "+1" 더 큰 분주비로 분주하도록 하기 위한 다음 구성이 제안되었다. 특별히, 가변분주기의 설정치가 N 비트라고 한다. 이런 조건하에서, N 비트 가산기를 설치, N 비트 가산기에 "+1" 지시신호를 가산하여 가변분주기가 설정분주비 보다 "+1" 더 큰 분주비로 입력주파수를 분주한다.
그러나, 상기 구성을 이용한 경우에는, N 비트 가산기가 필요하다. 그러므로, 상기 구성은 회로규모가 커지고 신호처리사이클의 수가 증가하여, 회로구성을 복잡하게 하는 문제점이 있다.
본 발명의 제1목적은 분주비를 "+1"만큼 증가시키기 위한 (+1) 지시신호가 입력될때 설정분주비를 보다 "+1" 더 큰 분주비로 입력주파수를 분주하는 가변분주장치를 제공하는 것이다.
본 발명은 제2목적은 회로규모 및 신호처리사이클수를 증가시킴이 없는 단순한 구성으로 고주파신호의 주파수를 수백 MHz까지의 최적 작동주파수로 직접 분주할 수 있는 가변분주장치를 제공하는 것이다.
본 발명의 제3목적은 각각이 입력클럭신호주파수를 선택적으로 2 및 3에 의해 분주하는 복수 종속접속된 가변분주단들로 구성되는 가변분주기에 논리게이트회로가 부가되고, 분주비를 "+1"만큼 증가시키기 위한 (+1) 지시신호가 입력주파수를 설정분주비 보다 "+1" 큰 분주비로 분주하도록 사어기 논리게이트회로에 입력되는 형식의 가변분주장치를 제공하는 것이다.
본 발명의 상기 및 여타목적, 특징 및 이점은 본 발명의 바람직한 실시예가 도시예로 나타난 첨부도면과 관련된 다음 설명 및 특허청구의 범위로부터 분명해진다.
본 발명에 따른 가변분주장치는 이하에서 바람직한 실시예가 도시예로 나타낸 첨부도면을 참조하여 상세하게 설명한다.
우선 본 발명의 제1실시예에 대해 설명한다.
제3도는 제1실시예의 구성을 나타내는 블럭도이다. 제1실시예에 따른 가변분주장치는 각각이 제4도에 나타낸 2스케일 계수 프리스케일러를 구성하는 가변분주기(10)가 복수단 종속연결되어 구성된다. 특히, 제1실시예에 따른 가변분주장치는 각각이 클럭신호주파수를 선택적으로 2 및 3에 의해 분주하는 종속접속된 가변분주기들(종속접속된 가변분주단들에 해당하고 집합적으로 단일 가변주파수 네트워크로 생각될 수 있다)(10-0,10-1,10-2,10-3,…)로 구성된다.
제4도에 나타낸 가변분주기(10)가 채택된 경우에서, 가변분주기(10-0,10-1,10-2,10-3,…) 각각은 M 단자(즉, 이하에서 각 단자는 각 신호를 표시하는 것과 동일한 심볼이나 명칭으로 나타낸다)에 인가된 설정입력(M)과 후술하는 제2단째에 상응하는 D 플립플롭(15)의 Q 출력을 입력으로 하는 NOR 게이트(12), 그의 D 단자 NOR 게이트(12)의 출력이 공급되는 D 플립플롭(13), D 플립플롭(13)의 출력(Q)과 D 플립플롭(15)의 출력()을 입력으로 하는 OR 게이트(14) 및 그의 D 단자에 OR 게이트(14)의 출력이 입력되는 D 플립플롭(15)을 구비한다. 아울러, 이들 가변분주기 각각은 버퍼증폭기(11)에 의해 증폭된 클럭펄스(CP)를 클럭신호로서 D 플립플롭들(13 및 15) 각각에 입력하고 클럭신호의 상승에지에서 D 플립플롭들(13 및 15)의 D 단자 각 입력을 판독하여 그들을 그안에 저장한다.
설정입력(M)의 논리 "0" 레벨일때, 가변분주기(10-1,10-2,10-3,…) 각각은 클럭신호의 상승에지에서 클럭신호주파수를 3 분주한다. 한편, 설정입력(M)이 논리 "1" 레벨일때, 가변분주기 각각은 클럭신호주파수를 2 분주한다. 즉, 설정입력(M)의 레벨설정에 따라 "2" 및 "3"의 가변분주비중 어느 하나가 선택된다. 또한, D 플립플롭(15)의출력 및 그의 Q 출력은 제3 및 4도에 나타낸 바와 같이, 각각 "mod" 및 ""으로도 표현된다.
제1실시예에서, 제4단째의 가변분주기에 후속하는 도시되지 않은 가변분주기들 전체 Q 출력들 각각이 논리 "0" 레벨인 것을 검출하기 위한 OR 게이트(26)로부터의 출력(MOD2)가 가변분주기(10-2)로부터의 출력(mod2)은 모두 OR 게이트(25)에 입력되어 논리합이 연산된다. 아울러, 출력(MOD2)과 인버터(18)에 의해 설정입력(D2)을 반전시켜 얻은 신호가 OR 게이트(23)에 입력되어 논리합이 계산된다. OR 게이트(23)의 출력은 설정입력(M2)으로서 가변분주기(10-2)로 송출된다.
가변분주기(10-2)에 후속하여 종속접속된 가변분주기들(10-3,…) 각각의 작동은 상기 설명한 바와 동일하게 수행된다. 본 실시예에서, 제3도에 인버터(19), OR 게이트(24) 및 OR 게이트(26)가 나타나 있다.
또한, OR 게이트(25)의 출력(MOD1) 및 인버터(17)에 의해 설정입력(D1)을 반전시켜 얻은 신호는 OR 게이트(22)에 입력된다. 아울러, OR 게이트(22)의 출력은 가변분주기(10-1)의 설정입력(M1)으로 가변분주기(10-1)로 송출된다.
OR 게이트(25)의 출력(MOD1), 가변분주기(10-1)의 출력( 1), 인버터(28)에 의해 (+1) 지시신호를 반전시켜 얻은 신호들을 NOR 게이트(27)에 입력된다.
OR 게이트(25)의 출력(MOD1), 가변분주기(10-1)의 출력(mod1), 및 인버터(16)에 의해 설정입력(D0)을 반전시켜 얻은 신호들을 NOR 게이트(21)에 입력된다. 또한 NOR 게이트(21)의 출력(OC1) 및 NOR 게이트(27)의 출력(OC1)은 NOR 게이트(27)에 입력된다. 또, NOR 게이트(20)의 출력은 가변분주기(10-0)의 설정입력(M0)으로서 가변분주기(10-0)에 송출된다. 아울러, 가변분주기(10-0)에 공급되는 콜럭펄스는 f0로서 표시된다.
OR 게이트(25,26)과 인버터(28)로부터의 출력을 제외한 NOR 게이트(27)는 가변분주기들(…,10-3,10-2 및 10-1) 각각의 Q 출력이 소정패턴인지 아닌지를 결정하거나 검출하기 위한 게이트회로를 구성한다. 제1실시예에서, 설명한 대로 구성된 게이트회로는 가변분주기(10-3,10-2, 및 10-1) 각각의 Q 출력이 1(H)[이하, H는 16 진수임을 나타낸다]임을 검출하기 위해 이용된다.
OR 게이트들(25,26), 인버터(28)로부터의 출력을 포함하는 NOR 게이트(27), 및 NOR 게이트(20)는 가변분주기(10-0)가 클럭신호주파수를 3 분주하게 하기 위한 결정을 하기 위해 (+1) 지시신호가 입력되고 가변분주기들(…,10-3,10-2,10-1) 각각의 Q 출력이 1(H)인지를 검출하기 위한 게이트회로를 구성한다.
OR 게이트(25,26) 및 인버터(16)로부터의 출력을 제외한 NOR 게이트(21)은 본 실시예에서 가변분주기들(…,10-3,10-2,10-1) 각각의 Q 출력이 소정치, 즉 0(H)인지를 검출하기 위해 사용된다. 설정입력(D0)이 입력될때, OR 게이트(25,26), 인버터(16), 인버터(16)로부터의 출력을 포함하는 NOR 게이트(21), 및 NOR 게이트(20)는 가변분주기(10-0)가 클럭신호주파수를 3 분주하게 하기 위한 결정을 하기 위해 가변분주기들(…,10-3,10-2,10-1) 각각의 Q 출력이 0(H)인지를 검출하기 위한 게이트회로를 구성한다.
이러한 게이트회로들은 이하 설명된 제1실시예의 작동에 대한 다음 설명으로부터 명백해질 것이다.
상기 설명한 대로 구성된 제1도에 나타낸 OR 게이트(8)는 OR 게이트들(25,26) 각각에 대응하고 OR 게이트(2)는 OR 게이트들(22,23,24) 각각에 관련된다. 아울러, 인버터(1)는 인버터(16,17,18,19) 각각에 대응한다. 도시된 실시예에서, 제1도에 나타낸 가변분주기는 복수단이 일렬로 배치되고, NOR 게이트들(20,21,27) 및 인버터(28)가 그안에 부가적으로 합체되었다. 이 상태하에서 설정입력(D0)이 입력되는 때 클럭신호주파수의 3 분주는 설정입력(D0)이 논리 "1" 레벨로 되고, mod 출력들 각각, 즉, 각 가변분주기들(10-1,10-2,10-3,…)의 mod1, mod2, mod3…들이 논리 "0" 레벨인 간격동안 수행된다. 한편, 인버터(28)의 (+)1 지시신호가 논리 "1" 레벨이고 mod 출력들, 즉, 가변분주기들(10-1,10-2,10-3,…)의 mod1, mod2, mod3…들이 각각 논리 "1" 레벨, 논리 "0" 레벨, 논리 "0" 레벨,…인 간격동안 수행된다.
상기 설명한 대로 구성된 제1실시예에서, 가변분주기들(10-0,10-1,10-2,10-3,…)은 클럭펄스 f0를 순차분주한다. 이 경우, 가변분주기들(10-1,10-2,10-3,…) 각각은 상기 식(4)에서 설명한 바대로 분주동작을 행한다.
가변분주기 10-0의 분주동작에 대하여 설명한다.
(D0) 신호와 (+1) 지시신호 모두 논리 "0" 레벨일때에는, OC1신호 및 OC1신호는 논리 "0" 레벨이고 NOR 게이트(20)는 논리 "1" 레벨을 출럭한다. 그러므로, 가변분주기 10-0는 입력클럭펄스주파수 f0를 클럭펄스의 포지티브(상승) 에지에서 2 분주한 다음 이의 분주결과를 Q0단자에 출력한다. (D0) 신호가 논리 "1" 레벨이고 (+1) 지시신호가 논리 "0" 레벨일때, OC1신호는 논리 "0" 레벨에 유지되고, OC1신호는 가변분주기 10-1부터 시작하여 가변분주기들의 모든 Q 단자들에서 각 출력이 논리 "0" 레벨인 간격동안 논리 "1" 레벨로 세트된다. 그에 의하여, NOR 게이트(20)는 논리 "0" 레벨을 출력하고 가변분주기 10-0는 클럭펄스주파수 f0를 포지티브 에지에서 1회만 3 분주하여 분주결과를 Q0단자에 출력한다.
(D0) 신호가 논리 "0" 레벨이고 (+1) 지령신호가 논리 "1" 레벨일때에는, OC1신호는 논리 "0" 에 레벨에 유지되고, OC1신호는 가변분주기 10-1의 1는 논리 "0" 레벨이고 가변분주기 10-1 이후의 가변분주기들의 모든 Q 단자들에서 각각의 출력이 논리 "0" 레벨인 간격동안에 논리 "1" 레벨에 유지된다. 그에 의하여, NOR 게이트(20)는 논리 "0" 레벨을 출력하고, 가변분주기 10-0는 클럭펄스의 주파수 f0를 포지티브에서 1회만 3 분주하여 분주결과를 Q0단자에 출력한다.
(D0)신호와 (+1) 지시신호 각각이 논리 "1" 레벨일때, OC1신호는 가변분주기(10-1)의 1이 논리 "0" 레벨이고 가변분주기들 10-1 이후의 가변분주기들의 Q 단자들에서의 출력들이 모두 논리 "0" 레벨인 간격동안에 논리 "1" 레벨에 유지된다. 한편, OC1신호는 가변분주기 10-1부터 시작하여 가변분주기들의 모든 Q 단자들에서 각 출력이 논리 "0" 레벨인때 논리 "1" 레벨에 유지된다 NOR 게이트(20)가 이들 입력 OC1,OC1에 응하여 논리 "0" 레벨을 2회 출력하기 때문에, 가변분주기 10-0는 클럭펄스주파수 f0를 포지티브 에지에서 2회 3 분주하여 이의 분주결과를 Q0단자에 출력한다. 특히, 복수단 종속접속된 가변분주기들(10-1,10-2,10-3,…)의 Q 단자들에서의 출력들이 "0(H)" 및 "1(H)"일때, 가변분주기 10-0은 클럭펄스주파수를 3 분주하여 설정분주비 보다 (+1) 큰 분주비 즉, (+1) 한 분주비를 얻는다.
제5a 내지 제5d도는 상기 분주동작을 설명하기 위한 타이밍 차아트들이다.
제5a도에 나타낸 타이밍 차아트에 따르면, (+1) 지시신호, (D0) 신호, (D1) 신호, 및 (D3) 신호 각각은 논리 "0" 레벨이고 (D2) 신호는 논리 "1" 레벨이며, 그리고 출력(MOD3)은 논리 "0" 레벨이다. 즉, 클럭펄스주파수에 대한 20(=24+D3D2D1D0(B)+(+1) 지시신호 레벨(B)=16+0100(B)+0(B)=20) 분주가 행해진다. 심볼(B)는 "2진수"의 약어이다(이하에서 "(B)"라고 함). 제5b도는 제5도에 나타낸 타이밍 차아트의 하나로, 제5a도에서의 (D0) 신호가 논리 "0" 레벨에서 논리 "1" 레벨로 바뀐다. 이 경우, 가변분주기 10-0은 클럭펄스주파수를 Q1단자 내지 Q3단자에서 출력들 각각이 "0(H)"인 간격동안 1회 3 분주하여, 클럭펄스주파수를 21(=24+0101(B)+0(B)=21) 분주 행한다. 제5c도는 제5a도의 (+1) 지시신호가 논리 "0" 레벨에서 논리 "1" 레벨로 바뀐 다른 타이밍 차아트를 나타낸다. 이 경우, 가변분주기 10-0은 Q1단자 내지 Q3단자에서의 출력들 각각이 "1(H)"일때 클럭펄스주파수를 1회 3 분주하여, 클럭펄스주파수가 21(=24+0100(B)+1(B)=21) 분주되도록 한다. 제5d도는 제5c도에서의 (D0) 신호가 논리 "0" 레벨에서 논리 "1" 레벨로 바뀐 나머지 타이밍 차아트를 나타낸다. 이 경우, 가변분주기(10-0)는 가변분주기들(10-1,10-2,10-3)의 Q 단자들에서의 출력들이 "1(H)" 및 "0(H)"일때 클럭펄스주파수를 2회 3 분주하여, 클럭펄스의 주파수가 22(=24+0101(B)+1(B)=22) 분주되도록 한다. 결과적으로, +1 한 분주비에 의한 분주를 행한다.
제5a도의 (+1) 지시신호가 제5c도에서 논리 "0" 레벨에서 논리 "1" 레벨로 변할때, 분주비 "20"은 분주비 "21"로 변한다. 즉, 분주비는 "+1"만큼 증분된다. 한편, 제5b도의 (+1) 지시신호가 제5d도에서 논리 "0" 레벨에서 논리 "1" 레벨로 변할때, 분주비 "21"은 분주비 "22"로 변한다. 즉 분주비는 "+1"만큼 증가된다. 이런식으로, 분주비는 (+1) 지시신호의 레벨에 따라서 (+1)만큼 증분된다.
따라서, (D0) 신호의 레벨에 따른 클럭펄스주파수의 3 분주는 Q1, Q2, Q3, 단자들의 각 출력이 "0"인 간격동안에 수행되지만, (+1) 지시신호 레벨에 따른 클럭펄스주파수의 3 분주는 Q1, Q2, Q3, 단자들의 각 출력이 "100"인 간격동안에 수행된다.
본 발명의 제2실시예에 대하여 설명한다.
제6도는 본 발명의 제2실시예의 구성을 나타내는 블럭도이다.
도시된 실시예에는, 제1실시예에 채택된 NOR 게이트(27) 대신 가변분주기(10-2)의 출력 2와 OR 게이트(26)의 출력 MOD2을 입력으로 하는 OR 게이트(29),및 OR 게이트(29)의 출력, 인버터(28)에 의해 (+1) 지시신호를 반전시켜 얻은 신호 및 가변분주기(10-1)의 출력 mod1을 입력으로 하는 NOR 게이트(30)가 배치된다. NOR 게이트(30)의 출력은 NOR 게이트(20)에 그 2개 입력중 하나로서, 즉, OC1입력에 공급된다.
제2실시예에서, OR 게이트들(26,29)과 인버터(28)로부터의 출력을 제외한 NOR 게이트(30)는 가변분주기들(…,10-3,10-2 및 10-1) 각각의 Q 출력이 소정패턴인지 아닌지를 결정하거나 검출하기 위한 게이트회로를 구성한다. 도시된 실시예에서, 상기 설명한 대로 구성된 게이트회로는 가변분주기들(…10-3,10-2,10-1) Q 단자들에서 각각의 출력이 2(H)인지를 검출하기 위해 사용된다.
그리고, OR 게이트들(26,29), 인버터(28), 인버터(28)로부터의 출력을 포함하는 NOR 게이트(30), 및 NOR 게이트(20)는 가변분주기(10-0)가 클럭펄스주파수 f0를 3 분주하게 하기 위하여 가변분주기들(…,10-3,10-2,10-1) 각 Q 단자들에서 각 출력이 2(H)인지를 검출하기 위한 게이트회로를 구성한다.
아울러, 본 실시예에서 OR 게이트(25,26), 인버터(16), 및 NOR 게이트들(20,21)은 제1실시예에 채택된 것들과 동일하다.
이러한 컴포넌트들은 이하에서 설명될 제2실시예의 다음 작동설명으로부터 더욱 분명해질 것이다.
상기 설명한 대로 구성된 제2실시예에서 (D0) 신호 및 (+1) 지시신호 모두 논리 "0" 레벨일때, OC1신호 및 OC1신호 각각이 논리 "0" 레벨에 유지되어, NOR 게이트(20)는 논리 "1" 레벨을 출력한다. 그러므로, 가변분주기(10-0)는 입력클럭주파수 f0를 그 포지티브 에지에서 2 분주하여 그 분주결과를 Q0단자로 송출한다. (D0) 신호가 논리 "1" 레벨이고 (+1) 지시신호가 논리 "0" 레벨일때, OC1신호는 논리 "0" 레벨에 유지되고, OC1신호는 가변분주기(10-1) 이후의 가변분주기들의 모든 Q 단자들에서의 각 출력이 논리 "0" 레벨인 간격동안에 논리 "1" 레벨에 유지된다. 그에 의해, NOR 게이트(20)는 논리 "0" 레벨을 출력하며, 따라서, 가변분주기(10-0)는 클럭펄스주파수를 단지 1회 3 분주하여 그 분주결과를 Q0단자로 송출한다.
(D0) 신호가 논리 "0" 레벨이고 (+1) 지시신호가 논리 "1" 레벨일때, OC1신호는 논리 "0" 레벨에 유지되고, OC1신호는 가변분주기(10-2)의 출력 2이 논리 "0" 레벨이고, 가변분주기(10-1)의 Q 단자에서의 출력 및 가변분주기(10-3) 이후의 가변분주기들의 모든 Q 단자들에서의 출력들이 논리 "0" 레벨일때 논리 "1" 레벨에 유지된다. 따라서, NOR 게이트(20)는 논리 "0" 레벨을 출력하여, 가변분주기(10-0)는 클럭펄스주파수 f0를 단지 1회 3 분주하고 그 분주결과를 Q0단자에 송출한다.
(D0) 신호 및 (+1) 지시신호 모두가 논리 "1" 레벨인때에는 OC1신호는 가변분주기(10-2)의 출력 2가 논리 "0" 레벨이고, 가변분주기(10-1)의 Q 단자에서의 출력 및 가변분주기(10-3) 이후의 가변분주기들의 모든 Q 단자들에서의 출력들이 논리 "0" 레벨일때 논리 "1" 레벨로 된다. 아울러, OC1신호는 가변분주기(10-1) 이후의 가변분주기들의 모든 Q 단자들에서의 출력들이 논리 "0" 레벨일때 논리 "1" 레벨로 된다. NOR 게이트(20)는 이들 입력 OC1OC1에 응하며 논리 "0" 레벨을 2회 출력하기 때문에, 가변분주기(10-0)는 클럭펄스주파수 f0를 그 포지티브 에지에서 2회 3 분주하여 그 분주결과를 Q0단자로 송출한다. 특히, 복수단 종속접속된 가변분주기들(10-1,10-2,10-3,…)의 Q 단자들에서의 출력들이 "0(H)" 및 "2(H)"일때, 가변분주기(10-0)는 클럭펄스주파수 f0를 3 분주하여 +1 한 분주비에 의한 분주를 행한다.
상기 설명된 제1 및 제2실시예에서, 클럭펄스 f0는 포지티브 에지에서 상기 설명한 바와 같이 분주된다. 어쨌든, 클럭펄스는 그 네가티브 에지에서 분주될 수 있다. 이들 실시예에 의해 제2단째에 해당하는 가변분주기 이후의 가변분주기들의 Q 단자들에서의 출력들이 "1(H)" 및 "2(H)"인 간격동안에 (+1) 한 분주비에 의한 분주가 수행되는 경우를 나타내고 설명하였다. 어쨋든, 상기에 인용된 분주는 상기 설명된 출력들이 "1(H)" 및 "2(H)" 이외의 것인 경우에도 상기 설명한 바와 동일한 형태로 수행될 수 있다. 아울러, 그런 분주는 가변분주기들(10-1,10-2,10-3,…)의출력들을 사용하여 행하여질 수 있다.
본 발명의 제3실시예에 관해 설명한다.
제7도는 제3실시예의 구성을 나타내는 블럭도이다. 제3실시예에 따른 가변분주장치는 각각이 제8도에 나타낸 2 스케일 계수 프리스케일러인 가변분주기들을 복수단 종속 연결한 것이다. 특히, 제3실시예에 따른 가변분주장치는 각각이 클럭신호주파수를 선택적으로 2 및 3 분주하는 종속접속된 가변분주기들(종속접속된 가변분주단들에 해당하며 집합적으로 단일 가변분주 네트워크로 생각될 수 있는 ((31-0,31-1,31-2,31-3,…)로 구성되어 있다.
제8도에 나타낸 바와 같이, 가변분주기들(31-1,31-2,31-3,…) 각각은 설정입력(d)과 MOD 입력이 공급되는 OR 게이트(32), NOR 게이트(32)의 출력과 제2단에 해당하는 D 플립플롭(37)의 Q출력을 입력으로 하는 NOR 게이트(34), NOR 게이트(34)의 출력이 그의 D 단자에 공급되는 D 플립플롭(35), D 플립플롭(35)의 Q 출력과 D 플립플롭(37)의출력을 입력으로 하는 OR 게이트(36), 및 OR 게이트(36)의 출력이 그의 D 단자에 공급되는 D 플립플롭(37)으로 구성된다. 가변분주기들(31-1,31-2,31-3,…) 각각에서, 버퍼증폭기(33)에 의해 증폭된 클럭펄스는 클럭신호로서 D 플립플롭들(35 및 37) 각각에 인가되고, 그후 D 플립플롭(35 및 37)의 D 단자들에서의 각 입력들은 클럭신호의 상승에지에서 판독되어 그안에 저장된다.
그리고, OR 게이트들(38,39,40,…)은 OC(i) 신호 및 다음단의 mod(i-1)를 입력으로 하는 각 OR 게이트의 출력 OC(i-1)를 전단의 MOD(i-2)로 하도록 가변분주기들(31-0, 31-1,31-2,31-3,…) 각각에 접속되어 있다. (+1) 지시신호 및 설정입력(D0)은 NOR 게이트(41)에 입력되고 NOR 게이트(41)의 출력은 설정입력(d0)로서 가변분주기(31-0)에 인가된다. 설정입력(D1, D2, D3,…)은 인버터(42,43,44,…)에 의해 반전되어 가변분주기들(31-1,31-2,31-3,…) 각각에 설정입력(d1, d2, d3,…)으로서 인가된다. 또한, (+1) 지시신호 및 설정입력(D0)은 NAND 게이트(45)에 공급되어, NAND 게이트(45)의 출력 및 가변분주기(31-1)의 출력 mod1은 AND 게이트(46)에 공급된다. 또한, AND 게이트(46)의 출력은 MOD1신호와 함께 OR 게이트(38)에 입력된다. 가변분주기(31-0)에 공급되는 클럭펄스는 제7도에 fO로 나타내었다.
제3실시예에서, OR 게이트들(38,39,40) 및 AND 게이트(46)는 NAND 게이트(45)와 협동하여, 가변분주기들(…,31-3,31-2,31-1)의 각 Q 출력이 소정패턴인지 아닌지를 결정 혹은 검출하기 위한 게이트회로를 구성한다. 제3실시예에서, 이 게이트회로는 가변분주기들(…,31-3,31-2,31-1)의 Q 출력들이 0(H)과 1(H)인지를 검출하기 위해 사용된다. OR 게이트들(38,39,40), NOR 게이트(41), NAND 게이트(45) 및 AND 게이트(46)는 게이트회로를 형성하여 (+1) 지시신호나 설정입력(D0) 어느 하나가 입력되는 시간에 가변분주기들(…,31-3,31-2,31-1) 각 Q 출력이 0(H)인 것을 검출할때 가변분주기(31-0)가 클럭펄스주파수 f0를 3 분주하도록 하며, (+1) 지시신호와 설정입력(D0) 모두가 입력되는 시간에 가변분주기들(…,31-3,31-2,31-1)의 각 Q 출력이 0(H) 및 1(H)인 것을 게이트회로가 검출할때 가변분주기(31-0)는 클럭펄스주파수 f0를 3 분주한다.
상기 설명한 대로 구성된 제3실시예에서, OR 게이트(8)(제1도를 보시요)는 OR 게이트들(38,39,40) 각각에 해당하며 OR 게이트(2)는 OR 게이트(32)와 관련된다. 아울러, 인버터(1)는 NOR 게이트(41) 및 인버터들(42,43,44) 각각에 해당한다. 제3실시예에 따른 가변분주장치는 제1도에 나타낸 가변분주기를 복수단 일렬로 배치하여 구성한다. 어쨌든, 도시된 실시예에 따른 가변분주장치에는 제1단째에 대응하는 인버터를 대치하여 NOR 게이트(41)가 갖추어져 있다. 또한, NOR 게이트(41)에 인가되는 2 입력이 공급되는 NAND 게이트(45), NAND 게이트(45) 출력과 더불어 그를 통한 제2단째로서의 가변분주기(31-1)의 출력 mod1의 통과를 제어하는 AND 게이트(46)가 부가되어 있다. 여기서, AND 게이트(46)는 가변분주기(31-1)의 출력 mod1대신에 OR 게이트(38)의 양입력중 하나로서 사용된다. 상기 설명한 가변분주장치에서, 가변분주기(13-0)는 가변분주기들(31-2,31-3,…)의 Q 출력들이 모두 논리 "0" 레벨이고 (+1) 지시신호 및 설정입력(D0)이 모두 논리 "1" 레벨인 간격동안에 가변분주기(31-1)의 Q 출력에 무관하게, 클럭펄스주파수 f0를 2회 3 분주한다. 한편, 가변분주기들(31-1,31-2,31-3,…) Q 출력들 각각이 "0"일때, 가변분주기(31-0)는 (+1) 지시신호와 설정입력(D0)중 어느 하나가 논리 "1" 레벨인 간격동안에 클럭펄스주파수 f0를 3 분주한다. 상기 도시된 바의 가변분주장치에서, 가변분주장치는 (+1) 지시신호 및 설정입력(D0)이 모두 논리 "0" 레벨일때 클럭펄스 f0를 2 분주한다.
상기 설명된 대로 구성된 제3실시예에서, 가변분주기들(31-0,31-1,31-2,31-3,…)은 클럭펄스 f0를 순차분주한다. 이 경우에, 가변분주기들(31-1,31-2,31-3,…) 각각은 상기 식(4)에 설명된 것과 동일 형식으로 분주동작을 수행한다. 가변분주기(31-0)의 분주동작에 대하여 설명한다. (+1) 지시신호가 논리 "0" 레벨일때, NAND 게이트(45)는 H 레벨을 출력한다. 그러므로, AND 게이트(46)는 mod1레벨을 그대로 출력한다. (D0) 신호가 논리 "1" 레벨일때, NOR 게이트(41)는 논리 "0" 레벨을 출력한다. 이 상태에서, 가변분주기(31-0)는 가변분주기들(31-1,31-2,31-3,…)의 Q 출력들이 모두 논리 "0" 레벨일때에만 클럭펄스주파수 f0를 그의 포지티브 에지에서 3 분주하여 그 분주결과를 그의 Q0단자에 송출한다. (D0) 신호가 논리 "0" 레벨일때, NOR 게이트(41)는 논리 "1" 레벨을 출력하므로 가변분주기(31-0)는 클럭펄스주파수 f0를 그의 포지티브 에지에서 2 분주하여 이 분주결과를 그의 Q0단자로 송출한다. (+1) 지시신호가 논리 "1" 레벨이고 (D0) 신호가 논리 "0" 레벨일때, NAND 게이트(45)는 논리 "1" 레벨을 출력하므로 AND 게이트(46)는 mod1레벨을 그대로 출력한다. NOR 게이트(41)가 논리 "0" 레벨을 출력하고 가변분주기들(31-1,31-2,31-3)의 Q 출력들이 모두 논리 "0" 레벨일때에만, 가변분주기(31-0)는 클럭펄스주파수 f0를 3 분주하여 이 분주결과를 Q0단자를 송출한다.
(+1) 지시신호가 논리 "1" 레벨이고 (D0) 신호가 논리 "1" 레벨일때, NOR 게이트(41)는 논리 "0" 레벨을 출력한다. NAND 게이트(45)는 논리 "0" 레벨을 출력하므로, AND 게이트(46)는 mod1의 레벨에 상관없이 논리 "0" 레벨을 출력한다. 즉, 가변분주기(31-1)의 Q 단자에서의 출력과 무관하고 다른 가변분주기들의 Q 단자들에서의 출력들이 모두 논리 "0" 레벨인 경우, 가변분주기(31-0)는 클럭펄스주파수 f0를 그의 포지티브 에지에서 3 분주하여 그 분주결과를 그의 Q0단자로 송출한다. 즉, 가변분주기들(31-1,31-2,31-3)의 Q 단자들에서의 출력들이 "0(H)" 와 "1(H)"일때, 가변분주기(31-0)는 클럭펄스주파수를 2회 3 분주하여 +1 분주를 가능하게 한다.
제9a 내지 9c도는 상기 설명된 분주동작을 설명하는 타이밍 차아트들을 나타낸다.
제9a도는 타이밍 아트들중 하나를 나타내며, 여기서 (+1) 지시신호, (D0) 신호, (D1) 신호 및 (D3) 신호 각각이 논리 "0" 레벨이고 (D2) 신호는 논리 "1" 레벨이며, 그리고 출력 MOD3은 논리 "0" 레벨이다. 이런식으로, 클럭펄스주파수의 20(=24+D3D2D1D0(B)+(+1) 지시신호 레벨(B)=16+0100+0=20) 분주가 행해진다. 제9b도는, 제9a도에서의 (D0) 신호가 논리 "0" 레벨로부터 논리 "1" 레벨로 변하고, 제9a도에서의 (+1) 지시신호가 논리 "0" 레벨로부터 "1" 레벨로 변한 다른 타이밍 차아트를 나타낸다. 이 경우, 가변분주기(31-0)는 Q1단자 내지 Q3단자에서의 각각의 출력이 "0(H)"인 간격동안에 클럭펄스주파수를 1회 3 분주하여, 클럭펄스주파수 f0를 21(=24+0101(B)+0(B)=24+0100(B)+1(B)=21) 분주가능하게 한다. 제9c도는 제9a도의 (+1) 지시신호 및 (D0) 신호 각각이 논리 "0" 레벨로부터 논리 1 레벨로 변하는 나머지 타이밍 차아트를 나타낸다. 이 경우, 가변분주기(31-0)는 Q1단자 내지 Q3에서의 각 출력들이 "1(H)" 및 "0(H)"인 간격동안에 클럭펄스주파수를 2회 3 분주하여 클럭펄스주파수 f0를 22(=24+0101(B)+1=22) 분주 행한다. 이런식으로, 가변분주비를 (+1) 한 분주비에 의한 분주를 행한다.
제9a도의 (+1) 지시신호가 논리 "0" 레벨로부터 제9b도에 나타낸 논리 "1" 레벨로 변화될때, "20"의 분주비는 "21"의 분주비로 변한다. 즉, 분주비는 "+1"만큼 증분된다. 한편, 제9b도의 (+1) 지시신호가 (D0) 신호가 논리 "1" 레벨의 상태에 있는 시간으로부터 논리 "0" 레벨에서 제9c도에 나타낸 논리 "1" 레벨로 변화될때, "21"의 분주비는 "22"의 분주비로 변화된다. 즉, 분주비는 "+1"만큼 증가된다.
이런식으로, 가변분주기들(31-1,31-2,31-3)의 Q 출력들이 "0" 및 "100"인때, 가변분주기(31-0)는 (D0) 신호 및 (+1) 지시신호 모두가 논리 "1" 레벨인 간격동안에 클럭펄스주파수 f0를 3 분주한다. 한편, 가변분주기들(31-1,31-2,31-3)의 Q 출력들이 "0"인때, 가변분주기(31-0)는 (D0) 신호와 (+1) 지시신호중 어느 하나가 논리 "1" 레벨인 간격동안에 클럭펄스주파수 f0를 3 분주한다.
본 발명의 제4실시예에 관해 아래에서 설명한다.
제10도는 본 발명의 제4실시예 구성을 나타내는 블럭도이다.
제4실시예에서, NAND 게이트(45)의 출력과 가변분주기(31-2)의 출력 mod2을 입력으로 하는 AND 게이트(47)가 제3실시예에서 채택된 AND 게이트(46)의 대안으로 갖추어져 잇다. AND 게이트(47)의 출력은 OR 게이트(39)에 그 양입력중 하나로 공급되며, 가변분주기(31-1)의 출력 mod1은 OR 게이트(38)에 그 양입력중 하나로서 직접 공급된다. 또한, NOR 게이트(40)의 출력 및 가변분주기(31-2)의 출력 mod2를 입력으로 하는 OR 게이트(48)가 또한 제4실시예에 갖추어져 있으며, OR 게이트(48)의 출력은 가변분주기(31-1)에 MOD1으로서 입력된다.
제4실시예에서, OR 게이트들(38,39,40,48)와 AND 게이트(47)는 NAND 게이트(45)와 협동하여 가변분주기들(…,31-3,31-2,31-1) 각각의 Q 출력이 소정패턴인지 아닌지를 결정 혹은 검출하는 게이트회로를 구성한다. 제4실시예에서, 이 게이트회로는 가변분주기들(…,31-3,31-2,31-1)의 Q 출력들이 0(H) 및 2(H)인지를 검출하기 위해 사용된다.
OR 게이트들(38,39,40,48), NOR 게이트(41), NAND 게이트(45) 및 AND 게이트(47)는 가변분주기들(…,31-3,31-2,31-1)의 Q 출력들이 (+1) 지시신호와 설정입력(D0)이 입력되는 시간에 제3실시예와 같지않게 0(H)와 2(H)인 것을 검출할때 가변분주기(31-0)가 클럭펄스주파수 f0를 3 분주하도록 하는 게이트회로를 제공한다.
상기 설명으로부터 명백한 바와 같이, 제4실시예에서, 가변분주기(31-2)의 mod2는 (D0) 신호와 (+1) 지시신호 모두가 논리 "1" 레벨인 간격동안에 AND 게이트(47)로부터 출력되는 것이 방지된다. 이런식으로 AND 게이트(47)의 출력은 출력mod2가 논리 "0" 레벨 및 논리 "1" 레벨인지 상관없이 논리 "0" 레벨로 된다. 그러므로, 제4실시예는 가변분주기들(…,31-3,31-2,31-1)의 Q 단자들에서의 각 출력들이 "0(H)" 및 "1(H)"인 제3실시예에 대한 대안으로서 다음과 같이 작동된다. 즉, 가변분주기들(…,31-3,31-2,31-1)의 Q 단자들에서의 각 출력들이 "0(H)" 및 "2(H)"일때, 가변분주기(31-0)는 (+1) 지시신호와(d0) 신호 모두가 논리 "1" 레벨인 간격동안에 클럭펄스주파수 f0를 2회 3 분주하여 (+1) 한 분주비에 의한 분주를 가능하게 한다.
상기 설명한 대로 구성한 제3 및 제4실시예에서, 가변분주기는 클럭펄스주파수 f0를 그의 포지티브 에지에서 2 및 3 분주한다. 그러나, 클럭펄스주파수 f0를 그의 네가티브 에지에서 2 및 3 분주할 수도 있다. 또한, 이러한 실시예들은 제2단에 해당하는 가변분주기 이후의 가변분주기들의 Q 단자들에서의 각 출력들이 "1(H)" 및 "2(H)"인 간격동안에 (+1) 분주가 수행되는 경우를 나타내고 설명한다. 어쨌든, 상기 언극된 분주과정은 상기 설명된 출력이 "1(H)" 및 "2(H)"이외의 것인 경우에도 상기 설명한 바와 동일한 형식으로 수행될 수 있다. 아울러, 그런 분주과정은 가변분주기들(31-0,31-1,31-2,…)의출력들을 사용하여 수행될 수도 있다.
상기 설명한 바와 같이, 본 발명의 가변분주장치에 따르면, 가변분주장치를 구성하는 복수의 가변분주기들중 제2단째에 해당하는 가변분주기 이후의 가변분주기들의 각 출력들이 소정패턴이고, 가변분주비를 (+1) 분주하기 위한 지시신호가 입력될때, 제1단째에 해당하는 가변분주기는 클럭펄스의 주파수를 3 분주하여 가변분주장치의 분주비를 (+1)에 의해 분주하는 것이 가능하도록 한다.
아울러, 그런 과정을 수행하기 위한 회로구성은 게이팅(gating) 수단에 의해 이루어질 수 있으므로 이 구성은 상대적으로 간단하다.
본 발명이 송수신간에 사용되는 신호주파수들이 서로 다르고 송수신 전환동작시 가변분주비가 요구에 따라 설정되는 슬립 위상제어 위상동기 루프(PLL)를 사용하는 통신시스템에 적용되면, 하나로부터 다른 것으로의 분주비의 전환을 미리 설정하는데 필요한 시간을 감소시킬 수 있으므로, 고속도로 주파수 동기를 행할 수 있다.
몇몇 바람직한 실시예들이 나타내어지고 설명되었지만, 특허청구범위의 범위를 이탈함이 없이 많은 변화와 변경이 행해질 수 있다고 이해되어야 한다.

Claims (15)

  1. 분주비를 전환시키기 위한 설정입력신호의 논리레벨의 의거하여 입력클럭펄스주파수를 2 혹은 3 분주하는 가변분주단을 복수개 종속접속하여 이루어진 가변분주 네트워크; 및 상기 가변분주 네트워크의 분주수를 (+1)만큼 증분시키기 위한 수단으로서, 상기 증분수단은 상기 가변분주 네트워크의 제2단째의 가변분주단 이후의 가변분주단들의 각 출력들이 소정패턴인지 아닌지를 검출하고, 분주비를 (+1) 증분시키기 위한 지시신호가 입력될때 상기 가변분주 네트워크의 제1단째의 가변분주단이 클럭신호주파수를 3 분주하도록 하는 전환레벨로 상기 제1단째의 가변분주단에 인가되는 설정입력신호를 설정하는 게이팅(gating) 수단을 포함하는 증분수단을 구비하는 가변분주장치.
  2. 제1항에 있어서, 상기 가변분주단들 각각은 입력으로서 상기 클럭펄스가 공급되는 제1 및 제2 D 플립플롭들, 상기 설정입력신호와 상기 제2D 플립플롭의 Q 출력을 입력으로 하고 출력이 상기 제1D 플립플롭에 공급되는 NOR 게이트, 그리고 상기 제1D 플립플롭의 Q출력과 상기 제2D 플립플롭의출력을 입력으로 하고 출력이 상기 제2D 플립플롭에 공급되는 OR 게이트를 구비하는 가변분주장치.
  3. 제1항에 있어서, 상기 게이팅 수단은 상기 가변분주 네트워크의 제3단째의 가변분주단 이후의 각 가변분주단의 출력들이 모두 논리 "0" 레벨임을 검출하는 하나 이상의 OR 게이트들을 포함하는 가변분주장치.
  4. 제3항에 있어서, 상기 게이팅 수단은 상기 가변분주 네트워크의 제2단째의 가변분주단 출력의 역과, 상기 하나 이상의 OR 게이트들의 각 출력이 공급되며, 상기 가변분주 네트워크의 제3단째의 가변분주단 이후의 해당하는 가변분주단들의 모든 출력들이 상기 논리 "0" 레벨임을 검출하는 NOR 게이트를 또한 포함하는 가변분주장치.
  5. 제4항에 있어서, 상기 게이팅 수단은 상기 지시신호를 반전시키는 인버터를 또한 포함하고, 상기 NOR 게이트에는 상기 인버터의 출력이 공급되는 가변분주장치.
  6. 제5항에 있어서, 상기 게이팅 수단은 상기 가변분주 네트워크의 제4단째의 가변분주단 이후의 각 가변분주단들의 출력들이 모두 논리 "0" 레벨임을 검출하는 제1OR 게이트와, 상기 가변분주 네트워크의 제3단째의 가변분주단 출력과 역과 상기 제1OR 게이트의 출력이 공급되는 제2OR 게이트를 포함하는 가변분주장치.
  7. 제6항에 있어서, 상기 NOR 게이트에는 상기 인버터의 출력, 상기 제2OR 게이트의 출력, 상기 가변분주 네트워크의 제2단째의 가변분주단의 출력이 공급되는 가변분주장치.
  8. 제1 및 제2신호 각각이 소정 논리레벨인 간격동안에 입력클럭펄스주파수를 2 혹은 3 분주하는 가변분주단을 복수개 종속접속하여 이루어진 가변분주 네트워크; 제1논리회로로서, 그 출력은 설정입력(D0)와 가변분주비를 (+1) 증분시키기 위한 지시신호중 어느 하나 혹은 양자 모두가 입력될때 클럭펄스주파수를 3 분주하는 것에 대한 결정을 하기 위한 논리레벨로 설정되고, 상기 출력이 제1신호로서 상기 가변분주 네트워크의 제1단째의 가변분주단에 입력되는 제1논리회로; 상기 설정입력(D0)과 상기 지시신호 모두가 입력될때 상기 가변분주 네트워크의 제2단째의 가변분주단 이후의 상가 가변분주 네트워크의 소정수의 가변분주단들의 출력들을 차단하는 제2논리회로; 그리고 상기 제2논리회호의 출력이 공급되는 게이팅 수단으로, 상기 가변분주 네트워크의 제2단째의 가변분주단 이후의 상기 가변분주 네트워크의 가변분주단들 각각의 출력들이 소정 패턴임을 검출하고, 상기 게이팅 수단의 출력은 제2신호로서 상기 가변분주 네트워크의 제1단째의 가변분주단에 인가되는 게이팅 수단을 구비하는 가변분주장치.
  9. 제8항에 있어서, 상기 가변분주단들 각각은 입력으로서 상기 클럭펄스가 공급되는 제1 및 제2D 플립플롭들, 각각이 설정입력신호로 역할하는 상기 제1 및 제2신호를 입력으로 하는 제1 OR 게이트, 상기 제1OR 게이트의 출력과 상기 제 2 D 플립플롭의 Q 출력을 입력으로 하고 출력이 상기 제1D 플립플롭에 공급되는 NOR 게이트, 그리고 상기 제1D 플립플롭의 Q 출력과 상기 제2D 플립플롭의출력을 입력으로 하고 출력이 상기 제2D 플립플롭에 공급되는 제 2 OR 게이트를 구비하는 가변분주장치.
  10. 제8항에 있어서, 상기 게이팅 수단은 상기 가변분주 네트워크의 제3단째의 가변분주단 이후의 각 가변분주단의 출력들이 모두 논리 "0" 레벨임을 검출하는 복수개의 OR 게이트들을 포함하는 가변분주장치.
  11. 제8항에 있어서, 상기 게이팅 수단은 상기 가변분주 네트워크의 제2단째의 가변분주단 이후의 가변분주단들의 출력들 각각의 상기 소정 패턴이 1(H)임을 검출하는 수단을 포함하는 가변분주장치.
  12. 제8항에 있어서, 상기 게이팅 수단은 상기 가변분주 네트워크의 제2단째의 가변분주단 이후의 가변분주단들의 출력들 각각의 상기 소정 패턴이 2(H)임을 검출하는 수단을 포함하는 가변분주장치.
  13. 제8항에 있어서, 상기 제1논리회로는 NOR 게이트를 구비하는 가변분주장치.
  14. 제8항에 있어서, 상기 제2논리회로는 NOR 게이트를 구비하는 가변분주장치.
  15. 분주비를 전환시키기 위한 설정입력신호의 논리레벨에 의거하여 입력클럭펄스주파수를 2 혹은 3 분주하는 가변분주단을 복수개 종속접속하여 이루어진 가변분주 네트워크; 상기 가변분주 네트워크의 제2단째의 가변분주단 이후의 가변분주단들의 각 출력들이 소정 패턴인지 아닌지를 검출하고, 분주비를 (+1) 증분시키기 위한 지시신호가 입력될때 상기 가변분주 네트워크의 제1단째의 가변분주단이 클럭펄스주파수를 3 분주하도록 하는 전환레벨로 상기 제1단째의 가변분주단에 인가되는 설정입력신호를 설정하는 게이팅 수단을 구비하고, 상기 게이팅 수단은 상기 가변분주 네트워크의 제3단째의 가변분주단 이후의 각 가변분주단의 출력들이 모두 논리 "0" 레벨임을 검출하는 하나 이상의 OR 게이트, 상기 지시신호를 반전시키는 인버터, 상기 인버터의 출력, 상기 가변분주 네트워크의 제2단째의 가변분주단의 출력의 역 및 상기 하나 이상의 OR 게이트의 각 출력이 공급되며, 상기 가변분주 네트워크의 제3단째의 가변분주단 이후의 해당하는 가변분주단들의 모든 출력들이 상기 논리 "0" 레벨임을 검출하는 NOR 게이트를 구비하는 가변분주장치.
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