JPH0783257B2 - 可変分周装置 - Google Patents
可変分周装置Info
- Publication number
- JPH0783257B2 JPH0783257B2 JP23738690A JP23738690A JPH0783257B2 JP H0783257 B2 JPH0783257 B2 JP H0783257B2 JP 23738690 A JP23738690 A JP 23738690A JP 23738690 A JP23738690 A JP 23738690A JP H0783257 B2 JPH0783257 B2 JP H0783257B2
- Authority
- JP
- Japan
- Prior art keywords
- level
- signal
- variable frequency
- logic
- frequency divider
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Electric Clocks (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、スリップ位相制御PLL等に好適であり且つ２
分周と３分周とが選択的に切り替え可能な分周器を複数
段縦属接続して入力信号周波数を分周するための可変分
周装置に関する。
分周と３分周とが選択的に切り替え可能な分周器を複数
段縦属接続して入力信号周波数を分周するための可変分
周装置に関する。
［従来の技術］ この種の可変分周装置は従来にはなかったが、特願平１
−276315号において本出願人によって提案されている。
該可変分周装置は、第５図ａに示すように、インバータ
回路41とオアゲート42、46、48と、ノアゲート44と、Ｄ
フリップフロップ（Ｄ−FF）回路45、47と、バッファ増
幅器43とからなり、２分周と３分周とが設定入力Di（Di
＝論理“1"レベルまたは論理“0"レベル）によって選択
的に切り替えられる可変分周器を、第５図ｂに示すよう
に、複数縦属接続することにより所望の分周比を得てい
る。
−276315号において本出願人によって提案されている。
該可変分周装置は、第５図ａに示すように、インバータ
回路41とオアゲート42、46、48と、ノアゲート44と、Ｄ
フリップフロップ（Ｄ−FF）回路45、47と、バッファ増
幅器43とからなり、２分周と３分周とが設定入力Di（Di
＝論理“1"レベルまたは論理“0"レベル）によって選択
的に切り替えられる可変分周器を、第５図ｂに示すよう
に、複数縦属接続することにより所望の分周比を得てい
る。
上記した可変分周装置は、MOD端子の入力信号が論理
“1"レベルである時、OC端子には論理“1"レベルの信号
が送出（出力）され、CP端子に入力されるクロック信号
をポジティブエッジで２分周してＱ端子に送出する。
“1"レベルである時、OC端子には論理“1"レベルの信号
が送出（出力）され、CP端子に入力されるクロック信号
をポジティブエッジで２分周してＱ端子に送出する。
また、MOD端子の入力信号が論理“0"レベルである時、O
C端子にはＱ端子と同じレベルの信号が送出され、Ｄ端
子の入力信号が論理“1"レベルであれば、CP端子の入力
クロック信号がポジティブエッジで３分周されてＱ端子
に送出される。さらに、Ｄ端子の入力信号が論理“0"レ
ベルであれば、CP端子の入力クロック信号をポジティブ
エッジで２分周してＱ端子に送出する。
C端子にはＱ端子と同じレベルの信号が送出され、Ｄ端
子の入力信号が論理“1"レベルであれば、CP端子の入力
クロック信号がポジティブエッジで３分周されてＱ端子
に送出される。さらに、Ｄ端子の入力信号が論理“0"レ
ベルであれば、CP端子の入力クロック信号をポジティブ
エッジで２分周してＱ端子に送出する。
このような可変分周器を複数段縦属接続した構成におい
ては、ｎ番目の可変分周器の分周動作は、それ以降のＱ
端子の出力信号が全てゼロである時、１回だけＤ端子の
信号レベルに従って、２＋Ｄの分周動作が行われ、この
後、２分周動作が行われる。
ては、ｎ番目の可変分周器の分周動作は、それ以降のＱ
端子の出力信号が全てゼロである時、１回だけＤ端子の
信号レベルに従って、２＋Ｄの分周動作が行われ、この
後、２分周動作が行われる。
この可変分周器を縦属接続した場合において、例えば、
３段縦属接続の例で、第３段目のMOD2をアースして論理
“0"レベルに設定した場合について説明する。
３段縦属接続の例で、第３段目のMOD2をアースして論理
“0"レベルに設定した場合について説明する。
MOD2端子の入力信号は、常に、論理“0"レベルであり、
D2端子（D2信号）が論理“0"レベルである時、CP2信号
を２分周し、さらに論理“1"レベルであれば３分周動作
を行う。すなわち、２＋D2の分周動作が行われる。
D2端子（D2信号）が論理“0"レベルである時、CP2信号
を２分周し、さらに論理“1"レベルであれば３分周動作
を行う。すなわち、２＋D2の分周動作が行われる。
第２段目の可変分周器においては、Q1端子に分周出力で
ある２＋D2個のクロック信号を送出するために、１回の
２＋D1（D1＝０または１）の分周動作を行い、さらに、
残り１＋D2回の２分周動作が行われる。すなわち、第２
段目および第３段目の可変分周器では、 １×（２＋D1）＋（１＋D2）×２ ＝（２＋D2）×２＋D1 …（１） の分周動作が行われる。
ある２＋D2個のクロック信号を送出するために、１回の
２＋D1（D1＝０または１）の分周動作を行い、さらに、
残り１＋D2回の２分周動作が行われる。すなわち、第２
段目および第３段目の可変分周器では、 １×（２＋D1）＋（１＋D2）×２ ＝（２＋D2）×２＋D1 …（１） の分周動作が行われる。
同様に、初段の可変分周器の分周出力に（２＋D2）×２
＋D1個のクロック信号を送出するために、CP0信号の 〔（２＋D2）×２＋D1〕×２＋D0 …（２） のカウントが行われる。すなわち、合計で３段目の可変
分周器からの出力は、CP0を 23＋D2×22＋D1×21＋D0×20 …（３） で分周した分周出力が得られる。
＋D1個のクロック信号を送出するために、CP0信号の 〔（２＋D2）×２＋D1〕×２＋D0 …（２） のカウントが行われる。すなわち、合計で３段目の可変
分周器からの出力は、CP0を 23＋D2×22＋D1×21＋D0×20 …（３） で分周した分周出力が得られる。
同様に、可変分周器がｎ段接続された可変分周装置で
は、 2n＋Dn-1×2n-1＋…… ＋D2×22＋D1×21＋D0×20 …（４） 分周動作が行われる。
は、 2n＋Dn-1×2n-1＋…… ＋D2×22＋D1×21＋D0×20 …（４） 分周動作が行われる。
すなわち、ｎビットをＨ＝論理１に固定した 2n〜2n+−１ …（５） で示される連続した分周が行われることになる。
しかしながら、さらに分周比を該分周比に“＋1"した分
周比とするための制御信号を入力し、“＋1"のための制
御信号が入力された時、設定分周比より“＋1"多い分周
比の分周動作をさせるようにした可変分周装置は存在す
るに至っていない。
周比とするための制御信号を入力し、“＋1"のための制
御信号が入力された時、設定分周比より“＋1"多い分周
比の分周動作をさせるようにした可変分周装置は存在す
るに至っていない。
［発明が解決しようとする課題］ 従って、例えば、PLLにおいてプログラマブルデバイダ
で設定分周比より“＋1"多い分周比で分周させるために
は、プログラマブルデバイダの設定値をＮビットとすれ
ば、Ｎビットの加算器を設け、Ｎビットの加算器に“＋
1"動作を命令する信号を加算して、設定分周比より“＋
1"多い分周動作を行わせるように構成していた。
で設定分周比より“＋1"多い分周比で分周させるために
は、プログラマブルデバイダの設定値をＮビットとすれ
ば、Ｎビットの加算器を設け、Ｎビットの加算器に“＋
1"動作を命令する信号を加算して、設定分周比より“＋
1"多い分周動作を行わせるように構成していた。
しかしながら、該構成を用いた場合には、Ｎビットの加
算器を必要とし、回路規模、信号処理規模が増大して、
回路構成が複雑化する問題点がある。
算器を必要とし、回路規模、信号処理規模が増大して、
回路構成が複雑化する問題点がある。
本発明は、簡単な回路構成で設定分周比より“＋1"分周
動作を実現することができ、上記の問題点を解消した可
変分周装置を提供することを目的とする。
動作を実現することができ、上記の問題点を解消した可
変分周装置を提供することを目的とする。
［課題を解決するための手段］ 前記の課題を解決するために、本発明は設定入力信号の
論理レベルに伴い２分周と３分周とが選択される可変分
周器を複数段縦続接続してなる可変分周装置において、 可変分周装置を構成する２段目以降の可変分周器の出力
状態が所定パターンとなったことを検出し、かつ分周比
を（＋１）することを指示する信号が入力された時、初
段可変分周器の設定入力信号の論理レベルを３分周選択
レベルとするゲート手段を設けたことを特徴とする。
論理レベルに伴い２分周と３分周とが選択される可変分
周器を複数段縦続接続してなる可変分周装置において、 可変分周装置を構成する２段目以降の可変分周器の出力
状態が所定パターンとなったことを検出し、かつ分周比
を（＋１）することを指示する信号が入力された時、初
段可変分周器の設定入力信号の論理レベルを３分周選択
レベルとするゲート手段を設けたことを特徴とする。
［作用］ 本発明の可変分周装置は上記のように構成したため、可
変分周装置を構成する２段目以降の可変分周器の出力が
所定パターンとなり、かつ分周比を（＋１）することを
指示する信号が入力されている時、初段可変分周器の分
周比選択入力信号の論理レベルが、初段可変分周器の分
周比を“3"とするレベルとなる。この結果、可変分周装
置の分周比は（＋１）されることになる。
変分周装置を構成する２段目以降の可変分周器の出力が
所定パターンとなり、かつ分周比を（＋１）することを
指示する信号が入力されている時、初段可変分周器の分
周比選択入力信号の論理レベルが、初段可変分周器の分
周比を“3"とするレベルとなる。この結果、可変分周装
置の分周比は（＋１）されることになる。
［実施例］ 以下、本発明を実施例により説明する。
第１図は本発明の第１実施例の構成を示すブロック図で
ある。
ある。
選択的に２分周と３分周する可変分周器10、11、12、13
…を縦属接続する。
…を縦属接続する。
可変分周器10、11、12、13…は、第２図に示すように、
設定入力Ｍと後記する２段目のＤフリップフロップ40の
Ｑ端子とを入力するノアゲート37と、ノアゲート37の出
力をＤ入力とするＤフリップフロップ38と、Ｄフリップ
フロップ38のＱ出力とＤフリップフロップ40の出力を
入力とするオアゲート39と、オアゲート39の出力をＤ入
力とするＤフリップフロップ40とを備え、バッファ増幅
器36で増幅したクロックパルスをクロック信号としてＤ
フリップフロップ38および40に入力し、クロック信号の
立ち上がりエッジでＤ入力を読み取って記憶する。
設定入力Ｍと後記する２段目のＤフリップフロップ40の
Ｑ端子とを入力するノアゲート37と、ノアゲート37の出
力をＤ入力とするＤフリップフロップ38と、Ｄフリップ
フロップ38のＱ出力とＤフリップフロップ40の出力を
入力とするオアゲート39と、オアゲート39の出力をＤ入
力とするＤフリップフロップ40とを備え、バッファ増幅
器36で増幅したクロックパルスをクロック信号としてＤ
フリップフロップ38および40に入力し、クロック信号の
立ち上がりエッジでＤ入力を読み取って記憶する。
ここで、可変分周器10、11、12、…は設定入力Ｍが論理
“0"レベルの時、クロック信号を立ち上がりエッジで３
分周し、設定入力Ｍが論理“1"レベルの時、クロック信
号を立ち上がりエッジで２分周する。従って、設定入力
Ｍのレベル設定により分周比が選択的に２分周と３分周
となる。なお、第１図および第２図において、Ｄフリッ
プフロップ40の出力を“▲▼”、Ｑ出力を“mo
d"とも示してある。
“0"レベルの時、クロック信号を立ち上がりエッジで３
分周し、設定入力Ｍが論理“1"レベルの時、クロック信
号を立ち上がりエッジで２分周する。従って、設定入力
Ｍのレベル設定により分周比が選択的に２分周と３分周
となる。なお、第１図および第２図において、Ｄフリッ
プフロップ40の出力を“▲▼”、Ｑ出力を“mo
d"とも示してある。
本実施例においては、オアゲート15からの出力MOD2と可
変分周器12の出力mod2とはオアゲート14に入力して論理
和演算する。また、出力MOD2と、設定入力D2をインバー
タ３で反転した信号とをオアゲート８に入力して論理和
演算し、オアゲート８の出力は可変分周器12の設定入力
M2として可変分周器12に送出している。
変分周器12の出力mod2とはオアゲート14に入力して論理
和演算する。また、出力MOD2と、設定入力D2をインバー
タ３で反転した信号とをオアゲート８に入力して論理和
演算し、オアゲート８の出力は可変分周器12の設定入力
M2として可変分周器12に送出している。
可変分周器12より後段の縦属接続される各可変分周器1
3、…についても同様であり、第１図においては、イン
バータ４、オアゲート９および15が示してある。
3、…についても同様であり、第１図においては、イン
バータ４、オアゲート９および15が示してある。
また、オアゲート14の出力MOD1および設定入力D1をイン
バータ２で反転した信号とはオアゲート７に入力し、オ
アゲート７の出力は可変分周器11の設定入力M1として可
変分周器11に送出してある。
バータ２で反転した信号とはオアゲート７に入力し、オ
アゲート７の出力は可変分周器11の設定入力M1として可
変分周器11に送出してある。
オアゲート14の出力MOD1、可変分周器11の出力▲
▼１、“＋1"指示信号をインバータ17で反転した信号は
ノアゲート16に入力し、出力MOD1、可変分周器11の出力
mod1、設定入力D0をインバータ１で反転した信号とはノ
アゲート６に入力し、ノアゲート６の出力OC1とノアゲ
ート16の出力OC1′とはノアゲート５に入力し、ノアゲ
ート５の出力は可変分周器10の設定入力M0として可変分
周器10に送出してある。なお、第１図において、可変分
周器10に供給するクロックパルスをf0で示してある。
▼１、“＋1"指示信号をインバータ17で反転した信号は
ノアゲート16に入力し、出力MOD1、可変分周器11の出力
mod1、設定入力D0をインバータ１で反転した信号とはノ
アゲート６に入力し、ノアゲート６の出力OC1とノアゲ
ート16の出力OC1′とはノアゲート５に入力し、ノアゲ
ート５の出力は可変分周器10の設定入力M0として可変分
周器10に送出してある。なお、第１図において、可変分
周器10に供給するクロックパルスをf0で示してある。
上記のように構成した第１実施例において、第５図ａの
オアゲート48はオアゲート14、15が対応し、オアゲート
42はオアゲート７、８、９が対応し、インバータ回路41
はインバータ１、２、３、４が対応しており、第５図ａ
に示す可変分周器を縦属接続し、そこにさらにノアゲー
ト５、６、16およびインバータ17を新たに設けて、入力
D0による３分周動作は入力D0が論理“1"レベルであり、
可変分周器11、12、13、…のmod出力、modl、mod2、mod
3、…が全て論理“0"レベルの場合に行い、また、一
方、インバータ17の（＋１）信号が論理“1"レベルによ
る３分周動作は入力D0にかかわらず、（＋１）信号が論
理“1"レベルであり、可変分周器11、12、13…のmod出
力、mod1、mod2、mod3、…が論理“1"レベル、論理“0"
レベル、論理“0"レベル…の場合に行うようにする。
オアゲート48はオアゲート14、15が対応し、オアゲート
42はオアゲート７、８、９が対応し、インバータ回路41
はインバータ１、２、３、４が対応しており、第５図ａ
に示す可変分周器を縦属接続し、そこにさらにノアゲー
ト５、６、16およびインバータ17を新たに設けて、入力
D0による３分周動作は入力D0が論理“1"レベルであり、
可変分周器11、12、13、…のmod出力、modl、mod2、mod
3、…が全て論理“0"レベルの場合に行い、また、一
方、インバータ17の（＋１）信号が論理“1"レベルによ
る３分周動作は入力D0にかかわらず、（＋１）信号が論
理“1"レベルであり、可変分周器11、12、13…のmod出
力、mod1、mod2、mod3、…が論理“1"レベル、論理“0"
レベル、論理“0"レベル…の場合に行うようにする。
上記のように構成した第１実施例において、クロックパ
ルスf0は可変分周器10、11、12、13…で順次分周され
る。この分周動作において、可変分周器11、12、13…の
分周動作は前記した（４）式の場合と同様である。
ルスf0は可変分周器10、11、12、13…で順次分周され
る。この分周動作において、可変分周器11、12、13…の
分周動作は前記した（４）式の場合と同様である。
可変分周器10の分周動作は次のようである。（D0）信号
と（＋１）信号がともに論理“0"レベルの時には、OC1
信号とOC1′信号がともに論理“0"レベルでノアゲート
５は論理“1"レベルを出力し、クロックパルスf0をポジ
ティブエッジで２分周してQ0端子に出力する。（D0）信
号が論理“1"レベルで（＋１）信号が論理“0"レベルの
時には、OC1′信号は論理“0"レベルで、OC1信号は可変
分周器11以降のすべてのＱ端子出力が論理“0"レベルの
場合にOC1信号を論理“1"レベルにする。それにより、
ノアゲート５は論理“0"レベルを出力し、クロックパル
スf0をポジティブエッジで１回だけ３分周してQ0端子に
出力する。
と（＋１）信号がともに論理“0"レベルの時には、OC1
信号とOC1′信号がともに論理“0"レベルでノアゲート
５は論理“1"レベルを出力し、クロックパルスf0をポジ
ティブエッジで２分周してQ0端子に出力する。（D0）信
号が論理“1"レベルで（＋１）信号が論理“0"レベルの
時には、OC1′信号は論理“0"レベルで、OC1信号は可変
分周器11以降のすべてのＱ端子出力が論理“0"レベルの
場合にOC1信号を論理“1"レベルにする。それにより、
ノアゲート５は論理“0"レベルを出力し、クロックパル
スf0をポジティブエッジで１回だけ３分周してQ0端子に
出力する。
（D0）信号が論理“0"レベルで（＋１）信号が論理“1"
レベルの時には、OC1信号は論理“0"レベルで、OC1′信
号は可変分周器11の▲▼１出力が論理“0"レベル
でそれ以降の可変分周器のＱ端子出力がすべて論理“0"
レベルの場合にOC1′信号を論理“1"レベルにする。そ
れにより、ノアゲート５は論理“0"レベルを出力し、ク
ロックパルスf0をポジティブエッジで１回だけ３分周し
てQ0端子に出力する。
レベルの時には、OC1信号は論理“0"レベルで、OC1′信
号は可変分周器11の▲▼１出力が論理“0"レベル
でそれ以降の可変分周器のＱ端子出力がすべて論理“0"
レベルの場合にOC1′信号を論理“1"レベルにする。そ
れにより、ノアゲート５は論理“0"レベルを出力し、ク
ロックパルスf0をポジティブエッジで１回だけ３分周し
てQ0端子に出力する。
（D0）信号と（＋１）信号がともに論理“1"レベルの時
には、OC1′信号は可変分周器11の▲▼１出力が
論理“0"レベルでそれ以降の可変分周器のＱ端子出力が
すべて論理“0"レベルの場合に論理“1"レベルとなり、
OC1信号は可変分周器11以降のすべてＱ端子が論理“0"
レベルの場合に論理“1"レベルとなる。ノアゲート５は
それらに応じて２回出力するので、クロックパルスf0を
ポジティブエッジで２回３分周してQ0端子に出力する。
つまり、複数段縦属接続された可変分周器11、12、…の
Ｑ端子出力が“０（Ｈ、ヘキサデシマル、以下同じ）”
と“１（Ｈ）”の時に３分周動作を行い＋１分周が行わ
れる。
には、OC1′信号は可変分周器11の▲▼１出力が
論理“0"レベルでそれ以降の可変分周器のＱ端子出力が
すべて論理“0"レベルの場合に論理“1"レベルとなり、
OC1信号は可変分周器11以降のすべてＱ端子が論理“0"
レベルの場合に論理“1"レベルとなる。ノアゲート５は
それらに応じて２回出力するので、クロックパルスf0を
ポジティブエッジで２回３分周してQ0端子に出力する。
つまり、複数段縦属接続された可変分周器11、12、…の
Ｑ端子出力が“０（Ｈ、ヘキサデシマル、以下同じ）”
と“１（Ｈ）”の時に３分周動作を行い＋１分周が行わ
れる。
上記した分周動作を第３図ａ乃至ｄのタイミングチャー
トで示す。
トで示す。
第3a図においては（＋１）信号、（D0）信号、（D1）信
号および（D3）信号が論理“0"レベルで且つ（D2）信号
が論理“1"レベル、出力MOD3が論理“0"レベルの場合で
あり、20分周動作をする。第３図ｂにおいては、第３図
ａの状態から（D0）信号を論理“1"レベルに変えた場合
を例示しており、Q1乃至Q3端子出力が“０（Ｈ）”の時
可変分周器10は１回３分周を行い、21分周動作をする。
第３図ｃにおいては、第３図ａの状態から（＋１）信号
を論理“1"レベルに変えた場合を例示しており、Q1乃至
Q3端子出力が“１（Ｈ）”の時可変分周器10は１回３分
周を行い、21分周動作をする。第3dにおいては、第３図
ｃの状態から（D0）信号を論理“1"レベルに変えた場合
を例示しており、Q1乃至Q3端子出力が“１（Ｈ）”の時
と、“０（Ｈ）”の時の２回、可変分周器10は３分周を
行い、22分周動作を行い、（＋１）分周動作が行われ
る。
号および（D3）信号が論理“0"レベルで且つ（D2）信号
が論理“1"レベル、出力MOD3が論理“0"レベルの場合で
あり、20分周動作をする。第３図ｂにおいては、第３図
ａの状態から（D0）信号を論理“1"レベルに変えた場合
を例示しており、Q1乃至Q3端子出力が“０（Ｈ）”の時
可変分周器10は１回３分周を行い、21分周動作をする。
第３図ｃにおいては、第３図ａの状態から（＋１）信号
を論理“1"レベルに変えた場合を例示しており、Q1乃至
Q3端子出力が“１（Ｈ）”の時可変分周器10は１回３分
周を行い、21分周動作をする。第3dにおいては、第３図
ｃの状態から（D0）信号を論理“1"レベルに変えた場合
を例示しており、Q1乃至Q3端子出力が“１（Ｈ）”の時
と、“０（Ｈ）”の時の２回、可変分周器10は３分周を
行い、22分周動作を行い、（＋１）分周動作が行われ
る。
次に、本発明の第２実施例について説明する。
第４図は本発明の第２実施例の構成を示すブロック図で
ある。
ある。
本実施例は前記第１実施例のノアゲート16に代わって、
可変分周器12の出力▲▼２とオアゲート15の出力
MOD2とを入力とするオアゲート35、オアゲート35の出力
とインバータ34で反転した（＋１）信号と可変分周器28
の出力mod1とを入力とするノアゲート33の出力をノアゲ
ート22の一方の入力として構成する。
可変分周器12の出力▲▼２とオアゲート15の出力
MOD2とを入力とするオアゲート35、オアゲート35の出力
とインバータ34で反転した（＋１）信号と可変分周器28
の出力mod1とを入力とするノアゲート33の出力をノアゲ
ート22の一方の入力として構成する。
上記ように構成した第２実施例においては、（D0）信号
と（＋１）信号がともに論理“0"レベルの時には、OC1
信号とOC1′信号がともに論理“0"レベルでノアゲート2
2は論理“1"レベルを出力し、クロックパルスf0をポジ
ティブエッジで２分周してQ0端子に出力する。（D0）信
号が論理“1"レベルで（＋１）信号が論理“0"レベルの
時には、OC1′信号は論理“0"レベルで、OC1信号は可変
分周器28以降のすべてＱ端子出力が論理“0"レベルの場
合にOC1信号を論理“1"レベルにする。それにより、ノ
アゲート22は論理“0"レベルを出力し、クロックパルス
f0をポジティブエッジで１回だけ３分周してQ0端子に出
力する。
と（＋１）信号がともに論理“0"レベルの時には、OC1
信号とOC1′信号がともに論理“0"レベルでノアゲート2
2は論理“1"レベルを出力し、クロックパルスf0をポジ
ティブエッジで２分周してQ0端子に出力する。（D0）信
号が論理“1"レベルで（＋１）信号が論理“0"レベルの
時には、OC1′信号は論理“0"レベルで、OC1信号は可変
分周器28以降のすべてＱ端子出力が論理“0"レベルの場
合にOC1信号を論理“1"レベルにする。それにより、ノ
アゲート22は論理“0"レベルを出力し、クロックパルス
f0をポジティブエッジで１回だけ３分周してQ0端子に出
力する。
（D0）信号が論理“0"レベルで（＋１）信号が論理“1"
レベルの時には、OC1信号は論理“0"レベルで、OC1′信
号は可変分周器29の出力mod2が論理“0"レベルで28およ
び30以降の可変分周器のＱ端子出力がすべて論理“0"レ
ベルの場合にOC1′信号を論理“1"レベルにする。それ
により、ノアゲート22は論理“0"レベルを出力し、クロ
ックパルスf0をポジティブエッジで１回だけ３分周して
Q0端子に出力する。
レベルの時には、OC1信号は論理“0"レベルで、OC1′信
号は可変分周器29の出力mod2が論理“0"レベルで28およ
び30以降の可変分周器のＱ端子出力がすべて論理“0"レ
ベルの場合にOC1′信号を論理“1"レベルにする。それ
により、ノアゲート22は論理“0"レベルを出力し、クロ
ックパルスf0をポジティブエッジで１回だけ３分周して
Q0端子に出力する。
（D0）信号と（＋１）信号がともに論理“1"レベルの時
には、OC1′信号は可変分周器29の出力▲▼２が
論理“0"レベルで28および30以降の可変分周器のＱ端子
出力がすべて論理“0"レベルの場合に論理“1"レベルと
なり、OC1信号は可変分周器28以降のすべてＱ端子が論
理“0"レベルの場合に論理“1"レベルとなる。ノアゲー
ト22はそれらに応じて論理“0"レベルを２回出力するの
で、クロックパルスf0をポジティブエッジで２回３分周
してQ0端子に出力する。つまり、複数段縦属接続された
可変分周器28、29、30…のＱ端子出力が“０（Ｈ）”と
“２（Ｈ）”の時に３分周動作を行い＋１分周がされ
る。
には、OC1′信号は可変分周器29の出力▲▼２が
論理“0"レベルで28および30以降の可変分周器のＱ端子
出力がすべて論理“0"レベルの場合に論理“1"レベルと
なり、OC1信号は可変分周器28以降のすべてＱ端子が論
理“0"レベルの場合に論理“1"レベルとなる。ノアゲー
ト22はそれらに応じて論理“0"レベルを２回出力するの
で、クロックパルスf0をポジティブエッジで２回３分周
してQ0端子に出力する。つまり、複数段縦属接続された
可変分周器28、29、30…のＱ端子出力が“０（Ｈ）”と
“２（Ｈ）”の時に３分周動作を行い＋１分周がされ
る。
上記した各実施例において、クロックパルスf0のポジテ
ィブエッジで動作させたが、ネガティブエッジで動作さ
せるようにすることもできる。さらに、（＋１）分周動
作をさせる場合を２段目以降の可変分周器の出力状態が
“１（Ｈ）”の場合と、“２（Ｈ）”の場合について説
明したが、他の出力状態の場合であっても同様に構成す
ることができる。また、可変分周器10、11、12、…の
出力を用いて構成することもできる。
ィブエッジで動作させたが、ネガティブエッジで動作さ
せるようにすることもできる。さらに、（＋１）分周動
作をさせる場合を２段目以降の可変分周器の出力状態が
“１（Ｈ）”の場合と、“２（Ｈ）”の場合について説
明したが、他の出力状態の場合であっても同様に構成す
ることができる。また、可変分周器10、11、12、…の
出力を用いて構成することもできる。
［発明の効果］ 以上説明したように、本発明によれば、可変分周回路を
構成する２段目以降の可変分周器の出力状態が所定デー
タとなり、且つ分周比を（＋１）する信号が入力されて
いる時、初段可変分周器を３分周させるようにしたた
め、分周比を（＋１）することができ、且つゲート手段
で構成することができるために簡素化が可能である。
構成する２段目以降の可変分周器の出力状態が所定デー
タとなり、且つ分周比を（＋１）する信号が入力されて
いる時、初段可変分周器を３分周させるようにしたた
め、分周比を（＋１）することができ、且つゲート手段
で構成することができるために簡素化が可能である。
また、本発明はスリップ位相PLL、送受信で周波数が異
なり送受信切り替え時に随時分周比を設定している通信
装置において、本発明を利用すれば分周比の切り替えの
設定時間がなくなり、高速の周波数ロックが可能とな
る。
なり送受信切り替え時に随時分周比を設定している通信
装置において、本発明を利用すれば分周比の切り替えの
設定時間がなくなり、高速の周波数ロックが可能とな
る。
第１図は本発明の第１実施例の構成を示すブロック図、 第２図は３分周と２分周とが選択的に切り替えられる可
変分周器の一例を示すブロック図、 第３図は本発明の第１実施例の作用の説明に供するタイ
ミングチャート、 第４図は本発明の第２実施例の構成を示すブロック図、 第５図は出願人が既に提案している可変分周装置の構成
を示すブロック図である。 １……ノアゲート ２……出力モード ３、４、17、34、41……インバータ ５、６、16、22、23、33、37、44……ノアゲート ７〜９、14、15、24〜26、31、32、35、39、42、46、48
……オアゲート 10〜13、27〜30……可変分周器 36、43……バッファ増幅器 38、40、45、47……Ｄフリップフロップ
変分周器の一例を示すブロック図、 第３図は本発明の第１実施例の作用の説明に供するタイ
ミングチャート、 第４図は本発明の第２実施例の構成を示すブロック図、 第５図は出願人が既に提案している可変分周装置の構成
を示すブロック図である。 １……ノアゲート ２……出力モード ３、４、17、34、41……インバータ ５、６、16、22、23、33、37、44……ノアゲート ７〜９、14、15、24〜26、31、32、35、39、42、46、48
……オアゲート 10〜13、27〜30……可変分周器 36、43……バッファ増幅器 38、40、45、47……Ｄフリップフロップ
Claims (1)
- 【請求項１】設定入力信号の論理レベルに伴い２分周と
３分周とが選択される可変分周器を複数段縦続接続して
なる可変分周装置において、 可変分周装置を構成する２段目以降の可変分周器の出力
状態が所定パターンとなったことを検出し、かつ分周比
を（＋１）することを指示する信号が入力された時、初
段可変分周器の設定入力信号の論理レベルを３分周選択
レベルとするゲート手段を設けたことを特徴とする可変
分周装置。
Priority Applications (10)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23738690A JPH0783257B2 (ja) | 1990-09-07 | 1990-09-07 | 可変分周装置 |
| US07/744,448 US5195111A (en) | 1990-09-07 | 1991-08-13 | Programmable frequency dividing apparatus |
| GB9117506A GB2248708B (en) | 1990-09-07 | 1991-08-14 | Programmable frequency dividing apparatus |
| SE9102361A SE513521C2 (sv) | 1990-09-07 | 1991-08-15 | Programmerbar frekvensdelarapparat |
| CA002049225A CA2049225C (en) | 1990-09-07 | 1991-08-15 | Programmable frequency dividing apparatus |
| ES09101966A ES2038075B1 (es) | 1990-09-07 | 1991-09-02 | "aparato divisor de frecuencia programable" |
| ITMI912350A IT1251549B (it) | 1990-09-07 | 1991-09-04 | Apparecchio divisore di frequenza programmabile |
| FR9110914A FR2666707B1 (fr) | 1990-09-07 | 1991-09-04 | Dispositif de division de frequence programmable. |
| DE4129657A DE4129657C2 (de) | 1990-09-07 | 1991-09-06 | Programmierbare Frequenzteiler-Einrichtung |
| KR1019910015636A KR950003018B1 (ko) | 1990-09-07 | 1991-09-07 | 입력신호주파수를 선택된 분주비에 의해 분주하기 위한 가변분주장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23738690A JPH0783257B2 (ja) | 1990-09-07 | 1990-09-07 | 可変分周装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04117816A JPH04117816A (ja) | 1992-04-17 |
| JPH0783257B2 true JPH0783257B2 (ja) | 1995-09-06 |
Family
ID=17014623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23738690A Expired - Fee Related JPH0783257B2 (ja) | 1990-09-07 | 1990-09-07 | 可変分周装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0783257B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100399947B1 (ko) * | 2000-12-30 | 2003-09-29 | 주식회사 하이닉스반도체 | 클럭신호 발생회로 |
| CN100583642C (zh) * | 2004-03-12 | 2010-01-20 | Nxp股份有限公司 | 包括分频器的装置 |
| US7924069B2 (en) * | 2006-06-28 | 2011-04-12 | Qualcomm Incorporated | Multi-modulus divider retiming circuit |
| US8248118B2 (en) * | 2010-08-09 | 2012-08-21 | Texas Instruments Incorporated | High-speed frequency divider and a phase locked loop that uses the high-speed frequency divider |
-
1990
- 1990-09-07 JP JP23738690A patent/JPH0783257B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04117816A (ja) | 1992-04-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR940007543B1 (ko) | 고속 프로그램가능 분주기 | |
| JPS6243568B2 (ja) | ||
| JPH03136520A (ja) | 可変分周回路 | |
| US5195111A (en) | Programmable frequency dividing apparatus | |
| JPH0783257B2 (ja) | 可変分周装置 | |
| US6108393A (en) | Enhanced prescaler phase interface | |
| JP2572302B2 (ja) | 可変分周装置 | |
| JP2621205B2 (ja) | 分周回路 | |
| JP3003328B2 (ja) | クロック信号回路 | |
| JP3338294B2 (ja) | カウンタ回路 | |
| JP3349347B2 (ja) | プログラマブルディバイダ回路 | |
| JPH0691425B2 (ja) | Ｄ形フリップフロップを使用した分周回路 | |
| JP2594571B2 (ja) | 遅延回路 | |
| JP2656240B2 (ja) | カウンタ回路 | |
| JPH0253322A (ja) | 同期式多段カウンタ | |
| JP2804421B2 (ja) | 係数切替プリスケーラ | |
| JP2526668B2 (ja) | スペ―スダイバ―シチ制御回路 | |
| JP3145988B2 (ja) | データｓ／ｐ変換回路 | |
| JPH06112812A (ja) | バイナリ・カウンタ | |
| JP3666078B2 (ja) | 分周回路 | |
| JPH03204251A (ja) | クロック同期回路 | |
| KR100199190B1 (ko) | 데이타 포착회로 | |
| JPH0286214A (ja) | 奇数分周回路 | |
| JPH0454726A (ja) | １／ｎ分周器回路 | |
| JPH07193491A (ja) | 分周器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |