JP2526668B2 - スペ―スダイバ―シチ制御回路 - Google Patents
スペ―スダイバ―シチ制御回路Info
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- JP2526668B2 JP2526668B2 JP1160939A JP16093989A JP2526668B2 JP 2526668 B2 JP2526668 B2 JP 2526668B2 JP 1160939 A JP1160939 A JP 1160939A JP 16093989 A JP16093989 A JP 16093989A JP 2526668 B2 JP2526668 B2 JP 2526668B2
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- Japan
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- output
- clock signal
- circuit
- clock
- outputs
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は無線通信回線で発生するフェージングの影響
を軽減するスペースダイバーシチ制御回路に関するもの
である。
を軽減するスペースダイバーシチ制御回路に関するもの
である。
（従来の技術） ２つの受信信号の位相差を検出してその位相差がなく
なるように移相器を制御し同相合成するスペースダイバ
ーシチ制御回路において、移相器が第７図に示すような
ベクトル合成形の場合、１つの位相制御入力θに対して
cos成分、sin成分に対応する２つの制御出力を出す必要
がある。従来の制御回路の１例を第８図に示す。
なるように移相器を制御し同相合成するスペースダイバ
ーシチ制御回路において、移相器が第７図に示すような
ベクトル合成形の場合、１つの位相制御入力θに対して
cos成分、sin成分に対応する２つの制御出力を出す必要
がある。従来の制御回路の１例を第８図に示す。
これはフリップフロップ回路（F/F）1,2、アップダウ
ンカウンタ3,2つのROM4,13、２つのD/A変換器10,11及び
クロック生成器８から成る。位相制御の態様としては現
在の位相値より大きくなる方向（正の方向）に動かす場
合と小さくなる方向（負の方向）に動かす場合及び位相
を動かさない場合がある。入力端子14,15にはディジタ
ル信号が入力されるが、正の方向に位相を動かす場合に
は例えば端子14の入力が“1"で端子15の入力が“0"、負
の方向に動かすときはその逆、位相を動かさない場合に
は双方とも“0"が入力される。双方の入力が“1"となる
ことはあり得ない。
ンカウンタ3,2つのROM4,13、２つのD/A変換器10,11及び
クロック生成器８から成る。位相制御の態様としては現
在の位相値より大きくなる方向（正の方向）に動かす場
合と小さくなる方向（負の方向）に動かす場合及び位相
を動かさない場合がある。入力端子14,15にはディジタ
ル信号が入力されるが、正の方向に位相を動かす場合に
は例えば端子14の入力が“1"で端子15の入力が“0"、負
の方向に動かすときはその逆、位相を動かさない場合に
は双方とも“0"が入力される。双方の入力が“1"となる
ことはあり得ない。
クロック生成器８は２つの出力CLK1,CLK2を出力する
が、CLK2はCLK1を反転したものである。
が、CLK2はCLK1を反転したものである。
CLK1の立上りで14,15からの入力データをF/F1,F/F2に
とり込むとともに１クロック前のデータを出力する。カ
ウンタ３もCLK2の立上りで動作するからF/F1,2から出力
後、半クロック分の時間の後、そのデータをとり込む。
半クロック分待つのはF/Fの出力と同時にとり込むのは
まだその出力が安定しない可能性があるからである。３
はアップダウンカウンタだから例えばF/F1の出力が“1"
の時はアップカウント、F/F2の出力が“1"の時はダウン
カウント、双方とも“0"の時はカウントしないように動
作する。すると、位相量に応じた値がカウンタから出力
されることになる。従ってROM4,5の中に、それに相当す
るデータを予め記憶しておけば、カウンタ出力でアドレ
スされる番地から所要のデータを出力できる。それをD/
A変換器10,11でアナログ化して、各々cos用、sin用の平
衡変調器に加えればよい。
とり込むとともに１クロック前のデータを出力する。カ
ウンタ３もCLK2の立上りで動作するからF/F1,2から出力
後、半クロック分の時間の後、そのデータをとり込む。
半クロック分待つのはF/Fの出力と同時にとり込むのは
まだその出力が安定しない可能性があるからである。３
はアップダウンカウンタだから例えばF/F1の出力が“1"
の時はアップカウント、F/F2の出力が“1"の時はダウン
カウント、双方とも“0"の時はカウントしないように動
作する。すると、位相量に応じた値がカウンタから出力
されることになる。従ってROM4,5の中に、それに相当す
るデータを予め記憶しておけば、カウンタ出力でアドレ
スされる番地から所要のデータを出力できる。それをD/
A変換器10,11でアナログ化して、各々cos用、sin用の平
衡変調器に加えればよい。
つまり出力として２系列必要であるからROMとD/A変換
器を２系列設けて動作させる。
器を２系列設けて動作させる。
第８図は、８ビットのROMを用いて８ビット精度で制
御する場合の例であり、第９図は、８ビットのROMを３
つ用いて10ビット精度の制御する場合の例である。これ
も基本的動作は第８図の場合と同様で、ただ制御の精度
が異なるだけである。
御する場合の例であり、第９図は、８ビットのROMを３
つ用いて10ビット精度の制御する場合の例である。これ
も基本的動作は第８図の場合と同様で、ただ制御の精度
が異なるだけである。
（発明が解決しようとする課題） ここで用いているROMは移相器特性に合わせて設定す
る必要があるため書き変え可能なROM（EPROM）を使う必
要がある。これらの回路をLSI化する場合、EPROMはゲー
ト数が大きいからそれをLSIに組み込むことが困難であ
るため、EPROMを２個以上使った従来の回路でLSI化等に
より小型で経済的な回路を構成することが困難であっ
た。
る必要があるため書き変え可能なROM（EPROM）を使う必
要がある。これらの回路をLSI化する場合、EPROMはゲー
ト数が大きいからそれをLSIに組み込むことが困難であ
るため、EPROMを２個以上使った従来の回路でLSI化等に
より小型で経済的な回路を構成することが困難であっ
た。
本発明は前記問題点を解決するため、本回路で不可欠
なEPROMとしては安価で小型な市販品の８ビットEPROMを
１つ用い、残りの部分をLSI化して全体的に小型で経済
的なスペースダイバーシチ制御回路を提供することにあ
る。
なEPROMとしては安価で小型な市販品の８ビットEPROMを
１つ用い、残りの部分をLSI化して全体的に小型で経済
的なスペースダイバーシチ制御回路を提供することにあ
る。
（課題を解決するための手段） 本発明の特徴は、２つの信号の位相差に応じた位相制
御入力により該位相差をディジタル的に計数するアップ
ダウンカウンタと、Ｍ段（M:整数）のフリップフロップ
から構成され、入力基本クロック信号をＮ分周（N:整
数）して、前記アップダウンカウンタ用クロック信号
と、該クロック信号に同期しており該クロック信号の１
周期内で順次位相をずらしてそれぞれ発生するＬ（L:M
以下）個の第１の出力用クロック信号及び第２の出力用
クロック信号とを発生するクロック回路と、該クロック
回路のＬ段の各分周出力と前記アップダウンカウンタの
出力とを組み合わせて構成されたアドレスが入力し、２
系列の出力に対応するＬ組の情報を時系列的に出力する
ROMと、前記Ｌ個の第１の出力用クロック信号によって
それぞれ時系列的に駆動され、前記アップダウンカウン
タ用クロック信号の１周期の間に前記ROMから順次出力
されるＬ組の出力情報をそれぞれ保持するように並列に
配置されたＬ個の保持回路と、前記第２の出力用クロッ
ク信号によって駆動され、前記Ｌ個の保持回路からの出
力情報を２つに分割して同時に出力する回路と、該同時
に出力する回路の出力を入力とする２つのD/A変換器と
を備えたスペースダイバーシチ制御回路にある。
御入力により該位相差をディジタル的に計数するアップ
ダウンカウンタと、Ｍ段（M:整数）のフリップフロップ
から構成され、入力基本クロック信号をＮ分周（N:整
数）して、前記アップダウンカウンタ用クロック信号
と、該クロック信号に同期しており該クロック信号の１
周期内で順次位相をずらしてそれぞれ発生するＬ（L:M
以下）個の第１の出力用クロック信号及び第２の出力用
クロック信号とを発生するクロック回路と、該クロック
回路のＬ段の各分周出力と前記アップダウンカウンタの
出力とを組み合わせて構成されたアドレスが入力し、２
系列の出力に対応するＬ組の情報を時系列的に出力する
ROMと、前記Ｌ個の第１の出力用クロック信号によって
それぞれ時系列的に駆動され、前記アップダウンカウン
タ用クロック信号の１周期の間に前記ROMから順次出力
されるＬ組の出力情報をそれぞれ保持するように並列に
配置されたＬ個の保持回路と、前記第２の出力用クロッ
ク信号によって駆動され、前記Ｌ個の保持回路からの出
力情報を２つに分割して同時に出力する回路と、該同時
に出力する回路の出力を入力とする２つのD/A変換器と
を備えたスペースダイバーシチ制御回路にある。
（作用） 本発明は、ベクトル合成形移相器を用いたスペースタ
イバーシチ制御回路において、使用するEPROMの数を１
つに減らし、かつ従来と同様にベクトル合成形移相器を
駆動できる２つの制御出力を出す。そのためにROMから
は２系列の出力に対応する信号を時間的に直列にとり出
し、それを各系列に設けたラッチ回路で一旦保持し、２
系列の出力を出す。そのためにクロック回路から動作制
御用の各種クロックを発生させそれに基づいて各々の回
路部分の動作を時間的に制御する。
イバーシチ制御回路において、使用するEPROMの数を１
つに減らし、かつ従来と同様にベクトル合成形移相器を
駆動できる２つの制御出力を出す。そのためにROMから
は２系列の出力に対応する信号を時間的に直列にとり出
し、それを各系列に設けたラッチ回路で一旦保持し、２
系列の出力を出す。そのためにクロック回路から動作制
御用の各種クロックを発生させそれに基づいて各々の回
路部分の動作を時間的に制御する。
（実施例） 第１図は本発明の構成の１実施例である。1,2はフリ
ップフロップ（F/F）、３はアップダウンカウンタ、４
はEPROM、10,11はD/A変換器であり、これらは従来例と
同一である。5,6,7はラッチ回路、8,9はビット数を合わ
せるためのラッチ回路、12はクロック回路であり、これ
らは従来にはなかったものである。つまりEPROMを１個
省略する代わりにこれらの回路を付加したのである。な
お、ラッチ6,8,9はD/A変換器の精度（ここでは10ビッ
ト）とROM4のビット数（ここでは８ビット）が異なるた
めにそのビット合わせのために用いたのであって、必ず
しも必須のものではない。ここでの特徴は主にROMに２
系列分のデータを保持しておき、それを次々に出力し、
ラッチ5,6,7によりとり込んで各々の出力とするよう
に、CLK12からの数種類の位相のクロックによって各回
路部を制御するところにある。以下この回路の動作を説
明する。
ップフロップ（F/F）、３はアップダウンカウンタ、４
はEPROM、10,11はD/A変換器であり、これらは従来例と
同一である。5,6,7はラッチ回路、8,9はビット数を合わ
せるためのラッチ回路、12はクロック回路であり、これ
らは従来にはなかったものである。つまりEPROMを１個
省略する代わりにこれらの回路を付加したのである。な
お、ラッチ6,8,9はD/A変換器の精度（ここでは10ビッ
ト）とROM4のビット数（ここでは８ビット）が異なるた
めにそのビット合わせのために用いたのであって、必ず
しも必須のものではない。ここでの特徴は主にROMに２
系列分のデータを保持しておき、それを次々に出力し、
ラッチ5,6,7によりとり込んで各々の出力とするよう
に、CLK12からの数種類の位相のクロックによって各回
路部を制御するところにある。以下この回路の動作を説
明する。
第２図に、CLK12から出力される各種クロックを示
す。CK0は入力クロックであり、CLK12はこれを分周して
CK1〜CK8の出力を出す。CK3は８分周、その他は16分周
した場合の例である。
す。CK0は入力クロックであり、CLK12はこれを分周して
CK1〜CK8の出力を出す。CK3は８分周、その他は16分周
した場合の例である。
入力端子14,15から入力される位相制御データは従来
例と同様である。F/F1,F/F2はCK1の立上りで動作するか
ら第２図の（ａ）点でデータを入力する。その出力をカ
ウンタ３でカウントするが、カウンタ３はCK2の立上り
で動作するから、（ｂ）点でF/F1,F/F2の出力データを
とり込んでカウントする。ここも従来例と同様である。
カウンタの出力は８ビットでROMのアドレス端子と接続
される。
例と同様である。F/F1,F/F2はCK1の立上りで動作するか
ら第２図の（ａ）点でデータを入力する。その出力をカ
ウンタ３でカウントするが、カウンタ３はCK2の立上り
で動作するから、（ｂ）点でF/F1,F/F2の出力データを
とり込んでカウントする。ここも従来例と同様である。
カウンタの出力は８ビットでROMのアドレス端子と接続
される。
本発明では２系列のデータをROMから時間的に直列に
出力するからROMからの出力回数を位相制御入力の２倍
とする必要がある。ここではさらに８ビットROMを用い
て10ビットのD/A変換器を動かすため、そのビット数合
わせが必要になるからさらに２倍の回数でROMから出力
する必要がある。つまり第９図に示す２つのROMを省略
するために、ROM4を位相制御入力の４倍の速度で動かす
必要がある。それがCK3とCK4である。カウンタ３の出力
をROM4の上位８ビットとし、下位２ビットをCK3,CK4と
する。カウンタ３がデータを出力すると（第２図（ｂ）
点）、（CK3,CK4）に（0,0）なるアドレスのデータをRO
M4が出力するからそれをCK5の立上り（第２図（ｃ）
点）でラッチ５がとり込む。これがcos側出力の上位８
ビットとなる。次に（CK3,CK4）に（1,0）なるアドレス
のデータをCK6の立上りでラッチ６がとり込む（第２図
（ｄ）点）。この時のROMの出力８ビットのうち、一方
の２ビットをcos成分の下位２ビットとし、他方の２ビ
ットをsin成分の下位２ビットとする。次に（CK3,CK4）
＝（0,1）なるアドレスのデータをCLK7の立上りでラッ
チ７がとり込む（第２図（ｅ）点）。これがsin成分の
上位８ビットとなる。次に以上のデータをCK8の立上り
（第２図（ｆ））で出力用FF8,9がとり込み、そのデー
タをD/A変換器10と11でアナログ化して出力する。
出力するからROMからの出力回数を位相制御入力の２倍
とする必要がある。ここではさらに８ビットROMを用い
て10ビットのD/A変換器を動かすため、そのビット数合
わせが必要になるからさらに２倍の回数でROMから出力
する必要がある。つまり第９図に示す２つのROMを省略
するために、ROM4を位相制御入力の４倍の速度で動かす
必要がある。それがCK3とCK4である。カウンタ３の出力
をROM4の上位８ビットとし、下位２ビットをCK3,CK4と
する。カウンタ３がデータを出力すると（第２図（ｂ）
点）、（CK3,CK4）に（0,0）なるアドレスのデータをRO
M4が出力するからそれをCK5の立上り（第２図（ｃ）
点）でラッチ５がとり込む。これがcos側出力の上位８
ビットとなる。次に（CK3,CK4）に（1,0）なるアドレス
のデータをCK6の立上りでラッチ６がとり込む（第２図
（ｄ）点）。この時のROMの出力８ビットのうち、一方
の２ビットをcos成分の下位２ビットとし、他方の２ビ
ットをsin成分の下位２ビットとする。次に（CK3,CK4）
＝（0,1）なるアドレスのデータをCLK7の立上りでラッ
チ７がとり込む（第２図（ｅ）点）。これがsin成分の
上位８ビットとなる。次に以上のデータをCK8の立上り
（第２図（ｆ））で出力用FF8,9がとり込み、そのデー
タをD/A変換器10と11でアナログ化して出力する。
以上を表にまとめると以下のようになる。
このように（CLK3,CLK4＝1,1）のアドレスのデータは
使用しないので、ROM4のこのアドレス相当部にはダミー
データを記憶しておく。
使用しないので、ROM4のこのアドレス相当部にはダミー
データを記憶しておく。
上述のように第１図に示す回路で基本的には正常に動
作するが、クロック回路12の特性によっては電源起動時
の動作次第で、この回路の動作が不安定になることがあ
る。つまり電源起動時に入力クロックCK0が“1"であっ
たか“0"であったかでクロック回路12の動作が変わる場
合がある。例えば、入力クロックが“0"であれば、上述
で説明したとおり正常に動作するが“1"であると、例え
ば第３図のような位相関係のクロックを発生する場合が
ある。CLK1〜４までは第１図のそれと同一であるが、CL
K5〜CLK8までが異なっている。CK5からCK8まで順々にク
ロックが立上っていけば正常に動作するが、ここではそ
うはなっていないので、誤動作する。
作するが、クロック回路12の特性によっては電源起動時
の動作次第で、この回路の動作が不安定になることがあ
る。つまり電源起動時に入力クロックCK0が“1"であっ
たか“0"であったかでクロック回路12の動作が変わる場
合がある。例えば、入力クロックが“0"であれば、上述
で説明したとおり正常に動作するが“1"であると、例え
ば第３図のような位相関係のクロックを発生する場合が
ある。CLK1〜４までは第１図のそれと同一であるが、CL
K5〜CLK8までが異なっている。CK5からCK8まで順々にク
ロックが立上っていけば正常に動作するが、ここではそ
うはなっていないので、誤動作する。
第２の実施例はこのような電源起動時の動作の不確実
性を除去したものである。この例は電源の起動時にクロ
ック回路12をリセットするような初期設定回路をクロッ
ク回路12に付加するものである。この回路の例を第５図
に示す。第２図との相違はクロック回路12の入力部に初
期設定回路16を付加したところにある。
性を除去したものである。この例は電源の起動時にクロ
ック回路12をリセットするような初期設定回路をクロッ
ク回路12に付加するものである。この回路の例を第５図
に示す。第２図との相違はクロック回路12の入力部に初
期設定回路16を付加したところにある。
第５図はこの初期設定回路の具体例を示している。2
1,22は分周用フリップフロップ、23はダイオード、24は
抵抗、25はコンデンサである。入力クロックCK0が４分
周されて出力クロックCK0′になるが、このF/F21,22はX
RST信号でリセットされる。つまり電源投入後、速やか
にコンデンサ25が充電されて電圧が上昇し、しきい値を
越えたところでF/F21,22をリセットするように動作す
る。この回路の動作図を第６図に示す。これを動作する
には、従来16分周していたうち、この例では最初の４分
周分のフリップフロップにあたる第５図の21,22のフリ
ップフロップのリセット端子と24の抵抗と25のコンデン
サを用いて電源投入時にある一定時間リセット端子をロ
ーに設定し、このリセットが解除された後最初に入力さ
れるクロック信号CK0の立上りによりクロック信号CK0′
がローからハイに状態変化し、常に第２図と同様なクロ
ック信号関係が得られる。
1,22は分周用フリップフロップ、23はダイオード、24は
抵抗、25はコンデンサである。入力クロックCK0が４分
周されて出力クロックCK0′になるが、このF/F21,22はX
RST信号でリセットされる。つまり電源投入後、速やか
にコンデンサ25が充電されて電圧が上昇し、しきい値を
越えたところでF/F21,22をリセットするように動作す
る。この回路の動作図を第６図に示す。これを動作する
には、従来16分周していたうち、この例では最初の４分
周分のフリップフロップにあたる第５図の21,22のフリ
ップフロップのリセット端子と24の抵抗と25のコンデン
サを用いて電源投入時にある一定時間リセット端子をロ
ーに設定し、このリセットが解除された後最初に入力さ
れるクロック信号CK0の立上りによりクロック信号CK0′
がローからハイに状態変化し、常に第２図と同様なクロ
ック信号関係が得られる。
（発明の効果） 以上説明したように、本発明はベクトル合成形移相器
を用いたスペースダイバーシチ制御回路を、安価で小型
な市販品である１つのEPROMと、残りの部分をLSI化でき
る回路で構成し、全体的に小型で経済的な制御回路を達
成できる利点がある。
を用いたスペースダイバーシチ制御回路を、安価で小型
な市販品である１つのEPROMと、残りの部分をLSI化でき
る回路で構成し、全体的に小型で経済的な制御回路を達
成できる利点がある。
第１図は本発明の制御回路の第１の実施例、 第２図は動作図、 第３図は異常動作時の動作図、 第４図は本発明の別の実施例、 第５図は初期設定回路、 第６図はこの実施例の動作図、 第７図は本制御回路を適用するベクトル合成形移相器、 第８図、第９図は従来の制御回路である。 1,2;入力用フリップフロップ、 3;アップダウンカウンタ、 4;EPROM、 5,6,7;ラッチ、 10,11;D/A変換器、 12;クロック発生回路。
Claims (1)
- 【請求項１】２つの信号の位相差に応じた位相制御入力
により該位相差をディジタル的に計数するアップダウン
カウンタと、 Ｍ段（M:整数）のフリップフロップから構成され、入力
基本クロック信号をＮ分周（N:整数）して、前記アップ
ダウンカウンタ用クロック信号と、該クロック信号に同
期しており該クロック信号の１周期内で順次位相をずら
してそれぞれ発生するＬ（L:M以下）個の第１の出力用
クロック信号及び第２の出力用クロック信号とを発生す
るクロック回路と、 該クロック回路のＬ段の各分周出力と前記アップダウン
カウンタの出力とを組み合わせて構成されたアドレスが
入力し、２系列の出力に対応するＬ組の情報を時系列的
に出力するROMと、 前記Ｌ個の第１の出力用クロック信号によってそれぞれ
時系列的に駆動され、前記アップダウンカウンタ用クロ
ック信号の１周期の間に前記ROMから順次出力されるＬ
組の出力情報をそれぞれ保持するように並列に配置され
たＬ個の保持回路と、 前記第２の出力用クロック信号によって駆動され、前記
Ｌ個の保持回路からの出力情報を２つに分割して同時に
出力する回路と、 該同時に出力する回路の出力を入力とする２つのD/A変
換器と、 を備えたことを特徴とするスペースダイバーシチ制御回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1160939A JP2526668B2 (ja) | 1989-06-26 | 1989-06-26 | スペ―スダイバ―シチ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1160939A JP2526668B2 (ja) | 1989-06-26 | 1989-06-26 | スペ―スダイバ―シチ制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0327627A JPH0327627A (ja) | 1991-02-06 |
| JP2526668B2 true JP2526668B2 (ja) | 1996-08-21 |
Family
ID=15725497
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1160939A Expired - Lifetime JP2526668B2 (ja) | 1989-06-26 | 1989-06-26 | スペ―スダイバ―シチ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2526668B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4915838B2 (ja) * | 2006-02-22 | 2012-04-11 | パナソニック株式会社 | 壁面収納装置 |
-
1989
- 1989-06-26 JP JP1160939A patent/JP2526668B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0327627A (ja) | 1991-02-06 |
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