JP2702111B2 - 多段分周バイナリ・カウンタ - Google Patents
多段分周バイナリ・カウンタInfo
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- JP2702111B2 JP2702111B2 JP60294244A JP29424485A JP2702111B2 JP 2702111 B2 JP2702111 B2 JP 2702111B2 JP 60294244 A JP60294244 A JP 60294244A JP 29424485 A JP29424485 A JP 29424485A JP 2702111 B2 JP2702111 B2 JP 2702111B2
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Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は２進数値信号の多段分周バイナリ・カウンタ
に関する。 （従来の技術） 多段分周バイナリ・カウンタは、異なる２進数値信号
をデューティ比の異なるパルス信号に変換するいわゆる
パルス幅変調を行なうに適しており、電圧制御発振器
（VCO）の制御信号発生回路などによく用いられる。こ
の目的に使用される多段分周バイナリ・カウンタは、ゲ
ートの伝ぱん遅延時間Tpdの小さなことが要求されるの
で、通常、完全並列キャリー同期方式に構成され、ま
た、その出力側は各段からの分周出力のカウント・アッ
プ信号を出力するＮ入力論理積回路から構成される。 （発明が解決しようとする問題点） しかしながら、この従来の回路構成によると、第２段
目以降に含まれるキャリー信号発生回路の論理積回路
（以下アンド回路という）は、後段に行くほどその入力
数を増やし使用する半導体素子数を増加せしめる。すな
わち、入力する２進数値信号がＮビット構成のものであ
れば、最終段におけるアンド回路の入力数は（Ｎ−１）
本となり、使用する半導体素子数の増加と共にその伝ぱ
ん遅延時間Tpdも増大して行く。通常、この伝ぱん遅延
時間Tpdの大きさは入力ビット数Ｎにほぼ比例して増大
して行く。一般に並列キャリー方式では、一段当りの伝
ぱん遅延時間Tpdの大きさがクロック信号の最高周波数
において、そのアクティブでない期間より短いことが条
件とされているので、結局のところ、この従来回路構成
の多段分周バイナリ・カウンタの最高動作周波数は、入
力ビット数Ｎにほぼ比例して増大して行く最終段におけ
る（Ｎ−１）入力アンド回路の伝ぱん遅延時間Tpdの大
きさにより左右される。また、入力ビット数Ｎの増加と
共に起こる伝ぱん遅延時間Tpdの好ましからざる増大問
題は、出力側におけるＮ入力アンド回路にも同じ理由で
同様に生ずる。この出力側アンド回路の入力数はカウン
タ段のものより１本多いので、この影響は更に大きい。 通常、この完全並列キャリー方式における上記の問題
点は、キャリー供給をいわゆる混合方式とすることで一
般には解決される。この混合方式とは、カウンタ全体を
数段毎にグループ分けし、グループ内は並列方式、グル
ープ間を直列方式に構成したキャリー供給方式である。
これによると、各グループの最終段に属するアンド回路
の入力数を減らすことができるので、これによる遅延時
間の問題は解決される。しかし、２進数値信号の多段分
周カウンタの如くカウンタ段にセレクタ回路などが挿入
されるものでは、グループ内の遅延時間の累積によりグ
ループ間キャリー信号の伝ぱん時間に大きな遅れを生ず
るので、要求されるきわめて高速な回路動作に充分に対
応することができない。とりわけ、出力側アンド回路の
伝ぱん遅延時間の改善には殆んど役に立たず、入力ビッ
ト数Ｎの増加と共にカウンタ回路全体の最高動作周波数
に対し、依然として著しい制限を与える。 すなわち、従来回路構成の多段分周バイナリ・カウン
タは、入力する２進数値信号のビット数Ｎの増加と共に
最高動作周波数を著しく制限するので、極めて大きなビ
ット構成の数値信号に対しては迅速な信号変換動作を行
なうことができない。 〔発明の目的〕 本発明の目的は、上記の情況に鑑み、ブロック間キャ
リー信号をクロック信号と同期させ、且つ出力側アンド
回路の入力数を大幅に減らし得るように回路構成し、最
高動作周波数を著しく高めた２進数値信号の多段分周バ
イナリ・カウンタを提供することである。 〔発明の構成〕 本発明の多段分周バイナリ・カウンタは、２進数値信
号のＮビットを複数個のグループに入力せしめるＮ個の
入力端子と、前記入力端子にそれぞれ接続されグループ
内それぞれのビット信号を分周カウントする並列キャリ
ー方式の多段分周カウンタ回路と、前記多段分周カウン
タ回路のグループ毎にカウント・アップ信号出力をクロ
ック信号にそれぞれ同期させてリタイミングし前段グル
ープから後段グループに属する多段分周カウンタ回路に
順次キャリー信号として供給する複数個のフリップ・フ
ロップ回路とを備えることを含む。 また、本発明の多段分周バイナリ・カウンタは、前記
グループの最終グループに属する多段分周カウンタ回路
のカウント・アップ信号出力とその前段グループが出力
するキャリー信号との論理積出力を、前記フリップ・フ
ロップ回路を介してリタイミングし外部出力信号とする
ことを含んで構成される。 〔問題点を解決するための手段〕 すなわち、本発明によれば、２進数値信号のＮビット
は従来の混合方式に做って複数個のグループに区分され
て入力され、それぞれのビットはグループ内に並列キャ
リー方式の多段分周カウント回路で同じように分周カウ
ントされる。ここで、前段グループから後段グループに
属する多段分周カウンタ回路に供給されるキャリー信号
は、それぞれグループ毎のカウント・アップ信号のクロ
ック信号によるリタイミング出力が利用される。すなわ
ち、それぞれのカウント・アップ信号出力はそれぞれに
準備されたＤ形フリップ回路のＤ端子に入り、クロック
端子Ｃに加えられるクロック信号と同期調整された後、
前段グループから後段グループに対する順次のキャリー
信号となる。また、出力側のアンド回路は、最終グルー
プに属する多段分周カウンタ回路の各分周出力とその前
段グループが出力するキャリー信号とをそれぞれ入力信
号とするよう回路構成される。すなわち、最終グループ
の分周カウンタ回路がｍ段構成の場合であれば、入力ビ
ット数Ｎよりはるかに少ない（ｍ＋１）入力のアンド回
路に構成される。このアンド回路出力は、結局、最終段
グループに属する多段分周カウンタ回路の各分周出力と
その前段グループまでが出力する分周出力の全てのカウ
ント・アップ信号出力に相当し、準備されたＤ形フリッ
プ・フロップ回路を介し同様にクロック信号によりリタ
イミングされた後、外部出力信号として利用される。 〔作用〕 入力Ｎビットの複数グループへの区分は、従来の混合
キャリー方式の場合と同じくキャリー信号を発生するア
ンド回路の入力数を著しく減らし、この伝ぱん遅延時間
Tpdを効果的に改善するよう作用する。また、グループ
毎に挿入されるＤ形フリップ・フロップ回路は、グルー
プ内に生ずる信号伝ぱん遅延時間の累積を解消すると共
に、クロック信号に忠実に追縦するキャリー信号を前段
グループから後段グループに順次供給し得る回路構成を
与える。グループ毎の各分周出力のカウント・アップ信
号出力をグループ間キャリー信号とするキャリー供給方
式は、出力側アンド回路の入力数を入力ビット数Ｎより
はるかに少ない（ｍ＋１）入力に設定し得ることを可能
とし、この伝ぱん遅延時間Tpdの大きさを入力ビット数
Ｎの増加に対し全く無関係に選択せしめ得る。すなわ
ち、グループ毎に挿入されるＤ形フリップ・フロップ回
路のリタイミング機能は、カウンタ全体の伝ぱん遅延時
間Tpdを改善すると共に回路動作を安定化するよう作用
し、また、各グループ毎にカウント・アップ信号のリタ
イミング出力をグループ間キャリー信号とする回路構成
は、クロック信号に忠実に追縦する安定な回路動作と出
力側アンド回路の伝ぱん遅延時間Tpdを入力ビット数Ｎ
の大きさとは全く関係なく、大幅に減少せしめ得るよう
機能する。以下図面を参照して本発明を詳細に説明す
る。 〔実施例〕 第１図は本発明の一実施例を示す接続回路図で、入力
ビットＮを２つのグループに区分して入力させた最も簡
単な場合を示す。本実施例では２進数値信号を６ビット
構成とした場合が示され、D0,D1,D2の３つのビットは第
１おグループＩを形成して入力端子1,2および３にそれ
ぞれ入力され、また、D3,D4およびD5の３つのビットは
第２のグループIIを形成して入力端子4,5および６にそ
れぞれ入力されるよう構成される。ここで、端子７はク
ロック信号CLKの入力端子である。また、各ビット入力
端子にはセレクタ８を介してフリップ・フロップ回路９
がそれぞれ接続され、インバータ回路10、エクスクリィ
・オア回路11およびアンド回路12を適宜用い、従来と同
じ並列キャリー方式に回路構成された多段分周カウンタ
回路が、グループＩおよびII内にそれぞれ独立に配置さ
れる。更に、本実施例では、グループＩに属する３つの
フリップ・フロップ回路９の分周カウント出力をカウン
ト・アップする３入力アンド回路13およびこのカウント
・アップ信号をクロック信号CLK同期させてリタイミン
グするＤ形フリップ・フロップ回路14と、グループIIに
属し同様に機能する４入力アンド回路15およびＤ形フリ
ップ・フロップ回路16とをそれぞれ含む。ここで、Ｄ形
フリップ・フロップ回路14の出力はグループ間キャリー
信号としてグループIIの多段分周カウンタ回路にその一
部を供給し、また、一部が４入力アンド回路15の一入力
となり、Ｄ形フリップ・フロップ回路16から外部出力信
号Ｆが得られるよう結線される。 本実施例では、D0〜D5の各入力ビットは外部出力信号
が“0"レベルを示すときセレクタ８を介しフリップ・フ
ロップ回路９にそれぞれ一斉に入力され、MSBのビットD
0からLSBのビットD5に向かい従来と全く同様に順次1/2,
1/4,1/8,…,1/64にそれぞれ分周される。グループＩに
属する1/2,1/4および1/8の３つの分周出力は３入力アン
ド回路13でカウント・アップ出力が検出され、このカウ
ント・アップ信号出力はＤ形フリップ・フロップ回路14
に入り、クロック端子７からのクロック信号CLKにより
リタイミングされる。このリタイミング効果により、セ
レクタ８およびエクスクリィシブ・オア回路11の各遅延
素子に基因する各段分周カウンタ回路の累積遅延時間は
解消され、クロック信号CLKに忠実に追縦するキャリー
信号をグループIIに属する分周カウンタ回路の各段に与
えることができる。また、グループIIに属する1/16,1/3
2および1/64の３つの分周出力は、上記Ｄ形フリップ・
フロップ回路14の出力と共に４入力アンド回路15に入
り、これらのカウント・アップ出力が検出される。既に
明らかなように、Ｄ形フリップ・フロップ回路14の出力
はグループＩのカウント・アップ信号出力を含んでいる
ので、Ｄ形フリップ・フロップ回路16の出力端子Ｑから
はD0〜D5の６ビットから成る入力数値信号のパルス幅変
調信号が外部出力信号ＦとしＦとして出力される。 以上は６ビット入力を２グループに区分した場合につ
いて説明したが、これを更に一般化しＮビット入力をそ
れぞれｍ段構成の分周カンウンタ回路の複数グループに
区分した場合でも容易に実施し得ることは明らかであ
る。 〔発明の効果〕 以上詳細に説明したように、本発明によれば、並列キ
ャリー方式の特長を生かしつつ出力側を含めそのアンド
回路入力数を著しく減少せしめる外、グループ内の累積
遅延時間を解消し得るので、カウンタ全体の伝ぱん遅延
時間Tpdを顕著に改善することができる。このことは従
来の回路構成と比較することで、より一層理解される。 第２図は従来の多段分周バイナリ・カウンタの接続回
路図で、第１図と共通するものには同一符号が用いられ
ている。２つの接続回路の比較により明らかなように、
アンド回路12の入力数は、第１図のものではグループ毎
に均等とされ最終段においても変わらないのに対し、第
２図のものでは段数の増加と共に増え続け最終段では
（Ｎ−１）本の入力数となる。同様に出力側アンド回路
15および17の入力数の比較では、一方が常にＮ本を必要
とするのに対し他方は最終グループをｍ段構成とした場
合、これより遥るかに少ない（ｍ＋１）本で足り、且つ
入力ビット数Ｎに制約されない。 また、カウンタ全体はクロック信号CLKと常に同期が
保たれているので、回路動作はきわめ安定化される。従
って、カウンタ回路を構成するフリップ・フロップ回路
の伝ぱん遅延時間特性で制約される範囲内において動作
周波数を高めることができ、非常に大きな数値信号に対
して高速且つ安定に回路動作を行わしめ得る。
に関する。 （従来の技術） 多段分周バイナリ・カウンタは、異なる２進数値信号
をデューティ比の異なるパルス信号に変換するいわゆる
パルス幅変調を行なうに適しており、電圧制御発振器
（VCO）の制御信号発生回路などによく用いられる。こ
の目的に使用される多段分周バイナリ・カウンタは、ゲ
ートの伝ぱん遅延時間Tpdの小さなことが要求されるの
で、通常、完全並列キャリー同期方式に構成され、ま
た、その出力側は各段からの分周出力のカウント・アッ
プ信号を出力するＮ入力論理積回路から構成される。 （発明が解決しようとする問題点） しかしながら、この従来の回路構成によると、第２段
目以降に含まれるキャリー信号発生回路の論理積回路
（以下アンド回路という）は、後段に行くほどその入力
数を増やし使用する半導体素子数を増加せしめる。すな
わち、入力する２進数値信号がＮビット構成のものであ
れば、最終段におけるアンド回路の入力数は（Ｎ−１）
本となり、使用する半導体素子数の増加と共にその伝ぱ
ん遅延時間Tpdも増大して行く。通常、この伝ぱん遅延
時間Tpdの大きさは入力ビット数Ｎにほぼ比例して増大
して行く。一般に並列キャリー方式では、一段当りの伝
ぱん遅延時間Tpdの大きさがクロック信号の最高周波数
において、そのアクティブでない期間より短いことが条
件とされているので、結局のところ、この従来回路構成
の多段分周バイナリ・カウンタの最高動作周波数は、入
力ビット数Ｎにほぼ比例して増大して行く最終段におけ
る（Ｎ−１）入力アンド回路の伝ぱん遅延時間Tpdの大
きさにより左右される。また、入力ビット数Ｎの増加と
共に起こる伝ぱん遅延時間Tpdの好ましからざる増大問
題は、出力側におけるＮ入力アンド回路にも同じ理由で
同様に生ずる。この出力側アンド回路の入力数はカウン
タ段のものより１本多いので、この影響は更に大きい。 通常、この完全並列キャリー方式における上記の問題
点は、キャリー供給をいわゆる混合方式とすることで一
般には解決される。この混合方式とは、カウンタ全体を
数段毎にグループ分けし、グループ内は並列方式、グル
ープ間を直列方式に構成したキャリー供給方式である。
これによると、各グループの最終段に属するアンド回路
の入力数を減らすことができるので、これによる遅延時
間の問題は解決される。しかし、２進数値信号の多段分
周カウンタの如くカウンタ段にセレクタ回路などが挿入
されるものでは、グループ内の遅延時間の累積によりグ
ループ間キャリー信号の伝ぱん時間に大きな遅れを生ず
るので、要求されるきわめて高速な回路動作に充分に対
応することができない。とりわけ、出力側アンド回路の
伝ぱん遅延時間の改善には殆んど役に立たず、入力ビッ
ト数Ｎの増加と共にカウンタ回路全体の最高動作周波数
に対し、依然として著しい制限を与える。 すなわち、従来回路構成の多段分周バイナリ・カウン
タは、入力する２進数値信号のビット数Ｎの増加と共に
最高動作周波数を著しく制限するので、極めて大きなビ
ット構成の数値信号に対しては迅速な信号変換動作を行
なうことができない。 〔発明の目的〕 本発明の目的は、上記の情況に鑑み、ブロック間キャ
リー信号をクロック信号と同期させ、且つ出力側アンド
回路の入力数を大幅に減らし得るように回路構成し、最
高動作周波数を著しく高めた２進数値信号の多段分周バ
イナリ・カウンタを提供することである。 〔発明の構成〕 本発明の多段分周バイナリ・カウンタは、２進数値信
号のＮビットを複数個のグループに入力せしめるＮ個の
入力端子と、前記入力端子にそれぞれ接続されグループ
内それぞれのビット信号を分周カウントする並列キャリ
ー方式の多段分周カウンタ回路と、前記多段分周カウン
タ回路のグループ毎にカウント・アップ信号出力をクロ
ック信号にそれぞれ同期させてリタイミングし前段グル
ープから後段グループに属する多段分周カウンタ回路に
順次キャリー信号として供給する複数個のフリップ・フ
ロップ回路とを備えることを含む。 また、本発明の多段分周バイナリ・カウンタは、前記
グループの最終グループに属する多段分周カウンタ回路
のカウント・アップ信号出力とその前段グループが出力
するキャリー信号との論理積出力を、前記フリップ・フ
ロップ回路を介してリタイミングし外部出力信号とする
ことを含んで構成される。 〔問題点を解決するための手段〕 すなわち、本発明によれば、２進数値信号のＮビット
は従来の混合方式に做って複数個のグループに区分され
て入力され、それぞれのビットはグループ内に並列キャ
リー方式の多段分周カウント回路で同じように分周カウ
ントされる。ここで、前段グループから後段グループに
属する多段分周カウンタ回路に供給されるキャリー信号
は、それぞれグループ毎のカウント・アップ信号のクロ
ック信号によるリタイミング出力が利用される。すなわ
ち、それぞれのカウント・アップ信号出力はそれぞれに
準備されたＤ形フリップ回路のＤ端子に入り、クロック
端子Ｃに加えられるクロック信号と同期調整された後、
前段グループから後段グループに対する順次のキャリー
信号となる。また、出力側のアンド回路は、最終グルー
プに属する多段分周カウンタ回路の各分周出力とその前
段グループが出力するキャリー信号とをそれぞれ入力信
号とするよう回路構成される。すなわち、最終グループ
の分周カウンタ回路がｍ段構成の場合であれば、入力ビ
ット数Ｎよりはるかに少ない（ｍ＋１）入力のアンド回
路に構成される。このアンド回路出力は、結局、最終段
グループに属する多段分周カウンタ回路の各分周出力と
その前段グループまでが出力する分周出力の全てのカウ
ント・アップ信号出力に相当し、準備されたＤ形フリッ
プ・フロップ回路を介し同様にクロック信号によりリタ
イミングされた後、外部出力信号として利用される。 〔作用〕 入力Ｎビットの複数グループへの区分は、従来の混合
キャリー方式の場合と同じくキャリー信号を発生するア
ンド回路の入力数を著しく減らし、この伝ぱん遅延時間
Tpdを効果的に改善するよう作用する。また、グループ
毎に挿入されるＤ形フリップ・フロップ回路は、グルー
プ内に生ずる信号伝ぱん遅延時間の累積を解消すると共
に、クロック信号に忠実に追縦するキャリー信号を前段
グループから後段グループに順次供給し得る回路構成を
与える。グループ毎の各分周出力のカウント・アップ信
号出力をグループ間キャリー信号とするキャリー供給方
式は、出力側アンド回路の入力数を入力ビット数Ｎより
はるかに少ない（ｍ＋１）入力に設定し得ることを可能
とし、この伝ぱん遅延時間Tpdの大きさを入力ビット数
Ｎの増加に対し全く無関係に選択せしめ得る。すなわ
ち、グループ毎に挿入されるＤ形フリップ・フロップ回
路のリタイミング機能は、カウンタ全体の伝ぱん遅延時
間Tpdを改善すると共に回路動作を安定化するよう作用
し、また、各グループ毎にカウント・アップ信号のリタ
イミング出力をグループ間キャリー信号とする回路構成
は、クロック信号に忠実に追縦する安定な回路動作と出
力側アンド回路の伝ぱん遅延時間Tpdを入力ビット数Ｎ
の大きさとは全く関係なく、大幅に減少せしめ得るよう
機能する。以下図面を参照して本発明を詳細に説明す
る。 〔実施例〕 第１図は本発明の一実施例を示す接続回路図で、入力
ビットＮを２つのグループに区分して入力させた最も簡
単な場合を示す。本実施例では２進数値信号を６ビット
構成とした場合が示され、D0,D1,D2の３つのビットは第
１おグループＩを形成して入力端子1,2および３にそれ
ぞれ入力され、また、D3,D4およびD5の３つのビットは
第２のグループIIを形成して入力端子4,5および６にそ
れぞれ入力されるよう構成される。ここで、端子７はク
ロック信号CLKの入力端子である。また、各ビット入力
端子にはセレクタ８を介してフリップ・フロップ回路９
がそれぞれ接続され、インバータ回路10、エクスクリィ
・オア回路11およびアンド回路12を適宜用い、従来と同
じ並列キャリー方式に回路構成された多段分周カウンタ
回路が、グループＩおよびII内にそれぞれ独立に配置さ
れる。更に、本実施例では、グループＩに属する３つの
フリップ・フロップ回路９の分周カウント出力をカウン
ト・アップする３入力アンド回路13およびこのカウント
・アップ信号をクロック信号CLK同期させてリタイミン
グするＤ形フリップ・フロップ回路14と、グループIIに
属し同様に機能する４入力アンド回路15およびＤ形フリ
ップ・フロップ回路16とをそれぞれ含む。ここで、Ｄ形
フリップ・フロップ回路14の出力はグループ間キャリー
信号としてグループIIの多段分周カウンタ回路にその一
部を供給し、また、一部が４入力アンド回路15の一入力
となり、Ｄ形フリップ・フロップ回路16から外部出力信
号Ｆが得られるよう結線される。 本実施例では、D0〜D5の各入力ビットは外部出力信号
が“0"レベルを示すときセレクタ８を介しフリップ・フ
ロップ回路９にそれぞれ一斉に入力され、MSBのビットD
0からLSBのビットD5に向かい従来と全く同様に順次1/2,
1/4,1/8,…,1/64にそれぞれ分周される。グループＩに
属する1/2,1/4および1/8の３つの分周出力は３入力アン
ド回路13でカウント・アップ出力が検出され、このカウ
ント・アップ信号出力はＤ形フリップ・フロップ回路14
に入り、クロック端子７からのクロック信号CLKにより
リタイミングされる。このリタイミング効果により、セ
レクタ８およびエクスクリィシブ・オア回路11の各遅延
素子に基因する各段分周カウンタ回路の累積遅延時間は
解消され、クロック信号CLKに忠実に追縦するキャリー
信号をグループIIに属する分周カウンタ回路の各段に与
えることができる。また、グループIIに属する1/16,1/3
2および1/64の３つの分周出力は、上記Ｄ形フリップ・
フロップ回路14の出力と共に４入力アンド回路15に入
り、これらのカウント・アップ出力が検出される。既に
明らかなように、Ｄ形フリップ・フロップ回路14の出力
はグループＩのカウント・アップ信号出力を含んでいる
ので、Ｄ形フリップ・フロップ回路16の出力端子Ｑから
はD0〜D5の６ビットから成る入力数値信号のパルス幅変
調信号が外部出力信号ＦとしＦとして出力される。 以上は６ビット入力を２グループに区分した場合につ
いて説明したが、これを更に一般化しＮビット入力をそ
れぞれｍ段構成の分周カンウンタ回路の複数グループに
区分した場合でも容易に実施し得ることは明らかであ
る。 〔発明の効果〕 以上詳細に説明したように、本発明によれば、並列キ
ャリー方式の特長を生かしつつ出力側を含めそのアンド
回路入力数を著しく減少せしめる外、グループ内の累積
遅延時間を解消し得るので、カウンタ全体の伝ぱん遅延
時間Tpdを顕著に改善することができる。このことは従
来の回路構成と比較することで、より一層理解される。 第２図は従来の多段分周バイナリ・カウンタの接続回
路図で、第１図と共通するものには同一符号が用いられ
ている。２つの接続回路の比較により明らかなように、
アンド回路12の入力数は、第１図のものではグループ毎
に均等とされ最終段においても変わらないのに対し、第
２図のものでは段数の増加と共に増え続け最終段では
（Ｎ−１）本の入力数となる。同様に出力側アンド回路
15および17の入力数の比較では、一方が常にＮ本を必要
とするのに対し他方は最終グループをｍ段構成とした場
合、これより遥るかに少ない（ｍ＋１）本で足り、且つ
入力ビット数Ｎに制約されない。 また、カウンタ全体はクロック信号CLKと常に同期が
保たれているので、回路動作はきわめ安定化される。従
って、カウンタ回路を構成するフリップ・フロップ回路
の伝ぱん遅延時間特性で制約される範囲内において動作
周波数を高めることができ、非常に大きな数値信号に対
して高速且つ安定に回路動作を行わしめ得る。
【図面の簡単な説明】
第１図は本発明の一実施例を示す接続回路図、第２図は
従来の多段分周バイナリ・カウンタの接続回路図であ
る。 １〜６……ビット入力端子、７……クロック信号入力端
子、８……セレクタ、９……フリップ・フロップ回路、
10……インバータ回路、11……エクスクリィシブ・オア
回路、12,13,15,17……アンド回路、14,15……Ｄ形フリ
ップ・フロップ回路、I,II……区分グループ番号、D0〜
D5……入力ビット、Ｆ……外部出力信号、CLK……クロ
ック信号。
従来の多段分周バイナリ・カウンタの接続回路図であ
る。 １〜６……ビット入力端子、７……クロック信号入力端
子、８……セレクタ、９……フリップ・フロップ回路、
10……インバータ回路、11……エクスクリィシブ・オア
回路、12,13,15,17……アンド回路、14,15……Ｄ形フリ
ップ・フロップ回路、I,II……区分グループ番号、D0〜
D5……入力ビット、Ｆ……外部出力信号、CLK……クロ
ック信号。
Claims (1)
- (57)【特許請求の範囲】 １．共通のクロックを供給され第１の制御入力信号に応
じて分周カウント動作を行う複数の第１のカウンタ及び
前記複数の第１のカウンタからの出力に応じて第１のカ
ウントアップ信号を出力する第１の論理回路を有する第
１の多段分周カウンタ回路と、前記クロックを供給され
第２の制御入力信号及びキャリー入力信号に応じて分周
カウント動作を行う複数の第２カウンタ及び前記複数の
第２のカウンタからの出力及び前記キャリー入力信号に
応じて第２のカウントアップ信号を出力する第２の論理
回路を有する第２の多段分周カウンタ回路と、前記第１
のカウントアップ信号を前記クロックに応じて保持し前
記キャリー入力信号として前記複数の第２のカウンタ及
び前記第２の論理回路に対して出力する第１のフリップ
フロップと、前記第２のカウントアップ信号を前記クロ
ックに応じて保持し出力信号及びリセット信号として出
力する第２のフリップフロップとを備えることを特徴と
する多段分周バイナリカウンタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60294244A JP2702111B2 (ja) | 1985-12-25 | 1985-12-25 | 多段分周バイナリ・カウンタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60294244A JP2702111B2 (ja) | 1985-12-25 | 1985-12-25 | 多段分周バイナリ・カウンタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62151023A JPS62151023A (ja) | 1987-07-06 |
| JP2702111B2 true JP2702111B2 (ja) | 1998-01-21 |
Family
ID=17805216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60294244A Expired - Lifetime JP2702111B2 (ja) | 1985-12-25 | 1985-12-25 | 多段分周バイナリ・カウンタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2702111B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4759043A (en) * | 1987-04-02 | 1988-07-19 | Raytheon Company | CMOS binary counter |
| JP2733251B2 (ja) * | 1988-06-30 | 1998-03-30 | シャープ株式会社 | 同期式プログラマブルカウンタ |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59221031A (ja) * | 1983-05-31 | 1984-12-12 | Fujitsu Ltd | 分周回路 |
| JPS6010922A (ja) * | 1983-06-30 | 1985-01-21 | Nec Corp | バイナリ−カウンタ |
-
1985
- 1985-12-25 JP JP60294244A patent/JP2702111B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62151023A (ja) | 1987-07-06 |
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