JPS6010922A - バイナリ−カウンタ - Google Patents
バイナリ−カウンタInfo
- Publication number
- JPS6010922A JPS6010922A JP11913083A JP11913083A JPS6010922A JP S6010922 A JPS6010922 A JP S6010922A JP 11913083 A JP11913083 A JP 11913083A JP 11913083 A JP11913083 A JP 11913083A JP S6010922 A JPS6010922 A JP S6010922A
- Authority
- JP
- Japan
- Prior art keywords
- output
- clock
- flip
- lip
- flops
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
- H03K23/50—Gating or clocking signals applied to all stages, i.e. synchronous counters using bi-stable regenerative trigger circuits
Landscapes
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の属する技術分野
本発明は、バイナリ−カウンタに関し、Ｗに高速でキャ
リー信号を出力する回路に関する。
リー信号を出力する回路に関する。
（２）従来技術の説明
従来、この種のバイナリ−カウンタにおけるキャリー出
力回路は、パイナリーカクンタを構成する各７リツプ７
０ツブが総てｌとなったことを、多入力ゲートにより＠
出し、そのゲート出力をキャリー信号として出力してい
た。したがって、キャリー信号が出力されるまでの遅延
時間は、クロックの立上り点から計算すると、フリップ
７０ツブの遅延とゲートの遅延の和となり大きな遅延時
間となる欠点を有していた。
力回路は、パイナリーカクンタを構成する各７リツプ７
０ツブが総てｌとなったことを、多入力ゲートにより＠
出し、そのゲート出力をキャリー信号として出力してい
た。したがって、キャリー信号が出力されるまでの遅延
時間は、クロックの立上り点から計算すると、フリップ
７０ツブの遅延とゲートの遅延の和となり大きな遅延時
間となる欠点を有していた。
（３）発明の目的
本発明は、バイナリ−カウンタを構成する７リツプ７０
ノブの最下桁がＯでそれ以外の上位桁がすべてｌである
ことを検出し、その信号をパイナリーカクンタを動作さ
せているクロックと同一クロックで動作する７リツプ７
０ツブで読み込ませ、その７リツプ７０ツブの出力をキ
ャリー出力とすることにより上記欠点を除去し、キャリ
ー信号出〃の遅延時間が従来回路に比ベゲート回路の遅
延時間だけ少くできる様−にしたパイナリーカクンタを
提供するものである。
ノブの最下桁がＯでそれ以外の上位桁がすべてｌである
ことを検出し、その信号をパイナリーカクンタを動作さ
せているクロックと同一クロックで動作する７リツプ７
０ツブで読み込ませ、その７リツプ７０ツブの出力をキ
ャリー出力とすることにより上記欠点を除去し、キャリ
ー信号出〃の遅延時間が従来回路に比ベゲート回路の遅
延時間だけ少くできる様−にしたパイナリーカクンタを
提供するものである。
（４）発明の構成
本発明の特徴は、最下桁の７リツプ７０ツブが０で、そ
の他の７リツプ７０ツブが総て１であることを検出する
演出回路と、その検出回路出力をデータ人力としパイナ
リーカクンタを構成するクリップ７０ツブのクロックと
同一位相のクロックで動作するスリップ７０ソツとで構
成され、その７リツプ７０ツブ出力をキャリー信号とす
るキャリー信号発生回路を有するバイナリ−カウンタに
ある。
の他の７リツプ７０ツブが総て１であることを検出する
演出回路と、その検出回路出力をデータ人力としパイナ
リーカクンタを構成するクリップ７０ツブのクロックと
同一位相のクロックで動作するスリップ７０ソツとで構
成され、その７リツプ７０ツブ出力をキャリー信号とす
るキャリー信号発生回路を有するバイナリ−カウンタに
ある。
（５）実施例
次に本発明の実施例について図面を参照して説明する。
第１図を参照すると本発明の実施例はクロックの人力端
子１０と、乏のクロックで動作するクリップ７０ツブ２
１，２２．２３，２４゜２５と、７リツプ７０ツブ２１
のＱ出力を人力とするインバータ３１と、７リツプ７０
ツブ２１と２２のＱ出力を人力とするＮＡＮＤゲート３
２と、７リツプ７０ツブ２１，２２．２３のＱ出力を人
力とするＮＡＮＤゲート３３とインバータ３１の出力と
７リツプ７０ツブ２２のＱ出力を人力とする排他的論理
和４１とゲート３２の出力と７リツプフロツプ２３のＱ
出力を入力とする排他的論理和４２とゲート３３の出力
とフリップ７０ツブ２４のＱ出力を入力とする排他的論
理和４３と７リツプ７０ツブ２１，２２，２３．２４の
各々Ｑ。
子１０と、乏のクロックで動作するクリップ７０ツブ２
１，２２．２３，２４゜２５と、７リツプ７０ツブ２１
のＱ出力を人力とするインバータ３１と、７リツプ７０
ツブ２１と２２のＱ出力を人力とするＮＡＮＤゲート３
２と、７リツプ７０ツブ２１，２２．２３のＱ出力を人
力とするＮＡＮＤゲート３３とインバータ３１の出力と
７リツプ７０ツブ２２のＱ出力を人力とする排他的論理
和４１とゲート３２の出力と７リツプフロツプ２３のＱ
出力を入力とする排他的論理和４２とゲート３３の出力
とフリップ７０ツブ２４のＱ出力を入力とする排他的論
理和４３と７リツプ７０ツブ２１，２２，２３．２４の
各々Ｑ。
Ｑ、Ｑ、Ｑ出刃を大力とするＮＡＮＤゲート５１と、ゲ
ート５１の出力を人力としてクロック端子１０のクロッ
クで動作するスリップ７０ツブ２５と、７リツプ７０ツ
ブ２５のＱ出力をキャリー信号とするキャリー信号出力
端子で構成されている。
ート５１の出力を人力としてクロック端子１０のクロッ
クで動作するスリップ７０ツブ２５と、７リツプ７０ツ
ブ２５のＱ出力をキャリー信号とするキャリー信号出力
端子で構成されている。
次に本実施例の回路について第２図を参照しながら説明
する。フリップフロップ２１，２２゜２３．２４は、そ
れぞれクロック信号を２分周。
する。フリップフロップ２１，２２゜２３．２４は、そ
れぞれクロック信号を２分周。
４分周、８分周、１６分周している。ゲート５１は上記
クリップ７０ツブ２１． ２２． ２３． ２４がそれ
ぞれ０． ｌ、１． １となったときのみ０と ］なる
。クリップ７０ツブ２５のＱ出力はゲート５１の出力′
ｆ：ｌクロック遅らせる為に結果的に７リツプ７０ツブ
２１，２２，２３．２４がすべてｌとなったときと同一
タイミングにキャリー信号を出力する。従って、キャリ
ー信号は、クロック信号から７リツプ７０ツブの遅れの
みの遅延で出力される。
クリップ７０ツブ２１． ２２． ２３． ２４がそれ
ぞれ０． ｌ、１． １となったときのみ０と ］なる
。クリップ７０ツブ２５のＱ出力はゲート５１の出力′
ｆ：ｌクロック遅らせる為に結果的に７リツプ７０ツブ
２１，２２，２３．２４がすべてｌとなったときと同一
タイミングにキャリー信号を出力する。従って、キャリ
ー信号は、クロック信号から７リツプ７０ツブの遅れの
みの遅延で出力される。
尚、本実施例の説明ではバイナリ−カウンタのビット数
を４としたが、４ビット以上のカウンタについても１本
発明を実施することができ、さらにクリヤー、ロード機
能を有するバイナリ−カウンタについても同様である。
を４としたが、４ビット以上のカウンタについても１本
発明を実施することができ、さらにクリヤー、ロード機
能を有するバイナリ−カウンタについても同様である。
（６）発明の効果
本発明は以上説明したように、最下桁の７リツプフロツ
プがＯでそれ以上の桁はすべて１であることを検出しそ
の出カケ７リツプフロツプで１クロック遅らせる様に構
成することにより高速でキャリー信号を出力する効果が
ある。
プがＯでそれ以上の桁はすべて１であることを検出しそ
の出カケ７リツプフロツプで１クロック遅らせる様に構
成することにより高速でキャリー信号を出力する効果が
ある。
第１図は本発明の実施例を示した回路図、第２図は第１
図に示した回路の動作を説明するタイムチャートである
。 なお図において、１０・・・・・・クロック入力端子。 ２１．２２，２３，２４．２５・・・・・・７リツプ７
０ッ７’、３１・・・・・・インバータ、３２．３３・
・・・・・ＮＡＮＤゲート、４１，４２．４３・・・・
・・排他的論理和、５１・・・・・・ＮＡＮＤゲート、
６０・・・・・・キャリー出力端子、である。
図に示した回路の動作を説明するタイムチャートである
。 なお図において、１０・・・・・・クロック入力端子。 ２１．２２，２３，２４．２５・・・・・・７リツプ７
０ッ７’、３１・・・・・・インバータ、３２．３３・
・・・・・ＮＡＮＤゲート、４１，４２．４３・・・・
・・排他的論理和、５１・・・・・・ＮＡＮＤゲート、
６０・・・・・・キャリー出力端子、である。
Claims (1)
- カウンタの最下桁の７リツプフロツプがＯで他の７リツ
プ７０ツブが総てｌであることを検出する検出回路と、
該検出回路出力をデータ人力とし、前記カウンタを構成
するスリップ７０ツブのクロックと同一位相のクロック
で動作するもう１つの７リツプ７０ツブとで構成され、
該７リツプ７ａツブ出力をキャリー信号とするキャリー
信号発生回路を肩することを特徴とするバイナリ−カウ
ンタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11913083A JPS6010922A (ja) | 1983-06-30 | 1983-06-30 | バイナリ−カウンタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11913083A JPS6010922A (ja) | 1983-06-30 | 1983-06-30 | バイナリ−カウンタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6010922A true JPS6010922A (ja) | 1985-01-21 |
Family
ID=14753678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11913083A Pending JPS6010922A (ja) | 1983-06-30 | 1983-06-30 | バイナリ−カウンタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6010922A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61202526A (ja) * | 1985-03-06 | 1986-09-08 | Nippon Telegr & Teleph Corp <Ntt> | 同期式２進カウンタ |
| JPS62151023A (ja) * | 1985-12-25 | 1987-07-06 | Nec Corp | 多段分周バイナリ・カウンタ |
| JPS63262918A (ja) * | 1987-04-02 | 1988-10-31 | レイセオン・カンパニー | ２進カウンタ |
| EP0326216A2 (en) * | 1988-01-28 | 1989-08-02 | Koninklijke Philips Electronics N.V. | Counter with glitchless terminal count indication |
| JPH02206222A (ja) * | 1989-02-03 | 1990-08-16 | Mitsubishi Electric Corp | カウンタ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54133067A (en) * | 1978-04-07 | 1979-10-16 | Toko Inc | Programmable counter |
-
1983
- 1983-06-30 JP JP11913083A patent/JPS6010922A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54133067A (en) * | 1978-04-07 | 1979-10-16 | Toko Inc | Programmable counter |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61202526A (ja) * | 1985-03-06 | 1986-09-08 | Nippon Telegr & Teleph Corp <Ntt> | 同期式２進カウンタ |
| JPS62151023A (ja) * | 1985-12-25 | 1987-07-06 | Nec Corp | 多段分周バイナリ・カウンタ |
| JPS63262918A (ja) * | 1987-04-02 | 1988-10-31 | レイセオン・カンパニー | ２進カウンタ |
| EP0326216A2 (en) * | 1988-01-28 | 1989-08-02 | Koninklijke Philips Electronics N.V. | Counter with glitchless terminal count indication |
| EP0326216A3 (en) * | 1988-01-28 | 1990-10-31 | Koninklijke Philips Electronics N.V. | Counter with glitchless terminal count indication |
| JPH02206222A (ja) * | 1989-02-03 | 1990-08-16 | Mitsubishi Electric Corp | カウンタ |
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