JP2564812B2 - 計数回路 - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ディジタル回路に用いられる計数回路に関
し、特に不定のタイミングで入力される信号を計数する
ための回路に関する。
し、特に不定のタイミングで入力される信号を計数する
ための回路に関する。
従来、上記計数回路は例えばマイクロプロセッサ等の
ディジタル処理回路に使用されており、ディジタル処理
回路とは非同期に外部から入力される信号の計数用とし
て動作するものである。ディジタル処理回路では、前記
外部からの信号の入力数に応じて処理モードが定められ
ている。例えば、外部入力信号として外部周辺装置から
入力されるウエイト信号が用いられる場合、前記計数回
路は待ち時間の制御カウンタとして動作する。この場
合、モードＡが指定されるとウエイト信号が１回入力さ
れた時検出信号を発生し、モードＢが指定されるとウエ
イト信号が２回入力された時検出信号を発生する。この
ようにして、指定されたモードに応じた数のウエイト信
号が入力された時検出信号を発生することによって、ウ
エイト時間の制御を行なう。
ディジタル処理回路に使用されており、ディジタル処理
回路とは非同期に外部から入力される信号の計数用とし
て動作するものである。ディジタル処理回路では、前記
外部からの信号の入力数に応じて処理モードが定められ
ている。例えば、外部入力信号として外部周辺装置から
入力されるウエイト信号が用いられる場合、前記計数回
路は待ち時間の制御カウンタとして動作する。この場
合、モードＡが指定されるとウエイト信号が１回入力さ
れた時検出信号を発生し、モードＢが指定されるとウエ
イト信号が２回入力された時検出信号を発生する。この
ようにして、指定されたモードに応じた数のウエイト信
号が入力された時検出信号を発生することによって、ウ
エイト時間の制御を行なう。
従来提案されているかかる計数回路は、第６図に示す
ように複数のフリップ・フロップからなるバイナリカウ
ンタ50（この例では２ビットのバイナリカウンタがフリ
ップ・フロップ23,24によって構成されている）と、バ
イナリカウンタの計数内容をデコードするデコーダ60
（インバータ26,27,NANDゲート28,29,30）と、指定され
たモードに応じてデコーダ出力の１つを選択する選択回
路70とからなっている。バイナリカウンタは入力信号
に応じて内容をようするカウンタで、フリップ・フロッ
プ24が下位ビット，フリップ・フロップ23が上位ビット
として割り当てられている。各フリップ・フロップはキ
ャリー信号が入力されるトリガ端子（Ｔ）を有してお
り、下位ビットから上位ビットへのキャリーの伝搬はAN
Dゲート25を介して行なわれる。デコーダ60は、カウン
タの内容が“00"の時、NANDゲート30の出力を“0"（低
アクティブ）とし、“01"および“10"の時NANDゲート2
9,28の出力を夫々“0"とする。選択回路はモード指定信
号A,Bに基いてどのNANDゲートの出力をNORゲート38に印
加するかを制御するもので、その関係は第８図に示され
ている。すなわち、第１のモード（Ａ＝0,B＝１）の時
は、入力信号が１回入力された時に検出信号を出すモ
ードである。このモードではトランスファーゲート36が
オンとなり、NANDゲート30の出力“0"がNORゲート38に
入力される。NANDゲート30はカウンタが“0.0"の時、
“0"出力を出すので、次の入力信号が入力された時NO
Rゲート38の出力は“1"となる。従って、次段のNORゲー
ト39の出力はこの時“0"となり、検出用フリップ・フロ
ップ40をセットし、そのＱ出力を“1"とする。第２のモ
ード（Ａ＝１、Ｂ＝０）では、選択回路70のトランスフ
ァーゲート33と35がオンするので、NANDゲート29の出力
“0"がNORゲート38に入力される。NANDゲート29はカウ
ンタの内容が“0.1"の時に“0"となるので、次の入力信
号が入力された時、すなわち２回目の入力信号が発
生した時NORゲート38の出力が“1"となり、NORゲート39
の出力は“0"となってフリップ・フロップ40はセットさ
れる。第３のモード（Ａ＝1,B＝１）の時は、トランス
ファーゲート34,35がオンし、カウンタが“1.0"の時
“0"になるNANDゲート28の出力がNORゲート38に入力さ
れ、３回目の入力信号が入力された時フリップ・フロ
ップ40はセットされる。なお、Ａ＝0,B＝０の時はNORゲ
ート37の出力が“1"となり、フリップ・フロップ40は強
制的にセットされ、カウンタの動作を無効にする。
ように複数のフリップ・フロップからなるバイナリカウ
ンタ50（この例では２ビットのバイナリカウンタがフリ
ップ・フロップ23,24によって構成されている）と、バ
イナリカウンタの計数内容をデコードするデコーダ60
（インバータ26,27,NANDゲート28,29,30）と、指定され
たモードに応じてデコーダ出力の１つを選択する選択回
路70とからなっている。バイナリカウンタは入力信号
に応じて内容をようするカウンタで、フリップ・フロッ
プ24が下位ビット，フリップ・フロップ23が上位ビット
として割り当てられている。各フリップ・フロップはキ
ャリー信号が入力されるトリガ端子（Ｔ）を有してお
り、下位ビットから上位ビットへのキャリーの伝搬はAN
Dゲート25を介して行なわれる。デコーダ60は、カウン
タの内容が“00"の時、NANDゲート30の出力を“0"（低
アクティブ）とし、“01"および“10"の時NANDゲート2
9,28の出力を夫々“0"とする。選択回路はモード指定信
号A,Bに基いてどのNANDゲートの出力をNORゲート38に印
加するかを制御するもので、その関係は第８図に示され
ている。すなわち、第１のモード（Ａ＝0,B＝１）の時
は、入力信号が１回入力された時に検出信号を出すモ
ードである。このモードではトランスファーゲート36が
オンとなり、NANDゲート30の出力“0"がNORゲート38に
入力される。NANDゲート30はカウンタが“0.0"の時、
“0"出力を出すので、次の入力信号が入力された時NO
Rゲート38の出力は“1"となる。従って、次段のNORゲー
ト39の出力はこの時“0"となり、検出用フリップ・フロ
ップ40をセットし、そのＱ出力を“1"とする。第２のモ
ード（Ａ＝１、Ｂ＝０）では、選択回路70のトランスフ
ァーゲート33と35がオンするので、NANDゲート29の出力
“0"がNORゲート38に入力される。NANDゲート29はカウ
ンタの内容が“0.1"の時に“0"となるので、次の入力信
号が入力された時、すなわち２回目の入力信号が発
生した時NORゲート38の出力が“1"となり、NORゲート39
の出力は“0"となってフリップ・フロップ40はセットさ
れる。第３のモード（Ａ＝1,B＝１）の時は、トランス
ファーゲート34,35がオンし、カウンタが“1.0"の時
“0"になるNANDゲート28の出力がNORゲート38に入力さ
れ、３回目の入力信号が入力された時フリップ・フロ
ップ40はセットされる。なお、Ａ＝0,B＝０の時はNORゲ
ート37の出力が“1"となり、フリップ・フロップ40は強
制的にセットされ、カウンタの動作を無効にする。
第６図に示した計数回路は前述したとおり、指定され
たモードに従って入力信号の数を計数し、入力信号
と同期して検出信号Ｄを発生するものである。
たモードに従って入力信号の数を計数し、入力信号
と同期して検出信号Ｄを発生するものである。
上述した従来の第６図に示す計数回路は、第１に回路
構成が非常に複雑であり、集積化が困難であるという大
きな欠点がある。すなわち、３種類のモードを指定する
のに、２ビットのカウンタ50および複雑なデコーダ60が
必ず必要である。しかも、カウンタはバイナリーカウン
タであるため、各フリップ・フロップ23,24の構成は第
７図に示すようにキャリー制御部41〜44が必要なため、
それ自体数多くのゲート素子が必要である。
構成が非常に複雑であり、集積化が困難であるという大
きな欠点がある。すなわち、３種類のモードを指定する
のに、２ビットのカウンタ50および複雑なデコーダ60が
必ず必要である。しかも、カウンタはバイナリーカウン
タであるため、各フリップ・フロップ23,24の構成は第
７図に示すようにキャリー制御部41〜44が必要なため、
それ自体数多くのゲート素子が必要である。
第２に、モード数が増えるとそれに伴ってカウンタの
ビット数を増加しなければならないだけでなく、当然デ
コーダのみならず選択回路の構成をも変更してさらに複
雑なものにしなければならないという大がかりな設計変
更を要する欠点がある。
ビット数を増加しなければならないだけでなく、当然デ
コーダのみならず選択回路の構成をも変更してさらに複
雑なものにしなければならないという大がかりな設計変
更を要する欠点がある。
従って本発明の目的は、回路構成が簡素化した計数回
路を提供することにある。
路を提供することにある。
本発明の計数回路は、入力パルス信号を計数し、その
計数値がモード信号によって指定された計数値と一致し
たとき出力信号を発生する計数回路において、前記入力
パルス信号を受けるトグルフリップフロップ回路であっ
て、リセット信号の解除から次のリセット信号が入力さ
れるまで前記入力信号の立ち上がりおよび立ち下がりの
一方が現れる毎にその出力の論理レベルを反転させるト
グルフリップフロップ回路と、前記リセット信号をリセ
ット端子に前記トグルフリップフロップ回路の出力をセ
ット端子にそれぞれ受ける第１のRSフリップフロップ回
路および前記トグルフリップフロップ回路の出力を一方
の入力端子に前記第１のRSフリップフロップ回路の出力
を他方の入力端子にそれぞれ受けるゲートを有し、前記
リセット信号の解除から前記トグルフリップフロップ回
路の出力に２回目からの論理レベルの反転が生じる毎に
論理レベルが反転する信号を前記ゲートの出力に得る回
路手段と、前記入力パルス信号および前記モード信号を
受けると共に前記トグルフリップフロップ回路および前
記回路手段の出力を受け、前記モード信号によって指定
された数の入力パルス信号が前記リセット信号の解除後
に入力されたときに前記出力信号を発生するゲート回路
とを備えることを特徴とする。
計数値がモード信号によって指定された計数値と一致し
たとき出力信号を発生する計数回路において、前記入力
パルス信号を受けるトグルフリップフロップ回路であっ
て、リセット信号の解除から次のリセット信号が入力さ
れるまで前記入力信号の立ち上がりおよび立ち下がりの
一方が現れる毎にその出力の論理レベルを反転させるト
グルフリップフロップ回路と、前記リセット信号をリセ
ット端子に前記トグルフリップフロップ回路の出力をセ
ット端子にそれぞれ受ける第１のRSフリップフロップ回
路および前記トグルフリップフロップ回路の出力を一方
の入力端子に前記第１のRSフリップフロップ回路の出力
を他方の入力端子にそれぞれ受けるゲートを有し、前記
リセット信号の解除から前記トグルフリップフロップ回
路の出力に２回目からの論理レベルの反転が生じる毎に
論理レベルが反転する信号を前記ゲートの出力に得る回
路手段と、前記入力パルス信号および前記モード信号を
受けると共に前記トグルフリップフロップ回路および前
記回路手段の出力を受け、前記モード信号によって指定
された数の入力パルス信号が前記リセット信号の解除後
に入力されたときに前記出力信号を発生するゲート回路
とを備えることを特徴とする。
次に本発明の実施例について図面を参照して説明す
る。
る。
第１図は、本発明をモード信号が２ビット（A,B）の
時の計数回路に実施した場合の一実施例を示す回路図で
ある。本実施例回路は、リセット信号▲▼
（低アクティブ）により出力信号（以下、Ｔ出力とい
う）が“1"にイニシャライズされ、且つ入力信号（以
下、という）の立ち上がりエッジで以前のＴ出力の値
を反転するトグルフリップ・フロップ回路１と、前記ト
グルフリップ・フロップ回路のＴ出力の最初の変化値を
ラッチし、引き続く次の変化点で前記トグルフリップ・
フロップ回路のＴ出力が変化したことを示す信号を出力
する回路と、各モードに応じた入力信号数を示す信号G7
を出力する機能を有するマルチ・プレクサーと、検出信
号Ｄを出力する回路とにより構成されている。
時の計数回路に実施した場合の一実施例を示す回路図で
ある。本実施例回路は、リセット信号▲▼
（低アクティブ）により出力信号（以下、Ｔ出力とい
う）が“1"にイニシャライズされ、且つ入力信号（以
下、という）の立ち上がりエッジで以前のＴ出力の値
を反転するトグルフリップ・フロップ回路１と、前記ト
グルフリップ・フロップ回路のＴ出力の最初の変化値を
ラッチし、引き続く次の変化点で前記トグルフリップ・
フロップ回路のＴ出力が変化したことを示す信号を出力
する回路と、各モードに応じた入力信号数を示す信号G7
を出力する機能を有するマルチ・プレクサーと、検出信
号Ｄを出力する回路とにより構成されている。
次に動作を説明する。初期状態ではリセット信号（▲
▼）が入力され、トグルフリップ・フロップ
回路１の出力端（Ｔ出力）は“1",セット・リセット
フリップ・フロップ２および10のＱ出力は“0"にイニシ
ャライズされる。この後、モード信号（Ａ＝0,B＝１）
が設定されると、NORゲート４の出力G2は“0",NANDゲー
ト５の出力G3は“1"となり、NORゲート６の出力G4は
“0"となる。従って、この状態で最初の入力信号が入
力されると、その立下りに応答してNORゲート７の出力G
5は“1"となり、NORゲート９の出力G7は“0"となる。よ
って、このモードの時は１個の入力信号を検出して、
フリップ・フロップ10がセットされ、検出信号Ｄを発生
する。
▼）が入力され、トグルフリップ・フロップ
回路１の出力端（Ｔ出力）は“1",セット・リセット
フリップ・フロップ２および10のＱ出力は“0"にイニシ
ャライズされる。この後、モード信号（Ａ＝0,B＝１）
が設定されると、NORゲート４の出力G2は“0",NANDゲー
ト５の出力G3は“1"となり、NORゲート６の出力G4は
“0"となる。従って、この状態で最初の入力信号が入
力されると、その立下りに応答してNORゲート７の出力G
5は“1"となり、NORゲート９の出力G7は“0"となる。よ
って、このモードの時は１個の入力信号を検出して、
フリップ・フロップ10がセットされ、検出信号Ｄを発生
する。
一方、モード信号（Ａ＝1,B＝０）が設定されるとNOR
ゲート４の出力G2は“0"となる。また、Ａ＝１であり、
G1が“1"であるため、NANDゲート５のG3出力は“0"であ
る。この時、１回目の入力信号が入力されると、Ｔ出
力は“0"になり、それによってフリップ・フロップ２は
セットされＱ出力は“1"となる。しかし、NANDゲート３
の入力は“0,1"であるためG1出力は変化せず“1"のまま
である。一方、Ｔ出力が“0"に変化したので、NORゲー
ト４の出力G2が“1"となり、NORゲート６の出力G4は
“0"となる。よって、さらに次の（２回目の）入力信号
が入力された時、その立下りに同期してNORゲート７
の出力G5が“1"となり、G7出力は“0"となる。よって、
Ａ＝1,B＝０のモードでは、入力信号が２回入力され
ると、フリップ・フロップ10はセットされ検出信号Ｄが
出力される。
ゲート４の出力G2は“0"となる。また、Ａ＝１であり、
G1が“1"であるため、NANDゲート５のG3出力は“0"であ
る。この時、１回目の入力信号が入力されると、Ｔ出
力は“0"になり、それによってフリップ・フロップ２は
セットされＱ出力は“1"となる。しかし、NANDゲート３
の入力は“0,1"であるためG1出力は変化せず“1"のまま
である。一方、Ｔ出力が“0"に変化したので、NORゲー
ト４の出力G2が“1"となり、NORゲート６の出力G4は
“0"となる。よって、さらに次の（２回目の）入力信号
が入力された時、その立下りに同期してNORゲート７
の出力G5が“1"となり、G7出力は“0"となる。よって、
Ａ＝1,B＝０のモードでは、入力信号が２回入力され
ると、フリップ・フロップ10はセットされ検出信号Ｄが
出力される。
また、Ａ＝1,B＝１のモードでは、NORゲート４の出力
G2は“0"に固定され、NORゲート６の出力G4は前段のNAN
Dゲート５の出力G3によって決定される。この状態では
最初の入力信号によってＴ出力は反転され“0"にな
り、フリップ・フロップ２はセットされＱ出力は“1"と
なる。しかし、NANDゲート３の出力G1はこの時“1"のま
まであり、NANDゲート５の出力G3も変化せず“0"のまま
である。さらに、次の入力信号（２回目）が入力され
ると、トグルフリップ・フロップ１のＴ出力は再度反転
されて“1"になる。一方、フリップ・フロップ２は既に
“1"にセットされているので、NANDゲート３の出力G1は
“0"に変化する。よって、NANDゲート５の出力G3は“1"
となり、NORゲート６の出力G4は“0"となる。この結
果、３回目の入力信号の立下りに同期してNORゲート
７の出力G5は“1"となり、NORゲート９の出力G7は初め
て“0"になる。そして、フリップ・フロップ10はセット
され検出信号Ｄが出力される（第５図参照）。
G2は“0"に固定され、NORゲート６の出力G4は前段のNAN
Dゲート５の出力G3によって決定される。この状態では
最初の入力信号によってＴ出力は反転され“0"にな
り、フリップ・フロップ２はセットされＱ出力は“1"と
なる。しかし、NANDゲート３の出力G1はこの時“1"のま
まであり、NANDゲート５の出力G3も変化せず“0"のまま
である。さらに、次の入力信号（２回目）が入力され
ると、トグルフリップ・フロップ１のＴ出力は再度反転
されて“1"になる。一方、フリップ・フロップ２は既に
“1"にセットされているので、NANDゲート３の出力G1は
“0"に変化する。よって、NANDゲート５の出力G3は“1"
となり、NORゲート６の出力G4は“0"となる。この結
果、３回目の入力信号の立下りに同期してNORゲート
７の出力G5は“1"となり、NORゲート９の出力G7は初め
て“0"になる。そして、フリップ・フロップ10はセット
され検出信号Ｄが出力される（第５図参照）。
以上のように、本実施例によれば入力信号を受ける毎
に出力が反転するトグルフリップ・フロップと、該トグ
ルフリップ・フロップの最初の出力の変化を検出し、さ
らにその次の変化に応じて出力信号を発生することによ
り反転回数を検出する手段と、前記トグルフリップ・フ
ロップの出力および検出手段の出力とモード信号とに基
いて入力信号に同期した検出信号を発生する回路とを設
けることによって、回路構成を簡素化した計数回路が得
られる。とくに、計数手段として従来のように複数ビッ
トのカウンタをもつ必要はなく、１ビットの（単一の）
トグルフリップ・フロップだけでよい。しかも、その回
路構成は第２図に示すようにキャリー制御部の不要な簡
単な回路でよい。第３図はフリップ・フロップ２および
10の内部回路図である。また、第４図はモード信号と計
数値との関係を示す図である。
に出力が反転するトグルフリップ・フロップと、該トグ
ルフリップ・フロップの最初の出力の変化を検出し、さ
らにその次の変化に応じて出力信号を発生することによ
り反転回数を検出する手段と、前記トグルフリップ・フ
ロップの出力および検出手段の出力とモード信号とに基
いて入力信号に同期した検出信号を発生する回路とを設
けることによって、回路構成を簡素化した計数回路が得
られる。とくに、計数手段として従来のように複数ビッ
トのカウンタをもつ必要はなく、１ビットの（単一の）
トグルフリップ・フロップだけでよい。しかも、その回
路構成は第２図に示すようにキャリー制御部の不要な簡
単な回路でよい。第３図はフリップ・フロップ２および
10の内部回路図である。また、第４図はモード信号と計
数値との関係を示す図である。
第９図は、本発明をモード信号が３ビット（A,B,E）
の時の計数回路に実施した場合の回路図である。第11図
は第９図の動作（ここではＥ＝1,A＝1,B＝1:4回目の入
力信号を検出）を示すタイミング図である。本実施例に
は、５つのモードがあり、Ｅ＝0,A＝0,B＝０の時はG9→
G10→Ｄが、Ｅ＝0,A＝0,B＝１の時はG6→G7→G8→G10→
Ｄが、Ｅ＝0,A＝1,B＝０の時はG5→G7→G8→G10→Ｄ
が、Ｅ＝0,A＝1,B＝１の時はG1→G3→G4→G6→G7→G8→
G10→Ｄが、Ｅ＝1,A＝1,B＝１の時はG1→G2→G4→G6→G
7→G8→G10→Ｄが、それぞれ有効なパスとなる。ここで
は、Ｅ＝1,A＝1,B＝１の場合について、その動作原理を
第11図をもとに説明することにする。リセット直後のＴ
の値は“1"であるが、の最初の立ち上がりエッヂで
“0"になる。Ｔ＝０の値は次段のラッチ回路２にラッチ
され、次のの立ち上がりエッヂでG1の値は“0"にな
る。さらに次のの立ち上がりエッヂでG2は“1"となり
同時にG4＝0,G6＝1,G7＝０となって、４回目のの立ち
下がりエッヂでG8＝1,G10＝０となり４回目のを検出
したことを示すＤの値が“1"となる。このように、モー
ド数を増加しても、トグルフリップ・フロップとマルチ
プレクサとの回路構成を変更する必要はなく、トグルフ
リップ・フロップの反転回数を検出する回路だけを若干
変更するだけでよい。第10図は第９図の真理値を示す図
である。
の時の計数回路に実施した場合の回路図である。第11図
は第９図の動作（ここではＥ＝1,A＝1,B＝1:4回目の入
力信号を検出）を示すタイミング図である。本実施例に
は、５つのモードがあり、Ｅ＝0,A＝0,B＝０の時はG9→
G10→Ｄが、Ｅ＝0,A＝0,B＝１の時はG6→G7→G8→G10→
Ｄが、Ｅ＝0,A＝1,B＝０の時はG5→G7→G8→G10→Ｄ
が、Ｅ＝0,A＝1,B＝１の時はG1→G3→G4→G6→G7→G8→
G10→Ｄが、Ｅ＝1,A＝1,B＝１の時はG1→G2→G4→G6→G
7→G8→G10→Ｄが、それぞれ有効なパスとなる。ここで
は、Ｅ＝1,A＝1,B＝１の場合について、その動作原理を
第11図をもとに説明することにする。リセット直後のＴ
の値は“1"であるが、の最初の立ち上がりエッヂで
“0"になる。Ｔ＝０の値は次段のラッチ回路２にラッチ
され、次のの立ち上がりエッヂでG1の値は“0"にな
る。さらに次のの立ち上がりエッヂでG2は“1"となり
同時にG4＝0,G6＝1,G7＝０となって、４回目のの立ち
下がりエッヂでG8＝1,G10＝０となり４回目のを検出
したことを示すＤの値が“1"となる。このように、モー
ド数を増加しても、トグルフリップ・フロップとマルチ
プレクサとの回路構成を変更する必要はなく、トグルフ
リップ・フロップの反転回数を検出する回路だけを若干
変更するだけでよい。第10図は第９図の真理値を示す図
である。
以上説明したように本発明の計数回路は、トグルフリ
ップ・フロップ回路、前記トグルフリップ・フロップ回
路の出力信号値の最初の変化値をラッチし、次の変化点
で前記トグルフリップ・フロップ回路の出力信号値が変
化したことを示す信号を出力する回路を含む回路および
モード信号によって動作するマルチプレクサにより非常
に簡単に構成することができる。さらに、計数機能の有
無を示すモードを含む場合（本実施例では、Ａ＝0,B＝
０の時）、フリップ・フロップ10および14は常にセット
され、計数動作を無効にすることもできる。また、トグ
ルフリップ・フロップ回路（第２図）は従来のRTFF回路
（第７図）に比べて、両者を１相のスタティック・ラッ
チ回路で構成しても、その構成素子数を大巾に削除する
ことができる（モード数が４つの場合、40数％程度）と
いう効果がある。
ップ・フロップ回路、前記トグルフリップ・フロップ回
路の出力信号値の最初の変化値をラッチし、次の変化点
で前記トグルフリップ・フロップ回路の出力信号値が変
化したことを示す信号を出力する回路を含む回路および
モード信号によって動作するマルチプレクサにより非常
に簡単に構成することができる。さらに、計数機能の有
無を示すモードを含む場合（本実施例では、Ａ＝0,B＝
０の時）、フリップ・フロップ10および14は常にセット
され、計数動作を無効にすることもできる。また、トグ
ルフリップ・フロップ回路（第２図）は従来のRTFF回路
（第７図）に比べて、両者を１相のスタティック・ラッ
チ回路で構成しても、その構成素子数を大巾に削除する
ことができる（モード数が４つの場合、40数％程度）と
いう効果がある。
第１図は、本発明の一実施例を示す回路図、第２図は、
トグルフリップ・フロップ回路を１相のスタティック・
ラッチ回路で構成した場合の一例を示す回路図、第３図
はラッチ回路図、第４図は第１図の真理値を示す
図、第５図は、第１図の動作を示すタイミング図（但
し、Ａ＝1,B＝１の場合）、第６図は従来の計数回路の
回路図、第７図はRTFF回路を１相のスタティック・ラッ
チ回路で構成した場合の回路図、第８図は第６図の真理
値を示す図、第９図は本発明の他の実施例の回路図、第
10図はその真理値を示す図、第11図はタイミング図であ
る。 RESET……リセット信号（ロー・アクティブ）、……
入力信号、A,B……モード信号、Ｔ……トグルフリップ
・フロップ回路の出力信号、01,00……カウンタの出力
信号、Ｄ……検出信号、１……トグルフリップ・フロッ
プ回路、2,10,40……フリップ・フロップ回路、3,
5,14,15,21,22,28〜30,47,48……NANDゲート、4,6〜9,1
9,20,37〜39,42,43,52,53……NORゲート、11,16,26,27,
31,34,44,49……インバータ、12,13,45,46……ORゲー
ト、17,18,25,41,50,51……ANDゲート、23,24……RTFF
回路、32,33,35,36……トランスファーゲート、G1〜G7
……ゲート出力。
トグルフリップ・フロップ回路を１相のスタティック・
ラッチ回路で構成した場合の一例を示す回路図、第３図
はラッチ回路図、第４図は第１図の真理値を示す
図、第５図は、第１図の動作を示すタイミング図（但
し、Ａ＝1,B＝１の場合）、第６図は従来の計数回路の
回路図、第７図はRTFF回路を１相のスタティック・ラッ
チ回路で構成した場合の回路図、第８図は第６図の真理
値を示す図、第９図は本発明の他の実施例の回路図、第
10図はその真理値を示す図、第11図はタイミング図であ
る。 RESET……リセット信号（ロー・アクティブ）、……
入力信号、A,B……モード信号、Ｔ……トグルフリップ
・フロップ回路の出力信号、01,00……カウンタの出力
信号、Ｄ……検出信号、１……トグルフリップ・フロッ
プ回路、2,10,40……フリップ・フロップ回路、3,
5,14,15,21,22,28〜30,47,48……NANDゲート、4,6〜9,1
9,20,37〜39,42,43,52,53……NORゲート、11,16,26,27,
31,34,44,49……インバータ、12,13,45,46……ORゲー
ト、17,18,25,41,50,51……ANDゲート、23,24……RTFF
回路、32,33,35,36……トランスファーゲート、G1〜G7
……ゲート出力。
Claims (2)
- 【請求項１】入力パルス信号を計数し、その計数値がモ
ード信号によって指定された計数値と一致したとき出力
信号を発生する計数回路において、前記入力パルス信号
を受けるトグルフリップフロップ回路であって、リセッ
ト信号の解除から次のリセット信号が入力されるまで前
記入力信号の立ち上がりおよび立ち下がりの一方が現れ
る毎にその出力の論理レベルを反転させるトグルフリッ
ププロップ回路と、前記リセット信号をリセット端子に
前記トグルフリップフロップ回路の出力をセット端子に
それぞれ受ける第１のRSフリップフロップ回路および前
記トグルフリップフロップ回路の出力を一方の入力端子
に前記第１のRSフリップフロップ回路の出力を他方の入
力端子にそれぞれ受けるゲートを有し、前記リセット信
号の解除から前記トグルフリップフロップ回路の出力に
２回目からの論理レベルの反転が生じる毎に論理レベル
が反転する信号を前記ゲートの出力に得る回路手段と、
前記入力パルス信号および前記モード信号を受けると共
に前記トグルフリップフロップ回路および前記回路手段
の出力を受け、前記モード信号によって指定された数の
入力パルス信号が前記リセット信号の解除後に入力され
たときに前記出力信号を発生するゲート回路とを備える
ことを特徴とする計数回路。 - 【請求項２】前記ゲート回路は、前記リセット信号によ
りリセット状態となると共にその出力が前記出力信号と
して用いられる第２のRSフリップフロップ回路と、前記
入力パルス信号および前記モード信号とともに前記トグ
ルフリップフロップおよび前記回路手段の出力を受け、
前記モード信号が第１の計数値を指定するときは前記入
力パルス信号に、第２の計数値を指定するときは前記リ
セット信号の解除から前記トグルフリップフロップの出
力に１回目の論理レベルの反転が生じた以降に現れる前
記入力パルス信号に、第３の計数値を指定するときは前
記リセット信号の解除から前記回路手段の出力に１回目
の論理レベルの反転が生じた以降に現れる前記入力パル
ス信号にそれぞれ応答して前記第２のRSフリップフロッ
プをセット状態とする回路手段とを含むことを特徴とす
る特許請求の範囲１記載の計数回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62012672A JP2564812B2 (ja) | 1987-01-21 | 1987-01-21 | 計数回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62012672A JP2564812B2 (ja) | 1987-01-21 | 1987-01-21 | 計数回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63180218A JPS63180218A (ja) | 1988-07-25 |
| JP2564812B2 true JP2564812B2 (ja) | 1996-12-18 |
Family
ID=11811863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62012672A Expired - Fee Related JP2564812B2 (ja) | 1987-01-21 | 1987-01-21 | 計数回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2564812B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5119955A (ja) * | 1974-08-09 | 1976-02-17 | Mitsubishi Electric Corp | Sentakukairo |
| JPS56169939A (en) * | 1980-06-03 | 1981-12-26 | Matsushita Electric Ind Co Ltd | Counting circuit |
-
1987
- 1987-01-21 JP JP62012672A patent/JP2564812B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63180218A (ja) | 1988-07-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |