JPH0219015A - 多機能フリップフロップ型回路 - Google Patents

多機能フリップフロップ型回路

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JPH0219015A
JPH0219015A JP1112330A JP11233089A JPH0219015A JP H0219015 A JPH0219015 A JP H0219015A JP 1112330 A JP1112330 A JP 1112330A JP 11233089 A JP11233089 A JP 11233089A JP H0219015 A JPH0219015 A JP H0219015A
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JP
Japan
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signal
gate
latch
polarity
input
Prior art date
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Pending
Application number
JP1112330A
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English (en)
Inventor
Kevin A Norman
ケビン　アラン　ノーマン
Hock-Chuen So
ホック―チュエン　ソー
Kerry S Veenstra
ケリー　スコット　ビーンストラ
Sau-Ching Wong
ソウーチン　ウォン
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Altera Corp
Original Assignee
Altera Corp
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Publication date
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の要約〕 従来のＤフリップフロップとして、又はそれに印加され
るデータを単に通過するデバイス（いわゆる「フロース
ルー（ｆ　ｌｏｗ−ｔｈｒｏｕｈ）」としてのいずれか
一方の動作能力のあるフリップフロップ型の回路、この
フロースルーモードにおいて、この回路はいつでもそれ
を貫流するデータをラッチすることができる付加的な能
力を有する。従って、この回路はレベル・センシティブ
ラッチとしてもまた動作することができる。
〔産業上の利用分野〕
この発明は、ディジタル論理回路に関し、より詳細には
、幾つかの異なる動作モード能力のあるフリップフロッ
プ型回路に関する。
〔発明が解決しようとする課題〕
同時に提出され、かつ、一般的に譲渡され、そして同時
係属中の米国特許出願第１９０゜６６３号（ケース　１
７４１００６）および第１９０，５７１号（ケース　１
７４１００７）　（その両方とも個々では参考文献とし
て掲載されている）において、（１）Ｄフリップフロッ
プ、（２）レベルセンシティブラッチ、又は（３）単純
なフロースルーデバイスとして色々に動作することが要
求されるフリップフロップ型口＃１１２３が示される。
それ故に、これらの能力を有する論理回路に対する要求
があり、従って、そのような回路を提供することかこの
発明の一つの目的である。
〔課題を解決するための手段〕
本発明のこの目的とその他の目的は、データ、プリセッ
ト、クリアおよびクロックの入力端子と、データ出力端
子とを有する回路を提供することにより、この発明の原
理にしたがって達成される。プリセットとクリア信号と
が第２の極性を有し、かつ、クロック信号が第１の極性
から第２の極性に変化する時に、この回路はデータ入力
端子に印加される信号をデータ出力端子に印加する。プ
リセット信号が第２の極性を有し、かつ、クリア信号が
第１の極性を有する時には、この回路は第１の極性をデ
ータ出力端子に印加する。プリセット信号が第１の極性
を有し、かつ、クリア信号が第２の極性を有するときに
は、この回路は第２の極性をデータ出力端子に印加する
。
プリセット、クリア、およびクロック信号が第１の極性
を有するときには、この回路はデータ出力端子の極性を
ホールドする。そしてプリセットとクリア信号が第１の
極性を有し、かつ、クロック信号が第２の極性を有する
時には、この回路はデータ入力端子に印加される信号を
データ出力端子に印加する。
さらにこの発明の特徴、その性質および種々の利益とは
、添付図面ならびに次の発明の詳細な説明からもっと明
瞭になろう。
〔実施例〕
第１図は、米国特許出願第１９０，６６３号（ケース　
１７４１００６）の第５図に示された回路の部分を示す
、（第１図はまた、米国特許出願第１９０．７５１号（
ケース１７４１００７）の第４図の１部分に似ているが
、ここでは便宜上、米国特許出願第１９０．６６３号の
第５図だけを以下参照する。）これら２つの図面におけ
る同様の構成要素に対しては同様の名称と同様の番号が
使用されるけれども、構成要素の絵的な配置は互いに少
し異なる。−点鎖線により囲まれた構成要素１２３は、
ここでは、米国特許出願第１９０．６６３号（ケース　
１７４１００６）におけるフリップフロップ１２３に対
応する。
（インバータ２１２は、その出願におけるフリップフロ
ップ１２３のＰ＠子およびＣ端子として示されたアクテ
ィブ・ローの入力に対応する。） 第２図は、フリップフロップ１２３の全動作に関する真
理値表である。（第２図は、米国特許出願第１９０．６
６３号（ケース１７４１００６）の第９図および米国特
許出願第１９０．７５１号（ケース　１７４１００７）
の第８図、に対応する。）第２図の最初の４行は、プリ
セットＰとクリアＣの１つ又は両方の信号が１であると
きに、フリップフロッグ１２３は普通のＤフリップフロ
ップのように動作することを示す、第２図の最後の３行
は、ＰとＣの両方とも０であるときに（それは通常アク
ティブ・ローのＤフリップフロップでは禁止条件である
）、フリップフロップ１２３はフロースルーデバイス（
すなわち、Ｑ＝Ｄ、第２図の最後の２行に示されるよう
にクロック信号ＣＬＫがハイのままと仮定する）のよう
に動作するが、しかし、（第２図の最後から３番目の行
に示されるように）このフロースルーデータは、ＣＬＫ
がローになることによって、フリップフロップ１２３に
ラッチされることもまた可能（何故ならば、ＣＬＫがロ
ーになる直前に有していた値はなんでもそのときにＱが
保持するということをＱｏは示しているから）である、
言い換えれば、Ｄフリップフロップ（第２図の最初の４
行）またはフロースルーデバイス（第２図の最後の２行
）として動作する能力に加えて、フリップフロップ１２
３はＣＬＫがローになるときにフロースルーデータをラ
ッチングすることによるレベル・センシティブラッチ（
第２図の最後から３番目の行）としてもまた動作するこ
とができる。第１図は、上記した動作モードを実現する
ための、この発明の原理にしたがったデバイス１２３の
詳細な構成を示す。
各ラッチ２１０Ｍと２１Ｏ８は、普通のＤラッチである
。ラッチ２１０Ｍはいわゆる「マスタ」ラッチであるの
に対して、ラッチ２１０Ｓはいわゆる「スレーブ」ラッ
チである。各ラッチ２１０は、データ入力端子Ｄ、出力
端子Ｑ、セット入力端子Ｓ、リセット入力端子Ｒ１およ
びゲートすなわち「ファンクションイネーブル」入力端
子Ｇを有する。第３図は、各ラッチに対する真理値表で
ある。
この図に示されるように、ラッチ２１０のセットＳとリ
セットＲの入力が両方ともＯで、ゲートＧの入力が１で
あるときには、Ｑ出力はデータＤに従う、しかしながら
、Ｓ、ＲおよびＧの全てが０であるときには、Ｑ出力は
Ｇがローになる直前に有していなどの値でも（Ｑｏと表
される）ホールドする。言い換えれば、ＳとＲの両方と
も０であり、Ｇがローである間は、ＱはＤの変化に無感
覚である。
Ｓが１で、Ｒが０であるときには、ＱはＧとＤとに無関
係に１である。同様に、ＳがＯで、Ｒが１であるときに
は、ＱはＧとＤとに無関係に０である。その後の議論に
おいて、ＭとＳのサフィックスは、マスタラッチ２１０
Ｍに連結した信号とスレーブラッチ２１０Ｓに連結した
信号とを区別するために時々使用される６例えば、ＤＭ
はマスタラッチ２１０ＭのＤ信号を指すのに対して、Ｄ
Ｓはスレーブラッチ２１０ＳのＤ信号を指す。
ＰとＣの信号（米国特許出願第１９０，６６３号（ケー
ス　１７４１００６）におけるＰとＣの信号に対応し、
そして米国特許出願第１９０５７１号（ケース　１７４
１００７）におけるＰＲＥとＣＬＲに対応する）は、そ
れぞれインバータ２１２ａおよび２１２ｂにより反転さ
れ、次に各ＡＮＤゲート２１４ａおよび２１４ｂの一方
の入力に印加される。
反転されたＣの逆の信号が、ＡＮＤゲート２１４ａの他
方の入力に印加され、反転されたＰの逆の信号が、ＡＮ
Ｄゲート２１４ｂの他方の入力に印加される。このＡＮ
Ｄゲート２１４の効果は、ＳＭとＲＭとが同時に１にな
ることが有り得ないようにすることである。
しかしながら、ＰとＣの１つが０のみと仮定すると、ゲ
ート２１４は反転されなＰ信号をラッチ２１０Ｍのｓｆ
＠子にそして反転されたＣ信号を２１０ＭのＲ＃Ａ子に
有効に印加する。
従って、ＰまなはＣのどちらかが０であるならば、ＱＭ
はＰおよびＣのどちらがＯかによって決定される。Ｐま
なはＣのどちらかがＯで、排他的論理和（ｒＸＯＲ」）
ゲート２１８の出力Ｘ０Ｒ２が１に、なり、ＯＲゲート
２２２の出力ＧＬＳもまた１になるため、ＱＭはそのと
きＱＳへ送られる。（ＳＳとＲ３は常にローに拘束され
る。）上記した動作は、第２図の３番目と４番目の行に
対応する。
ＰとＣの両方とも１ならば、ＳＭとＲＭは両方とも０で
ある。ＡＮＤゲート２１６の出力は０であり、そしてＸ
ＯＲゲート２１８の出力も同様である。そのとき、ＯＲ
ゲート２２２は、印加されるＣＬＫ信号は阿でも通過さ
せ、そしてその信号はＯＲゲート２２０によって反転さ
れる。ＣＬＫ信号は最初にローであると仮定すると、Ｇ
Ｍはハイであり、ＤＭはＱＭへ送られ、それによってＤ
Ｓに印加される。続いてＣＬＫがハイになるとき、ＤＳ
はＱＳへ送られる。この動作モードは、第２図の最初の
２行に対応する。
ＰとＣの両方ともＯならば、ＳＭとＳＲは両方とも０で
ある。ＡＮＤゲート２１６の出力は１、ＯＲゲート２２
０の出力は１であり、そしてＸＯＲゲート２１８の出力
は０である。
ＣＬＫもよた１であるならば（例えば、ＢＬＣＫがロー
に拘束されるため）、ＯＲゲート１０６の出力は１であ
り、ＯＲゲート２２２もまた１である。これは、各ラッ
チ２１０がＱＳ＝ＤＭとするため第３図の最初の２行に
示されるように動作することを意味する。言い換えれば
、ＤＭに印加されるデータは何でも、ＱＳヘフロースル
ーする。この動作モードは、第２図の最後の２行に対応
する。
たった今上記したフロースルー動作の間の何時でも、Ｃ
ＬＫがローになるならば（例えば、ＢＬＣＫは実際上永
久にローに拘束されないため）、ＯＲゲート２２２の出
力は０になる。このことが、ラッチ２１０Ｓを第３図の
３行目に示されるような動作をする結果となり、それに
よりＱＳの現在値Ｑｏにラッチングする。この動作モー
ドは、第２図のう行目に対応する。
前述したことから、第３図の回路はリード線１２４にＸ
ＯＲゲート１０７の「レジスタ」または「組合わせ（ｃ
ｏｎｂｉｎａｔｏｒｉａｌ）」のいずれかの出力（レジ
スタ出力はＤフリラグフロップ（第２図の最初の４行）
としてのデバイス１２３の動作結果から生じ、組合わせ
出力はフロースルーモード（第２図の最後の２行）での
デバイス１２３の動作結果から生じる）を供給するため
に使用することができ、そしてさらにこのフロースルー
モードのデータは、ＣＬＫ信号がローになることによっ
ていつでもデバイス１２３にラッチされることができる
ことは明らかであろう、デバイス１２３は、従って、米
国特許出願第１９０．６６３号（ケース　１７４１００
６）および米国特許出願第１９０，５７１号（ケース　
１７４１００７）に示されるようなプログラマブル論理
デバイス（ＰＬＤ）においてとてもフレキシブルであり
、かつ、非常に実用的である。
「０」と「１」または「第１の極性」と「第２の極性」
のような特定の信号値がここでおよび請求項の中で引用
されているけれども、これらの値やことばが全く任意で
あり、単に説明のためだけに用いられているということ
は理解されよう、従って、例えば、発明の詳細な説明お
よび請求の範囲を理解する手助けとして、「第１の極性
」は論理０と一律に等しいものであり、「第２の極性」
は論理１と一律に等しいものと考えられるけれども、こ
れはこの場合必ずしも必要ではなく、種々の信号の極性
または値を逆転させることも、あるいはさもなければこ
の発明の範囲と精神に反することなく変更可能である。
もう一つの別の例として、この発明の詳細な説明および
請求の範囲は、特定の信号の反転信号を特定の構成要素
に印加することが時々述べられているのに対して、もし
その信号の極性が逆であるならば、その時にはその信号
は直接（反転することなく）その構成要素に印加される
ごとが可能である。再度、その様な極性の逆転、および
反転の必然的な除去（または追加）は、全くこの発明の
範囲内のことである。
【図面の簡単な説明】
第１図は本発明に係る回路の一実施例の要部を示すブロ
ック図、第２図は第１図に示す回路の回路動作を説明す
るのに有用な真理値表を示す図、第３図は第１図の回路
の２つの構成要素の動作を説明するのに有用な真理値表
を示す図である。 １０６・・・ＯＲゲート １０７・・・ＸＯＲゲート １２３・・・フリップフロップ １２４・・・リード線 ２１０・・・ラッチ ２１０Ｍ・・・ラッチ（マスク） ２１０Ｓ・・・ラッチ（スレーブ） ２１２・・・インバータ ・・・ＡＮＤゲート ・・・ＸＯＲゲート ・・・ＯＲゲート ・・・ＯＲゲート Ｆｌ（″：＋１

Claims (8)

    【特許請求の範囲】
  1. （１）プリセットとクリア信号とが第２の極性を有し、
    かつ、クロック信号が第１の極性から第２の極性に変化
    するときに、データ入力端子に印加される信号をデータ
    出力端子に印加する手段と、 プリセット信号が第２の極性を有し、かつ、クリア信号
    が第１の極性を有するときに、第１の極性をデータ出力
    端子に印加する手段と、プリセット信号が第１の極性を
    有し、かつ、クリア信号が第２の極性を有するときに、
    第２の極性をデータ出力端子に印加する手段と、プリセ
    ット、クリアおよびクロック信号が第１の極性を有する
    ときに、データ出力端子に印加される信号を一定にホー
    ルドする手段と、そして プリセットとクリア信号とが第１の極性を有し、かつ、
    クロック信号が第２の極性から第２の極性を有するとき
    に、データ入力端子に印加される信号をデータ出力端子
    に印加する手段とからなる、 データ、プリセット、クリア、およびクロックの各入力
    端子とデータ出力端子とを具備する多機能フリップフロ
    ップ型デバイス。
  2. （２）データ入力端子、セット入力端子、リセット入力
    端子、ゲート入力端子およびデータ出力端子を各々有し
    、第１のラッチのデータ出力端子は第２のラッチのデー
    タ入力端子に接続され、第２のラッチのセットおよびリ
    セット端子は第１の極性の信号源に接続される第１のラ
    ッチと第２のラッチと、 プリセット信号源と、 クリア信号源と、 クロック信号源と、 第１の手段が第１の極性を前記第１のラッチの前記セッ
    トおよびリセット端子に印加する場合に、前記プリセッ
    トおよびクリア信号の両方とも第１の極性を持たないな
    らば、前記プリセット信号の反転信号を前記第１のラッ
    チのセット入力端子に印加し、そして前記クリア信号の
    反転信号を前記第１のラッチのリセット端子に印加する
    ために、前記プリセットおよびクリア信号に応答する前
    記第１の手段と、 前記プリセットおよびクリア信号の両方とも前記第１の
    極性を有するときに、第２の極性を前記第１のラッチの
    ゲート入力端子に印加するために、前記プリセットおよ
    びクリア信号に応答する第２の手段と、 前記プリセットおよびクリア信号の両方ではなくどちら
    か一方が前記第１の極性を有するときに、第２の極性を
    前記第２のラッチのゲート入力端子に印加するために、
    前記プリセットおよびクリア信号に応答する第３の手段
    と、そして 前記プリセットおよびクリア信号の少なくとも１つが前
    記第１の極性を有しない場合には、前記クロック信号の
    反転信号を前記第１のラッチのゲート入力端子に印加し
    、そして前記プリセットおよびクリア信号の両方ではな
    く１つが前記第１の極性を有しない場合には、前記クロ
    ック信号を前記第２のラッチのゲート入力端子に印加す
    るために、前記プリセット、クリアおよびクロック信号
    に応答する第４の手段とからなるマルチモードのフリッ
    プフロップ型デバイス。
  3. （３）前記第１の手段は、 リセット信号の反転信号がその入力の一方に接続される
    と共にその他方の入力にクリア信号が印加され、かつ、
    前記第１のラッチのセット入力端子に印加される出力信
    号を有する第１のＡＮＤゲートと、そして クリア信号の反転信号がその入力の一方に印加されると
    共にその他方の入力にプリセット信号が印加され、かつ
    、前記第１のラッチのリセット入力端子に印加される出
    力信号を有する第２のＡＮＤゲートとからなる請求項２
    記載の装置。
  4. （４）前記第２の手段は、 プリセット信号の反転信号がその一方の入力に印加され
    ると共にその他方の入力にクリア信号の反転信号が印加
    される第３のＡＮＤゲートと、そして 前記第３のＡＮＤゲートの出力信号を前記第１のラッチ
    のゲート入力端子に選択的に印加する手段とからなる請
    求項２記載の装置。
  5. （５）前記第３の手段は、 プリセット信号の反転信号がその一方の入力に印加され
    ると共にその他方の入力にクリア信号の反転信号が印加
    される排他的論理和ゲートと、そして 前記排他的論理和ゲートの出力信号を前記第２のラッチ
    のゲート入力端子に印加する手段とからなる請求項２記
    載の装置。
  6. （６）前記排他的論理和ゲートの出力信号を前記第２の
    ラッチのゲート入力端子に印加する手段は、 前記排他的論理和ゲートの出力信号がその一方の入力に
    印加されると共にその他方の入力に前記クロック信号が
    印加され、かつ、その出力信号が前記第２のラッチのゲ
    ート入力端子に印加される第１のＯＲゲートからなる請
    求項５記載の装置。
  7. （７）前記第２の手段は、 プリセット信号の反転信号がその一方の入力に印加され
    ると共にその他方の入力にクリア信号の反転信号が印加
    される第３のＡＮＤゲートと、そして 前記第２のＡＮＤゲートの出力信号がその一方の入力に
    印加されると共にその他方の入力に前記第１のＯＲゲー
    トの出力信号の反転信号が印加され、かつ、その出力信
    号が前記第１のラッチのゲート入力端子に印加される第
    ２のＯＲゲートとからなる請求項６記載の装置。
  8. （８）前記第４の手段は、 プリセット信号の反転信号がその一方の入力に印加され
    ると共にその他方の入力にクリア信号の反転信号が印加
    される第３のＡＮＤゲートと、 プリセット信号の反転信号がその一方の入力に印加され
    ると共にその他方の入力にクリア信号の反転信号が印加
    される排他的論理和ゲートと、 前記排他的論理和ゲートの出力信号がその一方の入力に
    印加されると共にその他方の入力に前記クロック信号が
    印加され、かつ、その出力信号が前記第２のラッチのゲ
    ート入力端子に印加される第１のＯＲゲートと、そして 前記第３のＡＮＤゲートの出力がその一方の入力に印加
    されると共にその他方の入力に前記第１のＯＲゲートの
    出力信号の反転信号が印加され、かつ、その出力信号が
    前記第１のラッチのゲート入力端子に印加される第２の
    ＯＲゲートとからなる請求項２記載の装置。
JP1112330A 1988-05-05 1989-05-02 多機能フリップフロップ型回路 Pending JPH0219015A (ja)

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US07/190,530 US4864161A (en) 1988-05-05 1988-05-05 Multifunction flip-flop-type circuit
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