JPH04330819A - フリップフロップ装置 - Google Patents
フリップフロップ装置Info
- Publication number
- JPH04330819A JPH04330819A JP3130485A JP13048591A JPH04330819A JP H04330819 A JPH04330819 A JP H04330819A JP 3130485 A JP3130485 A JP 3130485A JP 13048591 A JP13048591 A JP 13048591A JP H04330819 A JPH04330819 A JP H04330819A
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- JP
- Japan
- Prior art keywords
- output
- circuit
- input
- flip
- logic level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 7
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はフリップフロップ装置に
関し、特に大規模なロジック回路に適した非同期動作を
有するフリップフロップ装置に関する。
関し、特に大規模なロジック回路に適した非同期動作を
有するフリップフロップ装置に関する。
【０００２】
【従来の技術】従来のフリップフロップ回路では、クロ
ック入力とデータ入力またはＲ入力とＳ入力というよう
に、２以上の入力信号がそれぞれ専用の入力端子に供給
され、フリップフロップ回路の出力は２以上の入力信号
の論理的な組合せ、および入力タイミングで決定されて
いた。
ック入力とデータ入力またはＲ入力とＳ入力というよう
に、２以上の入力信号がそれぞれ専用の入力端子に供給
され、フリップフロップ回路の出力は２以上の入力信号
の論理的な組合せ、および入力タイミングで決定されて
いた。
【０００３】図４は従来のＤ型フリップフロップ回路を
示しており、Ｄ型フリップフロップ回路はデータ入力端
子１とクロック入力端子２を有している。このＤ型フリ
ップフロップ回路は図５のタイミング図に示されている
ように、クロック入力２の立ち上がり（例えば時刻ｔ１
）でＱ出力端子３にデータ入力端子１のデータと同一論
理レベルの出力を、また反転出力端子４には、データ入
力端子１に供給されたデータの反転データを各々出力す
る。
示しており、Ｄ型フリップフロップ回路はデータ入力端
子１とクロック入力端子２を有している。このＤ型フリ
ップフロップ回路は図５のタイミング図に示されている
ように、クロック入力２の立ち上がり（例えば時刻ｔ１
）でＱ出力端子３にデータ入力端子１のデータと同一論
理レベルの出力を、また反転出力端子４には、データ入
力端子１に供給されたデータの反転データを各々出力す
る。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
フリップフロップ回路では、出力端子３または４を所定
の論理レベルに設定するには、２以上の入力端子１，２
の入力信号を論理的に組合せ、しかも、入力信号を必要
とされる入力タイミングで供給しなければならないとい
う問題点があった。
フリップフロップ回路では、出力端子３または４を所定
の論理レベルに設定するには、２以上の入力端子１，２
の入力信号を論理的に組合せ、しかも、入力信号を必要
とされる入力タイミングで供給しなければならないとい
う問題点があった。
【０００５】更に出力状態が一度変化すると、その直前
まで保持していた出力状態のデータは失われてしまうと
いう問題点もあった。
まで保持していた出力状態のデータは失われてしまうと
いう問題点もあった。
【０００６】
【課題を解決するための手段】本発明の要旨は、複数の
入力信号の論理的組合せで所定のタイミングに出力を変
更するフリップフロップ回路と、１対の出力端子に接続
されたスイッチ回路と、入力信号の反転信号を発生する
インバータとを備え、制御端子の論理レベルに従い上記
スイッチ回路はフリップフロップ回路の出力ノードと１
対の出力端子を結合するか、あるいは入力信号と反転信
号を１対の出力端子に供給することである。
入力信号の論理的組合せで所定のタイミングに出力を変
更するフリップフロップ回路と、１対の出力端子に接続
されたスイッチ回路と、入力信号の反転信号を発生する
インバータとを備え、制御端子の論理レベルに従い上記
スイッチ回路はフリップフロップ回路の出力ノードと１
対の出力端子を結合するか、あるいは入力信号と反転信
号を１対の出力端子に供給することである。
【０００７】
【発明の作用】スイッチ回路が入力信号とその反転信号
を１対の出力端子に供給すると、１対の出力端子の論理
レベルは入力信号の論理レベルを変更するだけでタイミ
ングを考慮することなく決定できる。
を１対の出力端子に供給すると、１対の出力端子の論理
レベルは入力信号の論理レベルを変更するだけでタイミ
ングを考慮することなく決定できる。
【０００８】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１は本発明の一実施例を示すブロック図で
ある。
説明する。図１は本発明の一実施例を示すブロック図で
ある。
【０００９】本実施例は従来のフリップフロップと同様
にクロック入力端子２、データ入力端子３、非反転出力
端子７、反転出力端子６を有しており、これらに加えて
、コントロール入力端子４を備え、更に内部回路として
のインバータ回路部５、アナログスイッチ回路部８、数
十ＫΩ程度の内蔵プルダウン抵抗１０を備えている。
にクロック入力端子２、データ入力端子３、非反転出力
端子７、反転出力端子６を有しており、これらに加えて
、コントロール入力端子４を備え、更に内部回路として
のインバータ回路部５、アナログスイッチ回路部８、数
十ＫΩ程度の内蔵プルダウン抵抗１０を備えている。
【００１０】コントロール入力端子４をオープン状態ま
たは低レベルにすると、アナログスイッチ回路部８は従
来のフリップフロップ回路部９を選択し、回路動作は従
来のフリップフロップ回路と同じになる。
たは低レベルにすると、アナログスイッチ回路部８は従
来のフリップフロップ回路部９を選択し、回路動作は従
来のフリップフロップ回路と同じになる。
【００１１】一方、コントロール入力端子４に高レベル
を入力すると、アナログスイッチ回路部８はデータ入力
端子３を選択し、非反転出力端子７はデータ入力端子３
と同一の論理レベルのデータを出力し、反転出力端子６
はデータ入力端子３と反対の論理レベルの反転データを
出力する。
を入力すると、アナログスイッチ回路部８はデータ入力
端子３を選択し、非反転出力端子７はデータ入力端子３
と同一の論理レベルのデータを出力し、反転出力端子６
はデータ入力端子３と反対の論理レベルの反転データを
出力する。
【００１２】したがって、本実施例の回路はクロック入
力端子２の入力状態と非同期、かつ独立に非反転出力端
子７と反転出力端子６の出力を制御することができる。
力端子２の入力状態と非同期、かつ独立に非反転出力端
子７と反転出力端子６の出力を制御することができる。
【００１３】また、クロック入力端子２にクロック信号
を供給しない場合、Ｄフリップフロップ回路部９は、コ
ントロール入力端子４に高レベルを入力する直前のデー
タを保持しており、コントロール入力端子４の入力レベ
ルの選択とクロック入力端２の入力状態により必要に応
じて記憶回路として使用することが可能である。
を供給しない場合、Ｄフリップフロップ回路部９は、コ
ントロール入力端子４に高レベルを入力する直前のデー
タを保持しており、コントロール入力端子４の入力レベ
ルの選択とクロック入力端２の入力状態により必要に応
じて記憶回路として使用することが可能である。
【００１４】以上の回路動作を図２のタイミングチャー
トが詳示している。図中のＡ点からＢ点までは、コント
ロール入力端子４が低レベルなので、Ｄ型フリップフロ
ップ回路９が通常のフリップフロップの動作を実現して
いる。ところがＢ点でコントロール入力４が高レベルに
なると、Ｂ点からＣ点までは上述した非同期出力制御型
のフリップフロップ回路として動作する。
トが詳示している。図中のＡ点からＢ点までは、コント
ロール入力端子４が低レベルなので、Ｄ型フリップフロ
ップ回路９が通常のフリップフロップの動作を実現して
いる。ところがＢ点でコントロール入力４が高レベルに
なると、Ｂ点からＣ点までは上述した非同期出力制御型
のフリップフロップ回路として動作する。
【００１５】図３は一実施例に係る非同期出力制御型フ
リップフロップ回路を他の回路と組合せたゲートアレイ
を示している。
リップフロップ回路を他の回路と組合せたゲートアレイ
を示している。
【００１６】テスト時において、回路ブロック５をテス
トしようとするとき、各非同期出力制御型フリップフロ
ップ回路６のコントロール入力端子２を高レベルにする
と、クロック入力端子３の入力と非同期かつ独立に回路
ブロック５の入力を任意の論理レベルに設定でき、回路
ブロック５の出力端子４の出力を通じて回路ブロック５
の内部論理を容易にテストできる。
トしようとするとき、各非同期出力制御型フリップフロ
ップ回路６のコントロール入力端子２を高レベルにする
と、クロック入力端子３の入力と非同期かつ独立に回路
ブロック５の入力を任意の論理レベルに設定でき、回路
ブロック５の出力端子４の出力を通じて回路ブロック５
の内部論理を容易にテストできる。
【００１７】しかも、テストを実施している間、クロッ
ク入力３を停止しておけば、コントロール入力端子２の
入力を低レベルとしたときに各非同期出力制御型フリッ
プフロップ回路６の出力は、コントロール入力を高レベ
ルとする直前のデータを保持しているので、回路ブロッ
ク５の入力状態は直ちに初期状態に復帰する。
ク入力３を停止しておけば、コントロール入力端子２の
入力を低レベルとしたときに各非同期出力制御型フリッ
プフロップ回路６の出力は、コントロール入力を高レベ
ルとする直前のデータを保持しているので、回路ブロッ
ク５の入力状態は直ちに初期状態に復帰する。
【００１８】
【発明の効果】以上説明したように、本発明の非同期出
力型フリップフロップ回路はクロック入力と非同期かつ
独立にデータ入力を非反転出力および反転出力に伝達で
きるので、データ入力端子の論理レベルを変更するだけ
で、出力を所定の論理レベルに設定することができると
いう効果を得られる。
力型フリップフロップ回路はクロック入力と非同期かつ
独立にデータ入力を非反転出力および反転出力に伝達で
きるので、データ入力端子の論理レベルを変更するだけ
で、出力を所定の論理レベルに設定することができると
いう効果を得られる。
【００１９】また、直前のデータを保持しておくことも
できるので、記憶回路としての機能を拡張して使用する
こともできる。
できるので、記憶回路としての機能を拡張して使用する
こともできる。
【図１】本発明の一実施例を示す回路図である。
【図２】一実施例のタイミング図である。
【図３】一実施例を含むゲートアレイの回路図である。
【図４】従来例の回路図である。
【図５】従来例のタイミング図である。
１ 本発明の非同期出力制御型Ｄフリップフロップ回
路２ クロック入力端子 ３ データ入力端子 ４ コントロール入力端子 ５ インバータ回路部 ６ Ｑ（オーハ゛ーライン）出力端子７ Ｑ出力端
子 ８ アナログスイッチ回路部 ９ 従来のフリップフロップ回路部 １０ 内蔵プルダウン抵抗
路２ クロック入力端子 ３ データ入力端子 ４ コントロール入力端子 ５ インバータ回路部 ６ Ｑ（オーハ゛ーライン）出力端子７ Ｑ出力端
子 ８ アナログスイッチ回路部 ９ 従来のフリップフロップ回路部 １０ 内蔵プルダウン抵抗
Claims (1)
- 【請求項１】 複数の入力信号の論理的組合せで所定
のタイミングに出力を変更するフリップフロップ回路と
、１対の出力端子に接続されたスイッチ回路と、入力信
号の反転信号を発生するインバータとを備え、制御端子
の論理レベルに従い上記スイッチ回路はフリップフロッ
プ回路の出力ノードと１対の出力端子を結合するか、あ
るいは入力信号と反転信号を１対の出力端子に供給する
ことを特徴とするフリップフロップ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3130485A JPH04330819A (ja) | 1991-05-02 | 1991-05-02 | フリップフロップ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3130485A JPH04330819A (ja) | 1991-05-02 | 1991-05-02 | フリップフロップ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04330819A true JPH04330819A (ja) | 1992-11-18 |
Family
ID=15035386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3130485A Pending JPH04330819A (ja) | 1991-05-02 | 1991-05-02 | フリップフロップ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04330819A (ja) |
-
1991
- 1991-05-02 JP JP3130485A patent/JPH04330819A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981124 |