KR100697896B1 - 발생기 시스템 제어기 및 제어 방법 - Google Patents

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Abstract

메모리 칩 상의 발생기 시스템을 제어하는 제어기에 있어서, 제어기는 다수 N개의 상태를 포함하는 상태도에 따라 상태 기계로서 동작한다. 상태 저장 소자는 다수의 N 개 상태의 현재 상태로부터 다음 상태로 상태도의 변화를 나타내는 1-아웃 오브-N 코드를 포함하는 전이 배열로부터의 입력 신호에 응답한다. 상태 저장 소자는 다수의 N 개 상태의 다음 상태의 진정 상태 신호 및 보수 진정 상태 신호를 포함하는 다수 N 개의 변경된 상태 출력 신호를 생성한다. 상태 저장 소자는 외부 전원으로부터 수신된 비동기 리세트 신호에 응답하여 리세트 신호 및 보수 세트 출력 신호를 생성한다. 상태 인식 회로는 선택적으로 인가된 활성화 신호에 응답하여 상태 저장 소자로부터 다수 N 개의 변경된 상태 신호의 출력을 저지하고 상태 저장 소자 내에 현재 저장된 다수 N 개의 상태 신호를 순차적으로 판독한다. 다수 N 개의 상태 신호를 형성하는 1-아웃 오브-N 코드는 제어기가 상태도의 작동을 완료하지 못할 경우 제어기가 상태도 내에서 현재 어떠한 상태에 있는지를 판단하는데 사용된다.

Description

발생기 시스템 제어기 및 제어 방법{METHOD AND APPARATUS FOR AN EASY IDENTIFICATION OF A STATE OF A DRAM GENERATOR CONTROLLER}
본 출원은 1998년 3월 27일자로 출원된 미국 가출원 번호 제 60/079,717 호 및 1999년 2월 22일자로 출원된 미국 특허출원 번호 제 09/253,996 호와 관계되고 상기 출원으로부터 도출되었으며, 발명자 및 양수인이 동일하다.
본 출원은 또한 발명의 명칭이 "DRAM 발생기 제어기용 플렉시블 제어기에 대한 방법 및 장치", "DRAM 발생기 제어기용 개량 리세트 및 파워-온 배열에 대한 방법 및 장치", 그리고 "DRAM 발생기 제어기용 개량 출력 배열을 포함하는 플렉시블 제어기에 대한 방법 및 장치"인 공동계류중인 출원과 관계되며, 상기 출원들은 본 발명과 같은 날 출원되었고 발명자 및 양수인이 같다.
본 발명은 다이나믹 랜덤 액세스 메모리(DRAM:Dynamic Random Acess Memory)등의 제어기의 논리 상태를 측정하는 장치에 대한 것이고, 특히 DRAM 발생기 시스템을 제어하기 위해 사용되는 DRAM 제어기에 의해 사용되는 상태도에서 상태가 용이하게 식별되도록 하는 회로부에 관한 것이다.
최신 DRAM 칩은 다수의 발생기 회로에 의해 생성되어야 하는 많은 상이한 (예컨대 10 이상의) 칩 상 전압(voltage on chip)을 갖는다. 이들 전압은 칩 상의 다양한 기능 블록에 작동 전류를 공급하는 다양한 전압(예컨대 센스 증폭기 및 워드라인 드라이버를 위한 전압)뿐만 아니라 다양한 기준 전압(예컨대 수신 회로 및 바이어스 전류 발생를 위한)도 포함한다. 이들 전압은 모두 하나의 외부 소스 전압으로부터 다수의 발생기 회로에 의해 발생된다.
기본적으로 전압 발생 회로에 나타나는 3 개의 작동 모드가 있다. 이들 모드는 (1) 정상 작동 단계, (2) 시험 및 번-인(burn-in) 단계, 그리고 (3) 파워-온(power-on) 단계이다. 이들 각각의 모드에서 발생기 시스템은 상이한 방식으로 작동하며, 특정한 방식으로 제어되어야 한다. 발생기 시스템용 제어기는 다양한 모드 각각에 대해 모든 발생기 기능의 적절한 코디네이션을 보장해야 한다. 더 상세하게, 일단 외부 소스 전압(VEXT)이 DRAM 칩에 가해지면 발생기 시스템은 파워-온 단계를 거친다. 파워-온 단계 이후에, DRAM 칩 상의 모든 전압은 안정되고 발생기 시스템(및 전체 칩)은 정상 작동 단계로 진입한다. 번-인(burn-in) 및 시험을 위해 다수의 부가적 기능이 발생기 시스템 내에서 구현되어야 한다.
문제는 발생기 시스템 및 그 제어기의 전반적인 논리적 거동이 상대적으로 복잡하다는 것이다. 이것은 특히 모든 서브-시스템이 결합중에 있는 설계 프로젝트의 후기 단계에서 그러한데, 제어기의 논리 기능을 변경해야 할 필요가 있기 때문이다. ZEUS DD1이라는 명칭으로 알려져 있는 현행 1 기가비트(GB) 칩에서, 내장 된 발생기 시스템의 논리 제어 기능은 전압 발생 기능으로부터 완전히 분리되었다. 발생기 시스템의 논리 거동은 디지탈 제어기(유한 상태 기계) 내에 구현된다. 유한 상태 기계를 구현하기 위해, 1 기가비트 다이나믹 랜덤 액세스 메모리(DRAM) 칩 내에 설계와 레이아웃 통합이 적용되었다. 내부의 논리 거동은 진리표에 명시되었고, 그 개념은 개별적인 소프트웨어 도구들을 사용하여 짧은 시간 내에 자동적으로 회로를 제작하려는 것이었다. 따라서, 심지어 프로젝트의 후기 단계에서도 제어기의 변경 내지 정정이 이론상으로는 수 시간 내에 수행될 수 있었다.
또한, 발생기 시스템을 특징화하고 디버깅하기 위해서는 상태 정보에 접근하는 것이 매우 유용한 일이다. 제어기 상태를 판독할 수 있다면 발생기 시스템에서 제어기의 오류 및 문제점을 쉽게 인지할 수 있다. 이것은 파워-온(power-on) 시퀀스 도중 특히 유용하다. 파워-온 시퀀스에서는 제어기가 모든 발생기 서브-시스템을 순차적으로 턴온(turn on)시키는데, 턴온된 서브-시스템에서의 신호를 확인한 후에만 후속 서브-시스템을 턴온시킨다. 예를 들어 파워-온 시퀀스가 끝나지 않을 경우, 그러한 제어기 진단 기술을 이용할 수 있다면 제어기의 상태로부터 문제점[예를 들어 VPP(pump voltage)가 기설정된 레벨에 도달했는지를 알려주는 VPP 리미터 신호를 제어기가 기다리고 있는 경우]이 무엇인지 용이하게 파악할 수 있을 것이다. 모든 내부 노드가 상부에 탐침 패드가 형성되는 마지막 금속층에 연결되는 것은 아니므로 피코-프로빙(pico-probing)에 의한 모든 내부 노드를 측정하는 것이 항상 실용적인 것은 아니라는 문제점이 있다. 또한, 피코-프로빙은 각각의 개별 측정에 있어 많은 경험과 시간을 필요로 한다. 따라서, 그러한 방법은 "많은 양의 데이타"를 얻기에는 적합하지 않다. 더욱이, 만약 제어기가 1-아웃 오브-N(1-out-of-N) 코딩을 사용한다면, 각각의 분석은 약 50 탐침점을 갖는 프로빙을 요구하나 이는 매우 비실용적이다.
또한, 현존하는 해법들의 문제점은 설계 및 레이아웃 통합 도구가 모두 플렉시블하고 빠른 제어기 설계를 제공하기 위한 많은 문제들에 요구되는 해법을 제시하지 않는다는 것이다. 예를 들어, 설계 통합 도구는 그 도구의 사용법 및 기능을 배우는데 많은 시간을 필요로 하고 수동적인 정정을 필요로 하며, 비본질적인 문제를 해결했다. 레이아웃 통합 도구는 오류를 포함하는 결과를 산출했고 수동적인 검사와 정정을 요하였다. 또한, 수동적인 정정을 필요로 하는 임계 경로(critical path)에 대한 통합 레이아웃의 수동적인 검사를 필요로 하는 어떤 전압을 발생시키기 위해 상기 도구의 입력에 타이밍 제한을 둘 수 없었다. 따라서, 체계적이고 매우 빠른 방법에 의해 제어기의 논리 거동을 변경시킬 수 있는 기술이 제공될 필요가 있다.
본 발명은 발생기 회로 동작의 최종 미세 조정이 허용되는 특정 발생기 시스템으로 그 기능을 용이하게 조정할 수 있도록 매우 플렉시블한 발생기 시스템용 제어기 회로를 제공한다. 이러한 발생기 시스템은 제어기의 상태 정보를 판독하는 간단한 방법을 제공하는 디버깅 목적의 회로를 포함한다.
본 발명은 다이나믹 랜덤 액세스 메모리(DRAM)와 같은 칩 상에 위치하는 발 생기 시스템용 제어기 회로에 관한 것이다. 본 제어기 회로는 소정의 동작이 매우 플렉시블하게 구성됨으로써 그 기능이 연관된 소정의 발생기 시스템으로 용이하게 조정될 수 있고 제어기 회로의 동작에 있어 빠른 "최종 미세 변화(last-minute-changes)"를 가능하도록 한다. 연관된 소정의 발생기 시스템은 제어기의 상태 정보를 판독하는 간단한 방법을 제공하는 디버깅 목적의 회로를 포함한다.
한 측면에서 볼 때, 본 발명은 메모리 칩 상의 발생기 시스템을 제어하기 위한 제어기에 관한 것이고, 제어기는 다수 N 개의 상태를 포함하는 상태도에 따라 상태 기계로서 동작한다. 제어기는 상태 저장 소자와 상태 식별 회로를 포함한다. 상태 저장 소자는 1-아웃 오브-N 코드를 포함하는 입력 신호에 응답한다. 1-아웃 오브-N 코드는 상태도에서 다수 N 개 중 상태의 현 상태로부터 다음 상태로의 변화를 표시한다. 다수 N 개의 상태는 다수 N 개의 변경된 상태 출력 신호를 생성시키기 위한 것이고, 다수 N 개의 변경된 상태 출력 신호는 진정 상태 신호 및 다수 N 개의 상태의 다음 상태를 위한 보수 진정 상태 신호로 구성된다. 상태 식별 회로는 선택적으로 인가된 활성화 신호에 응답하는데, 활성화 신호는 상태 저장 소자로부터의 다수 N 개의 변경된 상태 신호의 출력을 방지하고, 현재 상태 저장 소자에 저장된 1-아웃 오브-N 코드를 포함하는 다수 N 개의 상태 신호를 순차적으로 판독하기 위한 것이다. 상태 저장 소자로부터 판독되는 1-아웃 오브-N 코드는 제어기가 상태도의 과정을 완료하지 못할 때 제어기가 상태도에서 현재 어떤 상태인지 표시하기 위해 사용된다.
또 하나의 측면에서 볼 때, 본 발명은 다수 N 개의 상태를 포함하는 상태도 에 따라 작용하는 메모리 칩 상의 원격 시스템(remote system)을 제어하기 위한 제어기에 관한 것이다. 제어기는 평가 배열, 상태 저장 소자, 상태 식별 회로 및 출력 배열을 포함한다. 평가 배열은 다수 N 개의 상태 신호 중 단 하나와 관련하여 원격 소자로부터 제어기로 입력되는 다수 N 개의 입력 신호 중 단 하나만을 평가하기 위해 임의의 순간에도 응답한다. 평가 배열은 다수 Y 개의 출력 신호 중 하나를 생성하는데, 생성되는 출력 신호는 상태 신호와 입력 신호가 소정의 논리 조건을 충족시킬 때 상태도의 다음 상태로 진입하기 위한 소정의 논리 값을 갖는다. 상태 저장 소자는 다수 Y 개의 출력 신호 중 평가 배열로부터 기설정된 논리값을 갖는 하나의 신호에 대하여 응답하고, 다수 N 개의 변경된 상태 출력 신호를 생성하여 평가 배열로 반송한다. 다수 N 개의 변경된 상태 출력 신호는 상태도에서 다수 N 개의 상태 중 현재 상태에서 다음 상태로 변화가 있었음을 나타낸다. 상태 식별 회로는 제어기가 상태도에서의 과정을 완료하지 못할 때 선택적으로 인가된 활성화 제어 신호에 응답함으로써 상태 저장 소자로부터 다수 N 개의 변경된 상태 신호가 출력되는 것을 방지한다. 상태 식별 회로는 상태 저장 소자에 현재 저장된 1-아웃 오브-N 코드를 포함하는 다수 N 개의 상태 신호를 순차적으로 판독하는데, 이는 상태 저장 소자가 1-아웃 오브-N 코드로부터 제어기가 상태도에서 현재 어떤 상태에 있는지를 결정하기 위한 것이다. 출력 배열은 상태 저장 소자로부터의 다수 N 개의 변경된 상태 출력 신호에 응답하여 발생기 시스템의 제어를 목적으로 후속 상태와 연관된 M 개의 출력 신호 중 별개의 기설정된 신호를 생성한다.
다시 또 하나의 측면에서, 본 발명은 상태 기계로서 작동하는 제어기를 사용 하여 다수 N 개의 상태를 포함하는 상태도에 따라 메모리 칩 상의 발생기 시스템을 제어하는 방법에 대한 것이다. 제 1 단계에서는, 다수 Y 개의 입력 신호에 응답하여 상태 저장 소자에서 상태도의 다수 N 개의 상태 중 현재 상태로부터 후속 상태로의 변화를 표시하는 다수 N 개의 변경된 상태 출력 신호가 생성된다. 제 2 단계에서는, 제어기가 상태도에서의 과정을 완료하지 못할 때 상태 식별 회로를 선택적으로 활성화시킴으로써 상태 저장 소자로부터 다수 N 개의 변경된 상태 신호가 출력되는 것이 방지된다. 제 2 단계와 동시에 진행되는 제 3 단계에서는, 상태 저장 소자에 현재 저장된 1-아웃 오브-N 코드를 포함하는 다수 N 개의 상태 신호가 순차적으로 판독하여 1-아웃 오브-N 코드로부터 현재 제어기가 상태도의 어떤 상태에 있는지를 결정한다.
본 발명은 첨부하는 도면 및 청구항과 함께, 후술하는 보다 상세한 설명에 의해 더 잘 이해 될 수 있을 것이다.
도 1 은, 예컨대 종래 기술인 1-기가비트(GB) 다이나믹 랜덤 액세스 메모리(DRAM) 칩의 발생기 시스템을 제어하는 발생기 제어기의 상태 기계에 의해 사용되는 발생기 제어기의 일반형 상태도.
도 2 및 도 3 은 논리 AND로 연결된 2 개의 입력 신호의 제 1 상태에서 제 2 상태로의 전이에 대한 부분 상태도의 개별적인 예시적 배열을 도시하는 도면.
도 4 및 도 5 는 논리 OR로 연결된 2 개의 입력 신호의 제 1 상태에서 제 2 상태로의 전이에 대한 부분 상태도의 개별적인 예시적 배열을 도시하는 도면.
도 6 및 도 7 은 제 1 상태에서 2 개의 잠재적 후속 상태인 제 2 및 제 3 상태로의 조건적 분기에 대한 부분 상태도에서 개별적인 상태 전이를 도시하는 도면.
도 8 및 도 9 는 세 상태가 공통의 후속 상태를 갖는 부분 상태도에서 개별적인 상태 전이를 도시하는 도면.
도 10 은 본 발명에 따른 다이나믹 랜덤 액세스 메모리(DRAM)의 발생기 시스템에 사용되는 제어기의 블록 다이어그램.
도 11 은 본 발명에 따른 도 10 의 제어기의 일부를 형성하는 예시적 상태 저장 소자에 사용되는 다수의 대응되는 예시적 세트-리세트-마스터-슬레이브 플립플롭(Set-Reset-Master-Slave Flip-Flop) 중 하나의 회로도.
도 12 는 본 발명에 따른 도 10 의 제어기의 일부를 형성하는 예시적 평가 배열의 회로도.
도 13 은 도 12 의 예시적 평가 배열의 작동 및 구조를 설명하는 상태도.
도 14 는 본 발명에 따른 도 10 의 제어기의 일부를 형성하는 예시적 전이 배열의 회로도.
도 15 는 본 발명에 따른 도 10 의 제어기의 일부를 형성하는 예시적 출력 배열의 회로도.
도 16a 및 16b 는 본 발명에 따라 도 13 에 도시된 5 개의 상태를 포함하는 예시적 선형 상태도에 따라 작동하고 각각 도 11, 도 12 및 도 14 에 도시된 상태 저장 소자, 평가 배열 및 전이 배열을 위한 회로를 포함하는 도 10 의 예시적 제어기의 전반적인 배열을 도시하는 도면.
도 17 은 제어기가 도 13 에 예시된 본 발명에 따른 선형 상태도를 실현함에 따라 도 16a 와 도 16b 에 예시된 제어기의 시뮬레이션 결과에 대한 타이밍 다이어그램.
도 18 은 본 발명에 따라 도 10, 16a 및 16b 의 제어기와 함께 사용되는 상태 식별 회로의 예시적 배열를 도시하는 도면.
도 19 는 도 18 의 상태 식별 회로에서 사용되는 활성화 논리 회로의 예시적 배열을 도시하는 도면.
도 20 은 도 18 의 상태 식별 회로의 동작의 타이밍 다이어그램을 예시적으로 도시하는 도면.
상기 다수의 도면에서, 대응하는 지시 번호들은 대응하는 요소들을 나타낸다.
이제 도 1 을 참조하면, 예컨대 종래기술인 1-기가비트(GB) 다이나믹 랜덤 액세스 메모리(DRAM) 칩(도시되지 않음)의 발생기 시스템(도시되지 않음)을 제어하는 발생기 제어기의 상태 기계에 사용되는 일반형 상태 다이어그램 10(파선 직사각형 내에 도시)이 도시되어 있다. 상태도(10)는, 각각 원(11-43) 내에 표시된 S1- S33에 의해 지시되는 다수 33 개의 상태를 포함하는 것으로 도시되어 있다. 상태도(10)는 단지 예시적인 것이며, 상태 기계는 제어되는 발생기 시스템에 의존하는 상태 다이어그램을 따라 임의의 논리적 거동 및 경로를 가질 수 있다는 것이 이해되어야 한다. 따라서, 상태 기계가 연관된 DRAM 칩 상의 발생기 시스템의 동작 모드 각각에 대하여 적절한 제어 시퀀스를 수행하게 하기 위해, 상태도는 기설정된 시퀀스 내에 배열된 상태들을 몇 개라도 가질 수 있다. 상태도(10)에서 각각의 상태 S1-S33은 어떤 기능이 수행되는 상태를 가리키고, 특정한 상태의 출력에 위치한 "C"는 그 상태에서 벗어나려면 기설정된 조건이 발생해야 한다는 것을 가리킨다.
전형적인 동작에 있어서, 외부 공급 전압이 켜지고 DRAM 칩에 공급될 때, 상태 기계는 원(11) 내의 상태 S1에 의해 지시되는 리세트(RESET) 상태로 들어간다. 상태 기계가 상태 S1에서 초기화된 다음, 상태 기계는 일반적으로 파워 업(Power-Up) 모드로 들어가고, 각각 원(12-34)에 의해 도시된 상태 S2 내지 S24의 시퀀스를 거쳐간다. 상태 S2-S24에 걸쳐 있는 파워-업 모드 시퀀스는, 예컨대 모든 발생기 하위-시스템(도시되지 않음)의 순차적인 활성화를 조정한다. 상술하면, 상태 기계가 상태도(10)를 거쳐가는 동안, 상태 S2-S24 중 기설정된 것들은 발생기 시스템(도시되지 않음)에 속한 하나 또는 그 이상의 발생기 하위-시스템을 활성화시키게 된다. 상태도(10) 내의 모든 조건부 전이는 그 상태로부터 나오는 전이 화살표 옆에 있는 "C"로 표기된다. "C"는 상태 기계가 하나의(또는 그 이상의) 입력 신호(도시되지 않음)가 요청되는 값을 가질 때까지, 예컨대 입력 신호가 "로우(low)" 상태(전형적으로 "0") 또는 "하이(high)" 상태(전형적으로 "1")가 될 때까지, 또는 입력이 특정한 문턱 수준에 이를 때까지 각각의 상태에 머무른다는 것을 지시한다. 오직 그 때에만 후속 상태로의 전이가 일어난다.
일단 원(11)에 도시된 리세트 상태 S1에 들어가면, 조건 "C"가 상태 S1의 출력에 도시되어 있지 않기 때문에 원(12)에 의해 도시된 상태 S2로의 무조건적 전이가 일어난다. 원(12)에 의해 도시된 상태 S2에서는, 상태 S2의 출력에 지시되어 있는 것처럼 특정한 조건 "C"가 발생할 때까지 상태도(10)의 시퀀스가 상태 S2에 머문다. 일단 조건 "C"가 상태 기계에 의해 발견되고 나면, 상태 기계는 원(13)에 의해 도시된 상태 S3로 진행한다. 상태 S3의 출력은 원(14)에 의해 도시된 상태 S4로 전이하기 전에 요청되는 입력 신호 조건을 갖지 않으며, 예컨대 단지 기설정된 지연(delay)을 발생시킬 수 있다. 상태 S4도 또한 원(15)에 의해 도시된 상태 S5로의 전이를 위한 조건을 갖지 않으며, 예컨대 발생기 시스템 내의 기설정된 발생기를 활성화시킬 수 있다. 상태 기계가 상태도(10)를 거쳐 가는 동안, 그것은 예컨대 발생기 하위-시스템을 제어하는데 사용되는 특정한 값을 갖는 20 개의 출력 신호들(도시되지 않음)을 발생시킨다. 파워-업 모드 시퀀스의 종단에서, 상태 기계는 원(34)에 의해 도시된 상태 S24에 의해 지시되는 아이들(IDLE) 모드에 머문다. 어떤 테스트 또는 구성 동작이 수행될 필요가 있을 때, 상태 기계는 각각 원(35-43)에 의해 지시된 상태 S25-S33의 개별적인 시퀀스들의 일부 또는 전부 및 각각의 작동에 필요한 경로 방향을 통해 전이하고, 원(34)에 의해 도시된 상태(24)에서 아이들 모드로 되돌아간다.
비록 설계에 따라서는 상태도의 구성에 약간의 변형이 있기도 하며 심화된 프로젝트에서는 부가 기능이 기대될 가능성이 높지만, 상태도(10)는 DRAM 칩 내의 발생기 제어기에 대한 응용예로서는 상당히 전형적인 것으로 볼 수 있다. 전형적인 상태도(10)는 다음의 측면들에 의해 특징지워진다. 첫째, 상태도는 상태도의 많은 부분에서 대부분의 상태가 오직 하나의 선행 상태 및 오직 하나의 후속 상태를 갖는다는 것을 의미하는 선형 구조를 갖는다. 둘째, 후속 상태의 분기가 발생할 때(한 상태에 대한 하나 이상의 잠재적 후속 상태), 대부분의 경우 잠재적 후속 상태는 둘보다 많지 않다. 셋째, 선행 상태의 분기가 발생할 때, 대부분의 경우 각각의 상태에 대한 잠재적 선행 상태는 둘보다 많지 않다. 넷째, 두 상태 간의 조건적(C) 전이는 대부분 하나의 입력 변수에 의존한다. 다섯째, 상태도(10)는 일반적으로 40 내지 60 개의 상태, 10 내지 20 개의 입력 신호, 그리고 20 내지 25 개의 출력 신호를 갖는다.
본 발명에 따른 범용 프로그램 가능한 상태 기계를 구현하려면, 상태 기계는 상태도 내에 매우 기본적인 빌딩 블록(building block) 및 기설정된 변형을 포함해야 한다. 이러한 상태 기계의 기본적 구조는 오직 (a) 모든 상태에서 오직 하나의 입력 신호만 평가되어 모든 상태가 오직 하나의 조건부 후속 상태만 가질 수 있다는 것을 의미하는, 오직 하나의 탈출 조건 C를 갖는 상태 및 (b) 둘 이하의 선행 상태를 갖는 상태의 구현만 허용한다.
이제 도 2 및 도 3 을 참조하면, 논리적으로 AND에 의해 결합된 두 개의 입력 변수(도시되지 않음)에 의해 제 1 상태 S1에서 제 2 상태 S2로 전이하는 것에 관한 부분 상태도의 예시적 배열들이 개별적으로 도시되어 있다. 도 2 에서, 상태 S1에서는 각각의 제 1 및 제 2 입력 변수들이 평가되고, 오직 각각의 제 1 및 제 2 변수가 기설정된 조건 C1 및 C2를 개별적으로 충족할 때만 상태 S1으로부터 상태 S2로의 전이(51)가 일어난다. 이러한 기설정된 조건 C1 및 C2가 충족될 때까지, 루프(50)가 지시하는 바와 같이 상태 S1은 상태 기계가 그곳으로의 입력 변수가 기설정된 조건 C1 및 C2를 충족한다는 것을 발견할 때까지 제 1 및 제 2 입력 변수의 조건을 계속 재평가한다. 그러면 상태 S2로의 전이가 수행된다.
도 3 에서, 도 2 의 배열은 두 전이의 시퀀스로 변형되는데, 여기서 제 1 전이(54)는 상태 S1으로부터 매개 상태 Si로 전이하고 제 2 전이(55)는 상태 Si로부터 상태 S2로 전이한다. 이 배열에서, 각각의 전이(54 또는 55)는 오직 하나의 조건을 충족하는 오직 하나의 입력 변수(도시되지 않음)에 의존한다. 더 상세하게, 제 1 입력 변수가 상태 S1으로 공급되어, 루프(56)가 지시하는 바와 같이 기설정된 조건 C1(예컨대 입력 변수가 하이일 것)을 충족할 때까지 계속 평가된다. 이 때 상태도 내에서 상태 Si로의 전이가 일어난다. 상태 Si는 루프(57)가 지시하는 바와 같이 제 2 입력 변수가 기설정된 조건 C2(예컨대 입력변수가 하이일 것)를 충족할 때까지 제 2 입력 변수를 계속 평가한다. 이 때 상태 Si로부터 상태 S2로의 전이가 일어난다. 도 2 및 도 3 에서, 상태 S2로의 전이는 S2로의 전이가 일어나기 전에 조건 C1 및 C2가 둘 다 충족될 것을 필요로 한다. 도 2 와 도 3 의 차이점은 연관된 상태 기계의 하드웨어 구현이 다르다는 것인데, 도 3 의 배열은 단순한 하드웨어로 구현된다.
이제 도 4 및 도 5 를 참조하면, 논리적으로 OR에 의해 결합된 두 개의 입력 변수에 의해 제 1 상태로부터 제 2 상태로 전이하는 것에 관한 부분 상태도의 예시적 배열이 개별적으로 도시되어 있다. 도 4 에서, 상태 S1에서는 각각의 제 1 및 제 2 입력 변수들이 평가된다. 제 1 또는 제 2 변수(도시되지 않음)가 기설정된 조건 C1 또는 C2를 개별적으로 충족할 때, 상태 S1에서 상태 S2로의 전이(60)이 일어난다. 이러한 기설정된 조건 C1 또는 C2가 존재할 때까지, 상태 S1은 루프(61)가 지시하는 바와 같이 상태 S1이 입력 변수들이 기설정된 조건 C1 또는 C2를 충족한다는 것을 발견할 때까지 상태 S1은 제 1 및 제 2 입력 변수의 조건들을 계속 재평가한다.
도 5 에서, 도 4 의 배열은 세 개의 상태 S1, Si, S2의 배열로 변형되는데, 여기서 제 1 및 제 2 입력 변수(도시되지 않음)는 병렬적으로 평가된다. 상태 S1은 제 1 입력 변수를 평가하여 조건 C1이 제 1 입력 변수에 의해 충족되었는지를 결정하고, 상태 Si는 제 2 입력 변수를 평가하여 조건 C2가 제 2 입력 변수에 의해 충족되었는지를 결정한다. 동작 중에, 상태 S1은 먼저 조건 C1이 충족되었는지를 결정하고, 조건 C1이 충족되었다면 상태 기계는 즉시 상태 S2로 전이한다. 만일 상태 S1에서 조건 C1이 충족되지 않았다면, 반전된(inverted) C1 신호가 경로(64)를 통해 상태 Si로 전송됨으로써 Si가 제 2 입력 변수를 평가하여 제 2 입력 변수가 조건 C2를 충족하는지를 결정하게 한다. 만일 상태 Si에서 조건 C2가 충족되었다면, 상태 기계는 상태 S2로 전이한다. 만일 조건 C2가 충족되지 않았다면, 제어는 경로(66)를 통해 상태 Si로부터 상태 S1으로 되돌아온다. 상태 S1과 S2 사이의 이러한 순환은 조건 C1 또는 C2 중 어느 하나가 충족될 때까지 반복된다. 도 5에 도 시된 이러한 변형 원리는 상태 S1 및 Si와 병렬적인 매개 상태들을 더 포함시킴으로써 OR에 의하여 결합된 둘 이상의 입력 변수들로 확장될 수 있다. 이러한 배열에서, 상태 기계는 상태 S2로 전이하기 전에 하나의 입력 변수가 그것의 정해진 조건 "C"를 충족할 때까지 모든 매개 상태들(상태 S1, Si 등)을 순환하게 된다. 도 4 와 도 5 의 차이점은 연관된 상태 기계의 하드웨어 구현이 다르며 도 5의 배열이 더 단순하게 구현될 수 있다는 것이다.
도 6 및 도 7 을 참조하면, 제 1 상태 S1에서 두 잠재적 후속 상태인 제 2 및 제 3 상태 S2 및 S3로의 조건부 분기에 관한 부분 상태도 내의 특정한 예시적 상태 전이들이 도시되어 있다. 도 6 에서, 상태 S1은 제 1 및 제 2 입력 변수(도시되지 않음)를 평가하고, 만일 제 1 입력 변수가 조건 C1을 충족한다면 상태 기계는 상태 S2로 전이한다. 만일 제 1 입력 변수가 조건 C1을 충족하지 않고 제 2 입력 변수가 조건 C2를 충족한다면, 상태 기계는 상태 S1으로부터 S3로 전이한다. 만일 제 1 입력 변수 및 제 2 입력 변수가 둘 다 조건 C1 및 C2를 각각 충족하지 않는다면, 상태 S1은 루프(70)가 지시하는 바와 같이 조건 C1 또는 C2가 충족되어 각각 상태 S2 또는 상태 S2로 전이될 때까지 시퀀스를 다시 순환한다.
도 7 에서, 도 6 의 배열은 네 개의 상태 S1, Si, S2 및 S3의 배열로 변형되는데, 여기서 두 개의 입력 변수(도시되지 않음)는 병렬적으로 평가된다. 작동 중에, 상태 S1은 먼저 조건 C1이 충족되었는지를 결정하고, 만일 조건 C1이 충족되었다면 상태 기계는 즉시 상태 S2로 전이한다. 만일 상태 S1에서 조건 C1이 충족되지 않았다면, 반전된 C1 신호가 경로(74)를 통해 전송됨으로써 상태 Si가 제 2 입 력 변수를 평가하여 제 2 입력 변수가 조건 C2를 충족하는지를 결정하게 한다. 만일 조건 C2가 충족되었다면, 상태 기계는 상태 S3로 전이한다. 만일 조건 C2가 충족되지 않았다면, 제어는 경로(76)를 통해서 상태 Si로부터 S1으로 되돌아간다. 상태 S1과 Si 사이의 순환은 조건 C1 또는 C2 중 어느 하나가 충족될 때까지 반복된다. 이러한 변형 원리는 더 많은 매개 상태(Si)를 병렬적으로 부가함으로써 둘 이상의 잠재적 후속 상태로 확장될 수 있다. 이러한 배열에서, 상태 기계는 상태 기계가 각각의 후속 상태로 가기 전에 둘 이상의 입력 변수들 중의 하나가 조건 C를 충족할 때까지 모든 매개 상태 Si를 순환하게 된다.
이제 도 8 및 도 9 를 참조하면, 세 개의 상태 S1, S2 및 S3가 공통의 후속 상태 S4를 갖는 부분 상태도 내의 특정한 예시적 상태 전이가 도시되어 있다. 도 8에서, 제 1, 제 2 및 제 3 입력 변수(도시되지 않음)는 각각 상태 S1, S2, S3에 의해 병렬적으로 평가된다. 만일 상태 S1이 제 1 입력 변수가 조건 C1을 충족한다고 결정하면, 상태 기계는 바로 상태 S4로 전이한다. 유사하게, 만일 상태 S2 또는 S3가 각각 제 2 또는 제 3 입력 변수가 각각의 조건 C2 또는 C3를 충족한다고 결정하면, 상태 기계는 바로 상태 S4로 전이한다.
도 9 에서, 도 8 의 배열은 5 개의 상태 S1, S2, Si, S3 및 S4의 배열로 변형된다. 제 1, 제 2 및 제 3 입력 변수는 상태 S1, S2 및 S3에서 병렬적으로 평가된다. 동작 중에, 상태 S1은 먼저 조건 C1이 충족되었는지를 결정하고, 만일 조건 C1이 충족되었다면 상태 기계는 즉시 상태 S4로 전이한다. 상태 S2는 조건 C2가 충족되었는지를 결정하고, 만일 조건 C2가 충족되었다면 상태 기계는 즉시 상태 Si 로 전이한다. 유사하게, 상태 S3는 조건 C3가 충족되었는지를 결정하고, 만일 조건 C3가 충족되었다면 상태 기계는 즉시 상태 Si로 전이한다. 상태 Si에서 S4로의 전이는 상태 S2 및/또는 상태 S3로부터의 전이가 발견되면 무조건적으로 일어난다.
도 2, 도 4, 도 6 및 도 8은 도 3, 도 5, 도 7 및 도 9에서 도시된 바와 같이 단지 몇 개의 기본적인 하드웨어 요소만 포함하는 "범용" 상태 다이어그램을 제공하는 변형을 도시하고 있다. 도 2, 도 4, 도 6 및 도 8(중복 조건을 포함)로부터 도 3, 도 5, 도 7 및 도 9(순차적 단순 조건을 포함)로의 이들 변형에 따르는 단점은 하나 또는 그 이상의 매개 상태 Si의 도입에 있다. 도 3, 도 5, 도 7 및 도 9의 배열이 갖는 장점은, 그것들은 오직 (a) 모든 상태에서 오직 하나의 입력 신호만 평가되어 모든 상태가 오직 하나의 조건적 후속 상태만 가질 수 있다는 것을 의미하는, 즉 오직 하나의 탈출 조건 C를 갖는 상태 및 (b) 둘 이하의 선행 상태를 갖는 상태만 허용하는 매우 기본적인 빌딩 블록을 포함한다는 것이다.
이제 도 10 을 참조하면, 예컨대 다이나믹 랜덤 액세스 메모리(DRAM) 칩(도시되지 않음)의 발생기 시스템(도시되지 않음)에 사용되는 본 발명에 따른 예시적인 제어기(100)(파선 직사각형 내에 도시)의 블록 다이어그램이 도시되어 있다. 제어기(100)는 평가 배열(102), 전이 배열(104), 상태 저장 소자(106), 출력 배열(108) 및 굵은 선으로 도시된 버스(101, 103, 105, 107 및 109)와 테스트 패드 A(TPA) 및 테스트 패드 B(TPB)와 연관된 상태 식별 회로(STATE ID CKT)를 포함한다. 입력 신호는 버스(101) 및 버스(107)를 통해 평가 배열(102)로 수신되고, 그것은 출력 신호를 생성하여 버스(103) 상에서 전이 배열(104)로 전송한다. 전이 배열(104)은 그것이 평가 배열(102)로부터 수신한 출력 신호에 응답하고, 출력 신호를 발생시켜 버스(105)를 통해 상태 저장 소자(106)로 전송한다. 상태 저장 소자(106)는 버스(105)를 통해 전이 배열(104)로부터 나온 출력 신호를 입력으로 수신하고, 외부적으로 리세트(Reset) 및 클럭(Clock) 신호를 각각 리드(111 및 113)를 통해 발생시킨다. 상태 저장 소자(106)는 수신된 입력 신호에 응답하고, 출력 신호를 발생시켜 버스(107)를 통해 평가 배열(102) 및 출력 배열(108) 양자의 입력으로 전송한다. 출력 배열(108)은 출력 신호를 발생시켜 버스(109)를 통해 발생기 시스템의 발생기와 같은 원격 장치로 전송한다. 외부의 전력 전원(도시되지 않음)은 평가 배열(102), 전이 배열(104) 및 출력 배열(108)에 사용되는 기설정된 전위 VEXT를 리드(114)를 통해 제어기(100)로 공급한다. 제어기(100)의 동작은 도 11-14 를 참조하여 아래에 설명될 것이다.
발생기 시스템에서의 문제점과 제어기(100)에서의 오류를 쉽게 확인하기 위하여 제어기(100)의 상태를 판독할 필요가 있을 때, 상태 식별 회로(117)가 활성화된다. 이러한 디버깅 기술은 파워-온 시퀀스 도중 특히 유용하다. 파워-온 시퀀스에서는 제어기(100)가 모든 발생기 서브-시스템을 순차적으로 턴온시키는데, 턴온된 서브-시스템에서의 신호를 확인한 후에만 후속 서브-시스템을 턴온시킨다. 예를 들어 파워-온 시퀀스가 종료되지 않을 경우, 제어기(100)의 상태로부터 문제점이 무엇인지 용이하게 판단하기 위하여 상태 식별 회로(117)가 사용된다. 입력 신호(ACT)를 활성화 시키면, 상태 식별 회로(117)는 클럭 신호가 리드(113)에서 수신되는 시간에 세트-리세트-마스터-슬레이브 플립플롭(110a 내지 110n+3, 도 11 및 도 18 에 도시)에게 신호를 보내고, 이로 인하여 제어기(100) 또는 원격 발생기 시스템의 어디에서 오류가 발생하는지 파악하는데 이용되는 판독 결과(readout)(OUT)를 제공한다.
도 11 을 참조하면, 본 발명에 따른 도 10 의 제어기(100)의 일부를 형성하는 상태 저장 소자(106)(파선 직사각형 내에 도시)의 예시적인 배열이 도시되어 있다. 상기 상태 저장 소자(106)는 비동기 리세트(ASRES)를 갖는 다수 N 개의 세트-리세트-마스터-슬레이브 플립플롭(SR-MS-F/F) 회로(110a-110n)(그 중에서 오직 SR-MS-F/F 회로(110a, 110b 및 110)만 각각의 파선 직사각형 내에 도시)를 포함한다. SR-MS-F/F 회로(110a)를 확대하면 비동기 리세트(ASRES)를 갖는 예시적인 SR-MS-F/F 회로(110)에 대한 회로도를 볼 수 있다. 나머지 SR-MS-F/F 회로(110b-110n)는 유사하게 구성되어 있고 아래에 설명될 SR-MS-F/F 회로(110a)와 같은 방식으로 기능한다.
제어기(100)의 작동에 대한 이해를 돕기 위해, 상태 신호의 수 N 은 도시된 상태도, 예컨대 도 1 내의 상태 S의 수와 같다. 이것은 제어기(100)에서 1-아웃 오브-N(1-out-of-N) 코딩이 사용되었으며 모든 상태 S는 상태 벡터의 한 비트에 의해 표현된다는 것을 의미한다. 상태 S가 활성화될 때, 상태 벡터의 연관된 비트는 하이(논리적으로 하이)이고 상태 벡터의 다른 모든 비트들은 로우(논리적으로 로우)이다. N 개의 상태 비트들은 각각 SR-MS-F/F 회로(110a-110n) 중 특정한 하나에 의해 저장된다.
SR-MS-F/F 회로(110a)는 제 1 및 제 2 인버터(112 및 116), 제 1 및 제 2 세 트-리세트(S-R) 플립플롭(F/F) 단(114, 115)(각각 개별적인 파선 직사각형 내에 도시)를 포함한다. 각각의 S-R F/F 단(114, 115)은 제 1, 제 2 및 제 3 2-입력 NAND 게이트(120, 121 및 122), 2-입력 NOR 게이트 123, 그리고 제 1 및 제 2 2-입력 NOR 게이트(125 및 126)를 포함하는 NOR-S-R 플립플롭(124)(파선 직사각형 내에 도시)을 포함한다. 클럭(CLK) 신호는 리드(113)을 통해 SR-MS-F/F 회로(110a)의 입력 단자(130)에서 수신되고, 제 1 인버터(112)를 거쳐 제 1 S-R F/F 단(114)에 속한 제 1 및 제 2 NAND 게이트(120 및 121) 각각의 제 1 입력으로 연결되며, 제 2 S-R F/F 단(115)에 속한 제 1 및 제 2 NAND 게이트(120 및 121)의 제 1 입력으로 직접 연결된다. 리세트(R) 신호는 버스(105)를 통해 SR-MS-F/F 회로(110a)의 입력 단자(132)에서 수신되고, 제 1 S-R F/F 단(114)에 속한 제 1 NAND 게이트(120)의 제 2 입력으로 연결된다. 세트(S) 신호는 버스(105)를 통해 SR-MS-F/F 회로(110a)의 입력 단자(133)에서 수신되고, 제 1 S-R F/F 단(114)에 속한 제 2 NAND 게이트(120)의 제 2 입력으로 연결된다. 비동기 리세트(ASRES) 신호는 리드(111)를 통해 SR-MS-F/F 회로(110a)의 입력 단자(131)에서 수신되고, 제 2 인버터(116)를 거쳐 제 1 및 제 2 S-R F/F 단(114 및 115) 각각에 속한 제 3 NAND 게이트(122) 각각의 제 1 입력으로 연결되며, 제 1 및 제 2 S-R F/F 단(114 및 115) 각각에 속한 NOR 게이트(123)의 제 1 입력으로 직접 연결된다. 제 1 및 제 2 S-R F/F 단(114 및 115) 각각에 속한 제 1 및 제 2 NAND 게이트(120 및 121)의 출력은 연관된 제 1 및 제 2 S-R F/F 단(114 및 115)에 속한 제 3 NAND 게이트(122) 및 NOR 게이트(123)의 제 2 입력으로 각각 연결된다. 제 1 및 제 2 S-R F/F 단(114 및 115) 각각에 속한 제 3 NAND 게이트(122) 및 NOR 게이트(123)의 출력은 연관된 NOR-S-R 플립플롭(124)에 속한 제 1 및 제 2 NOR 게이트(125 및 126)의 제 1 입력으로 연결된다. 제 1 S-R F/F 단(114)의 NOR-S-R 플립플롭(124)에 속한 제 1 NOR 게이트(125)의 출력(Q)은 제 1 S-R F/F 단(114)에 속한 제 2 NOR 게이트(126)의 제 2 입력 및 제 2 S-R F/F 단(115)에 속한 제 2 NAND 게이트(121)의 제 2 입력으로 연결된다. 제 1 S-R F/F 단(114)의 NOR-S-R 플립플롭(124)에 속한 제 2 NOR 게이트(126)의 출력(Qn)은 제 1 S-R F/F 단(114)에 속한 제 1 NOR 게이트(125)의 제 2 입력 및 제 2 S-R F/F 단(115)에 속한 제 1 NAND 게이트(120)의 제 2 입력으로 연결된다. 제 2 S-R F/F 단(115)의 NOR-S-R 플립플롭(124)에 속한 제 1 NOR 게이트(125)의 출력(Q)은 제 2 S-R F/F 단(115)에 속한 제 2 NOR 게이트(126)의 제 2 입력 및 SR-MS-F/F 회로(110a)의 출력 단자(134)로 연결된다. 제 2 S-R F/F 단(115)의 NOR-S-R 플립플롭(124)에 속한 제 2 NOR 게이트(126)의 출력(Qn)은 제 2 S-R F/F 단(115)에 속한 제 1 NOR 게이트(125)의 제 2 입력 및 SR-MS-F/F 회로(110a)의 출력 단자(135)로 연결된다.
작동 중에, SR-MS-F/F 회로(110a)는 비동기적으로 리세트 될 수 있다. SR-MS-F/F 회로(110a)가 입력 단자(131)에서 하이(즉 논리 "1")인 ASRES 신호를 수신하면, 입력 단자(132 및 133)의 세트 및 리세트 입력 신호에서 그리고 입력 단자(130)의 클럭 신호에서 무엇을 수신했는지에 관계 없이, S-R F/F 단(114 및 115)는 둘 다 즉시 로우(즉 논리 "0")가 된다. 파워-온 모드 시퀀스가 시작하는 시점에서 상태 저장 소자(106)에 속한 SR-MS-F/F 회로(110a-110n) 각각의 적절한 리세트를 보장하려면, 비동기 리세트 기능이 필요하다. ASRES 입력 신호가 로우(논리 "0")일 때, SR-MS-F/F 회로(110a)는 다음과 같이 작동한다. 클럭 신호가 로우인 동안, 제 1 S-R F/F 단(114)은 세트(S) 및 리세트(R) 입력 신호에 의해 제어되지만 제 2 S-R F/F 단(115)은 차단된다. SR-MS-F/F 회로(110a)의 출력 단자(134 및 135)의 정보는 정적(static)이고 클럭, 리세트 및 세트 입력 신호에 의존하지 않는다. 클럭 신호가 논리적 로우에서 논리적 하이로 상승하면, 제 1 S-R F/F 단(114)은 차단되고 제 2 S-R F/F 단(115)은 개방되어 제 1 S-R F/F 단(114)의 NOR-S-R 플립플롭(124)에 저장된 현재의 값을 제 2 S-R F/F 단(115)의 NOR-S-R 플립플롭(124)으로 전송한다. 단자(132 또는 133)의 리세트 또는 세트 입력 신호 각각의 변화는 SR-MS-F/F 회로(110a)에 저장된 값에 영향을 미치지 않는다.
NOR-S-R 플립플롭(124)을 포함하는 SR-MS-F/F 회로(110a)의 제 1 및 제 2 단(114, 115)의 각각에 대하여, S-R F/F 단(114)의 NAND 게이트(120)의 입력으로 들어가는 세트(Sn) 신호, S-R F/F 단(114)의 NAND 게이트(121)의 입력으로 들어가는 리세트(Rn) 신호, 출력 단자(134)에서 나오는 Q 신호, SR-MS-F/F 회로(110a)의 출력 단자(135)에서 나오는 Qn 신호에 관한 진리표가 표 1에 제시되어 있다.
Sn Rn Q OUT Qn OUT
0 0 Qn-1 Qnn-1
0 1 0 1
1 0 1 0
1 1 (0) (0)

표 1에서 아래첨자 "n" 및 "n-1"은 각각 입력/출력 신호가 변화한 후의 현재 상태 및 이들 신호가 변화하기 전의 선행 상태를 지시한다. 상술하면, 현재의 입력 조합 S=0 및 R=0는 출력 신호 Q 및 Qn을 변화시키지 않는다. 만일 S 및 R이 둘 다 로우가 되면, Q 및 Qn도 둘 다 로우가 된다. 그러나, 만일 그후 S 및 R이 둘 다 동시에 하이가 되면, Q 및 Qn은 표 1의 (0) 표시에 의해 지시되는 바와 같이 더 이상 예측될 수 없다. SR-MS-F/F 회로(110a)가 잘 정의된 논리적 거동을 유지하려면 이 후자의 상황은 회피되어야 하며, 본 발명에 따르면 이런 상황은 발생할 수 없다.
이제 도 12 를 참조하면, 본 발명에 따른 도 10 의 제어기(100)의 일부를 형성하는 예시적인 평가 배열(102)(파선 직사각형 내부에 도시)의 회로도가 도시되어 있다. 예시적인 평가 배열(102)은 상기 배열이 아래에서 설명되는 바와 같이 작동하도록 하는 5 개의 상태 신호인(상태 1-5 신호) 상태 0-4 및 5 개의 입력 변수 IN0-IN4를 수신하는 것으로 도시되어 있다. 그러나, 평가 배열(102)은 평가 배열(102)이 같은 방식으로 작동하도록 하는 훨씬 더 많은 입력 상태 및 입력 변수 신호를 포함할 수 있다는 것을 이해해야 한다.
예시적인 평가 배열(102)는 5 개의 인버터(150-154), 10 개의 NAND 게이트(160-169), 그리고 영구적 연결선(173)(두 연관된 단자 사이에 실선으로 도시)을 선별함으로써 12 개의 병렬 수직 리드(172) 중 기설정된 것들에 연결되는 15개의 병렬 수평 리드(171)을 포함하는 행렬(170)(파선 직사각형 내부에 도시)을 포함한다. 연결되지 않은 연관된 단자(174)는 필요한 경우 영구적 연결이 이루어질 수 있는 것으로 도시되어 있다. 상술하면, IN0 입력 신호는 버스(101)를 통해 특정한 원격 장치(도시되지 않음)로부터 수신되고, 제 1 인버터(150)에 의해 행렬(170)의 제 1 수직 리드(172) 및 행렬(170)의 제 2 수직 리드(172)로 연결된다. IN1 입력 신호는 버스(101)를 통해 특정한 원격 장치(도시되지 않음)로부터 수신되고, 제 2 인버터(151)에 의해 행렬(170)의 제 3 수직 리드(172) 및 행렬(170)의 제 4 수직 리드(172)로 연결된다. IN2 입력 신호는 버스(101)를 통해 특정한 원격 장치(도시되지 않음)로부터 수신되고, 제 3 인버터(152)에 의해 행렬(170)의 제 5 수직 리드(172) 및 행렬(170)의 제 6 수직 리드(172)로 연결된다. IN3 입력 신호는 버스(101)를 통해 특정한 원격 장치(도시되지 않음)로부터 수신되고, 제 4 인버터(153)에 의해 행렬(170)의 제 7 수직 리드(172) 및 행렬(170)의 제 8 수직 리드(172)로 연결된다. IN4 입력 신호는 버스(101)를 통해 특정한 원격 장치(도시되지 않음)로부터 수신되고, 제 5 인버터(154)에 의해 행렬(170)의 제 9 수직 리드(172) 및 행렬(170)의 제 10 수직 리드(172)로 연결된다. 제 11 수직 리드(172)는 외부 공급 전압(VEXT)에 연결되고, 제 12 수직 리드(172)는 접지에 연결되는데, 여기서 접지는 영구적 결선(173)을 통해 제 1, 제 3, 제 6, 제 9, 제 10 및 제 15 수평 리드와 연결된 것으로 도시되어 있다.
상태 4 입력 신호는 버스(107)를 통해 상태 저장 소자(106 도 10 에 도시)으로부터 수신되고, 행렬(170)의 제 1 반면에서는 제 2 수평 리드(171)로 연결되며, 행렬(170)의 반대편의 제 2 반면에서는 제 1 및 제 2 NAND 게이트(160 및 161)의 제 2 입력으로 연결된다. 제 1 및 제 3 수평 리드(171)는 각각 제 1 및 제 2 NAND 게이트(160 및 161)의 제 2 입력으로 연결된다. 상태 3 입력 신호는 버스(107)를 통해 상태 저장 소자(106)로부터 수신되고, 행렬(170)의 제 1 반면에서는 제 5 수평 리드(171)로 연결되며, 반대편의 제 2 반면에서는 제 3 및 제 4 NAND 게이트(162 및 163)의 제 1 입력으로 연결된다. 제 4 및 제 6 수평 리드(171)는 각각 제 3 및 제 4 NAND 게이트(162 및 163)의 제 2 입력으로 연결된다. 상태 2 입력 신호는 버스(107)를 통해 상태 저장 소자(106)로부터 수신되고, 행렬(170)의 제 1 반면에서는 제 8 수평 리드(171)로 연결되며, 반대편의 제 2 반면에서는 제 5 및 제 6 NAND 게이트(164 및 165)의 제 1 입력으로 연결된다. 제 7 및 제 9 수평 리드(171)는 각각 제 5 및 제 6 NAND 게이트(164 및 165)의 제 2 입력으로 연결된다. 상태 1 입력 신호는 버스(107)를 통해 상태 저장 소자(106)로부터 수신되고, 행렬(170)의 제 1 반면에서는 제 11 수평 리드(171)로 연결되며, 반대편의 제 2 반면에서는 제 7 및 제 8 NAND 게이트(166 및 167)의 제 1 입력으로 연결된다. 제 10 및 제 12 수평 리드(171)는 각각 제 1 및 제 2 NAND 게이트(166 및 167)의 제 2 입력으로 연결된다. 상태 0 입력 신호는 버스(107)를 통해 상태 저장 소자(106)으로부터 수신되고, 행렬(170)의 제 1 반면에서는 제 14 수평 리드(171)로 연결되며, 반대편의 제 2 반면에서는 제 9 및 제 10 NAND 게이트(168 및 169)의 제 1 입력으로 연결된다. 제 13 및 제 15 수평 리드(171)는 각각 제 9 및 제 10 NAND 게이트(168 및 169)의 제 2 입력으로 연결된다. 제 1 및 제 2 NAND 게이트(160 및 161)는 각각 tran4u 및 tran4l 출력 신호를 생성한다. 마찬가지로, 제 3 및 제 4 NAND 게이트(162 및 163)는 각각 tran3u 및 tran3l 출력 신호를 생성하고, 제 5 및 제 6 NAND 게이트(164 및 165)는 각각 trann2u 및 tran2l 출력 신호를 생성하며, 제 7 및 제 8 NAND 게이트(166 및 167)는 각각 tran1u 및 tran1l 출력 신호를 생성하고, 제 9 및 제 10 NAND 게이트(168 및 169)는 각각 tran0u 및 tran0l 출력 신호를 생성한다. 5 개의 tran0u-tran4u 및 5 개의 tran0l-tran4l 출력 신호는 버스(103)(도 10에 도시)를 통해 전이 배열(104)(도 10에 도시)로 전송된다.
작동 중에, 현재의 시점에서 도 10 의 제어기(100)의 상태 기계는 상태 2에 있으며(상태 2 리드(171) 상에서 하이) 만일 평가 배열(102)로의 입력 신호 IN4가 하이(즉 국지적 1)라면 상태 2로부터 벗어나게 될 것이라고 가정한다. 이 경우에 입력 신호 IN4는 결선(174)(원(177) 내에 도시)을 통해 상태 2 신호로서 같은 NAND 게이트(164)로 연결된다. 상태 2 신호가 하이일 때, NAND 게이트(164)의 출력 신호 tran2u는 로우가 된다(즉 논리 "0"). 이것은 상태 기계가 상태 2를 벗어나려 한다는 것을 지시한다. 만일 IN4 신호가 로우인 조건하에서 상태 2로부터 벗어나야 한다면, 인버터(154)로부터 나온 반전된 IN4 신호는 행렬(170)의 제 10 수직 및 제 9 수평 리드 간에 만들어진 결선(원(178) 내에 도시되지 않음)을 통해 연결될 것이다.
다른 조건에서는, 상태 다이어그램이 그 후속 연관된 상태로의 무조건적 전이를 요청할 경우 제 11 수직 리드(172)(외부 전력 공급에서 나온 VEXT로 연결) 및 NAND 게이트(160-169) 중 기설정된 하나 사이에 결선(도시되지 않음)이 만들어질 것이다. 상태도가 봉쇄된 전이를 요청할 경우, 상태 4에 대하여 제 1 및 제 3 수평 리드(171) 및 제 12 수직 리드(172) 간에 도시된 바와 같이, 제 12 수직 리드(172)(접지로 연결) 및 특정한 상태와 결합된 NAND 게이트(160-169)의 기설정된 연관된 쌍 간의 결선이 만들어질 것이다.
이제 도 13 을 참조하면, 도 12 에 도시된 예시적인 평가 배열(102)의 작동 및 구조를 설명하는데 사용될, 5 개의 상태(0-4, n=5)를 포함하는 예시적인 선형 상태도가 도시되어 있다. 통상 파워-온 시점인 시작 시점에서는, 상태 기계가 원(180)에 도시된 바와 같이 리세트(RES)된다. 이것은 모든 플립플롭(도 11에 도시)이 ASRES 신호에 의해 리세트된다는 것을 의미한다. 이 모드는 "실제의" 상태로 간주되지 않는다. 상태 기계는 원(180) 내의 RES 상태에서 원(181) 내의 상태 S0로 무조건적으로 전이한다. 이 시점부터 이후로는 각각의 상태 아래에 표시된 조건들이 충족되어야 상태 기계가 하나의 상태로부터 후속 상태로 계속될 수 있다. 만일 전이 조건이 충족되지 않는다면, "원 화살표"(186)가 지시하는 바와 같이 상태 기계는 현재의 상태에 머물게 된다.
상태 기계가 상태 0에 있고 전이 조건 IN2=1이 충족되면, 도 12 의 평가 배열(102) 내에서는 다음과 같은 동작이 이루어진다. 상태 0 신호는 제 14 수평 리드(171) 상에서 하이(논리적 "1")이고, IN2 신호는 제 5 수직 리드(172) 상에서 하이이며, 인버터(152) 때문에 행렬(170)의 제 6 수직 리드(172) 상에서 로우이다. 제 5 수직 리드(172)과 제 13 수평 리드(171) 사이의 결선(173)은 NAND 게이트(168)의 두 입력 모두를 하이(논리 "1")로 만들어 그로부터의 출력을 하이 출력에서 로우 출력으로 변화시킨다. NAND 게이트(169)는 영향받지 않는데, 왜냐하면 그 입력 중 하나가 제 12 수직 리드(172)(접지)와 제 15 수평 리드(171) 사이 의 영구적 결선(173)을 통해 접지로 연결되어 있고 하이인 tran01 신호를 공급하기 때문이다. NAND 게이트의 출력(168)은 상태 0로부터 후속 상태(상태 1)로의 전이가 이루어진다는 것을 지시한다. 일단 원(182)에 의해 표시되는 상태 1로 들어서고 나면, 전이 조건 IN2=0가 발생할 때 도 12 의 제 11 수평 리드(상태 1) 및 인버터(152)를 경유한 제 6 수직 리드(172)에 모두 하이가 걸린다. 제 6 수직 리드(172)와 제 12 수평 리드(171) 사이의 결선(173) 및 상태 1 신호는 NAND 게이트(167)의 두 입력 모두에 하이(논리 1) 신호가 걸리게 만든다. NAND 게이트(167)의 출력은 하이 출력 신호에서 로우 출력 신호로 바뀐다. NAND 게이트(166)는 오직 하나의 하이 입력(상태 1)만 가지며, NAND 게이트(166)의 제 2 입력은 제 10 수평 리드(171) 상의 결선(173)을 통해 접지로 연결된다. NAND 게이트(167)의 출력은 상태 1로부터 후속 상태(상태 2)로의 전이가 이루어진다는 것을 나타낸다.
일단 원(183)에 의해 표시되는 상태 2로 들어서고 나면, 전이 조건 IN4=1이 발생할 때 제 8 수평 리드(171)(상태 2) 및 제 9 수직 리드(172)에 모두 하이가 걸린다. 하이인 상태 2 신호 및 원(177)에 의해 도시된 제 9 수직 리드(172)와 제 7 수평 리드(171) 사이의 결선(173)은 NAND 게이트(164)의 두 입력 모두에 하이(논리 1) 신호가 걸리게 만든다. 이것은 NAND 게이트(164)의 출력 tran2u 신호가 하이 값에서 로우 값으로 바뀌게 하고, 그리하여 상태 2로부터 후속 상태(상태 3)로의 전이가 이루어진다는 것을 나타낸다. 상태 2와 결합된 NAND 게이트(165)의 출력은 하이 출력에서 바뀌지 않는데, 왜냐하면 그 입력 중 하나가 제 12 수직 리드(172) 및 제 9 수평 리드(171) 사이의 결선(173)을 통해 접지로 연결되기 때문이다.
일단 원(184)에 의해 표시되는 상태 3으로 들어서고 나면, 전이 조건 IN1=1이 발생할 때 제 5 수평 리드(171, 상태 3) 및 제 3 수직 리드(172)에 모두 하이가 걸린다. 하이인 상태 3 신호 및 제 3 수직 리드(172)와 제 4 수평 리드(171) 사이의 결선(173)은 NAND 게이트(162)의 두 입력 모두에 하이(논리 1) 신호가 걸리게 만든다. 이것은 NAND 게이트(162)의 출력이 하이에서 로우로 바뀌게 하고, 그리하여 상태 3으로부터 후속 상태(상태 4)로의 전이가 이루어진다는 것을 지시한다. 상태 3과 결합된 NAND 게이트(163)의 출력은 바뀌지 않는데, 왜냐하면 그 입력 중 하나가 제 12 수직 리드(172) 및 제 6 수평 리드(171) 간의 영구적 결선(173)을 통해 접지로 연결되기 때문이다.
일단 원(185)에 의해 표시되는 상태 4로 들어서고 나면, 상태 기계는 도 13 의 예시적 상태도를 통한 전이를 종료한다. 상태 4로부터의 전이는 없는데, 왜냐하면 NAND 게이트(160 및 161) 둘 다 그 입력 중 하나가 행렬(170)의 제 12 수직 리드와 제 1 및 제 3 수평 리드(171) 간의 영구적 결선(173)을 통해 접지로 연결되기 때문이다.
상기 처리 기술은 어느 상태가 이탈되어야 하는지에 대한 판정을 가능하게 하고 그 상태가 이탈되어야 할지를 판정하는데, 왜냐하면 정확하게 하나의 입력 변수(예컨대 IN4)가 참 또는 거짓이기 때문이다. 만일 필요한 변형이 수행되었다면, 범용 상태도를 구현하기 위해 필요한 것은 이러한 매우 기본적인 평가 정보뿐이다. 만일 한 상태가 무조건 이탈되어야 한다면(도 12 에는 도시되지 않았으나 도 13 의 RES 상태에서는 발생), 이탈되어야 할 그 상태와 연관된 두 개의 NAND 게이트 중 하나는 공급 전압 VEXT에 영구적으로 연결될 것이다. 만일 상태도가 하나의 상태에서 종료되고 이 상태로부터 어떤 다른 상태로의 전이도 없다면, 이 상태와 연관된 NAND 게이트(예컨대 NAND 게이트(160 및 161))는 접지로 연결된다.
이제 도 14 를 참조하면, 본 발명에 따른 도 10 의 제어기(100)의 일부를 형성하는 예시적인 전이 배열(104)(파선 직사각형 내에 도시)의 회로도가 도시되어 있다. 예시적 전이 배열(104)은 도 12의 예시적 평가 배열(102)로부터 버스(103)를 통해 5 개의 tran0u-tran4u 신호 및 5 개의 tran0l-tran4l 신호 각각을 수신하고, 버스(105)를 통해 도 10의 상태 저장 소자(106)로 5 개의 set0-set4 신호 및 5 개의 reset0-reset4 신호 각각을 전송하도록 연결되어 있다. 예시적 전이 배열(104)은 예시적 행렬(190)(파선 직사각형 내에 도시) 및 10 개의 NAND 게이트(200-209)를 포함한다. 평가 배열(102)이 도 12 에 도시된 것보다 더 크고 전이 배열(104)로 더 많은 입력 신호를 전송할 경우, 전이 배열(104)은 훨씬 더 많은 입력 신호와 더 큰 행렬(190)을 포함할 수 있다는 것이 이해되어야 한다.
행렬(190)은 특정한 영구적 결선(193)에 의해 12 개의 병렬 수직 리드(192) 중 기설정된 것들과 연결될 수 있는 12 개의 병렬 수평 리드(191)를 포함한다. 원격 전력 전원(도시되지 않음)으로부터 공급되는 전위(VEXT)은 행렬(190)의 제 1 (최상위) 수평 리드(191)와 연결되고, 접지 전위는 행렬(190)의 제 2 수평 리드(191)에 가해진다. 평가 배열(102)로부터 나온 tran4u, tran3u, tran2u, tran1u 및 tran0u 입력 신호는 행렬(190)의 제 3, 제 5, 제 7, 제 9 및 제 11 수평 리드(191)와 각각 연결된다. 평가 배열(102)로부터 나온 tran4l, tran3l, tran2l, tran1l 및 tran0l 입력 신호는 행렬(190)의 제 4, 제 6, 제 8, 제 10 및 제 12 수평 리드(191)와 연결된다. 10 개의 NAND 게이트 각각의 제 1 및 제 2 입력은 행렬(190)의 12 개의 수직 리드(192) 중 특정한 하나와 연결된다. 예를 들어, NAND 게이트(200)는 그 제 1 및 제 2 입력이 각각 제 1 및 제 2 수직 리드(192)로 연결되고, NAND 게이트(201)는 그 제 1 및 제 2 입력이 각각 제 3 및 제 4 수직 리드(192)로 연결되고, NAND 게이트(202)는 그 제 1 및 제 2 입력이 각각 제 5 및 제 6 수직 리드(192)로 연결되는 등, 이런 식으로 계속되어, NAND 게이트(209)는 그 제 1 및 제 2 입력이 각각 제 19 및 제 20 수직 리드(192)로 연결된다. NAND 게이트(201, 203, 205, 207 및 209)가 각각 출력 신호 reset0, reset1, reset2, reset3 및 reset4를 공급하는 반면에, NAND 게이트(200, 202, 204, 206 및 208)는 각각 출력 신호 set0, set1, set2, set3 및 set4를 공급한다.
아래의 예는 전이 배열(104)의 전형적인 동작을 설명한다. 상태 2에서 상태 3으로의 전이가 있다고 가정하자. 행렬(190)의 제 7 수평 리드와 연결된 tran2u 신호 또는 행렬(190)의 제 8 수평 리드와 연결된 tran2l 신호가 상태 2로부터 전이하기 위해 로우로 바뀔 수 있다. 도 12 의 평가 배열(102)에 대하여 설명되었던 것과 마찬가지로, 평가 배열(102)로부터 나온 다른 모든 입력 신호들이 하이에 머무는 동안 tran2u 신호는 상태 2로부터 전이를 위해 수신된 로우 신호이다. 하이인 VEXT 전위가 제 1 수평 리드(191)와 제 12 수직 리드(192) 사이의 영구적 결선(193)을 통해 NAND 게이트(205)의 제 2 입력에 영구적으로 연결되어 있는 동안, 로우인 tran4u 신호는 원(196) 내에 도시된 결선을 통해 NAND 게이트(205)의 제 1 입력으로 연결된다. NAND 게이트(205)의 로우 및 하이 입력은 버스(105)를 통해 상태 저장 소자(106)(도 10 및 11에 도시)로 하이인 reset2 출력 신호를 발생시킨다. 동시에, VEXT가 NAND 게이트(206)의 제 2 입력에 가해지는 동안 로우인 tran2u 신호가 원(197) 내에 도시된 영구적 결선을 통해 NAND 게이트(206)의 제 1 입력으로 연결된다. 이것은 NAND 게이트(206)가 하이인 set3 출력 신호를 생성하게 한다. 하이인 reset2 출력 신호는 버스(105)를 통해 상태 저장 소자(106)로 전송되어, 상태 2를 나타내는 세트-리세트 플립플롭(110)과 결합된 그 안의 상태 플립플롭(110)을 리세팅시킨다. 동시에, 하이인 reset3 출력 신호는 버스(105)를 통해 상태 저장 소자(106)로 전송되어, 상태 3을 나타내는 세트-리세트 플립플롭(110)과 결합된 그 안의 상태 플립플롭(110)을 세팅시킨다.
상태 저장 소자(106) 내의 상태 플립플롭(110)이 사용되지 않는다면, 행렬(190)의 연관된 수직 리드(192)를 통해 전이 배열(104)의 세트 및 리세트 NAND 게이트로 각각 들어가는 두 입력은 모두 영구적 결선(도시되지 않음)을 통해 제 2 수평 리드(191) 상의 접지 전위(로우)로 연결될 것이다. 이것은 초기의 파워-온 모드 리세트(ASRES) 이후 상태 저장 소자(106) 내의 상태 플립플롭(110)을 리세트 상태로 유지시킨다. 만일 상태도가 하나의 상태에서 종결되고 이 상태로부터 다른 어떤 상태로도 더 이상 전이하지 않는다면, 이 상태의 리세트 신호를 생성하는 NAND 게이트의 두 입력은 공급 전위 VEXT(하이)에 연결된다. 따라서, 일단 이 상태에 도달하기만 하면 리세트 신호는 언제나 로우일 것이고 이 상태는 리세트되지 않을 것이다. 이것이 상태 4와 연관된 NAND 게이트(209)에 대하여 도 14 에 도시 되어 있다.
도 15 를 참조하면, 본 발명에 따라 도 10 의 제어기(100) 일부를 형성하는 예시적인 출력 배열(108)(파선 직사각형 내에 도시)에 대한 회로도를 도시하고 있다. 예시적인 출력 배열(108)은 제 1, 제 2, 제 3, 제 4 및 제 5 인버터(230-234), 제 1, 제 2, 제 3, 제 4 및 제 5 포지티브 전계 효과 트랜지스터(PFET) 소자(240-244)(별개의 파선 직사각형으로 도시) 및 행렬(250)(파선 내에 도시)을 포함한다. PFET 소자(240-244)는 각각 인버터(230-234)와 연관된다. PFET 소자(240-244)는 리드(246)를 통해 기설정된 외부 제공 전압(VEXT)에 연결되는 소스 전극, 리드(247)를 통해 접지에 연결되는 게이트 전극, 인버터(230-234) 중 연관된 인버터의 입력에 연결되는 드레인 전극을 갖는다. 각 PFET(240-244)의 배열에 의해 하이인 입력이 인버터(230-234) 중 연관된 인버터의 입력에 제공되는데, 인버터(230-234)에 추가적인 신호가 인가되지 않으면 인버터(230-234)중 연관된 인버터의 입력이 로우 출력을 유지하게 된다. 그러므로, PFET(240-244)는 풀-업 PFET 소자로 설계될 수 있다.
행렬(250)은 각각 제 1, 제 2, 제 3, 제 4 및 제 5 인버터(230-234)와 한쪽 말단에서 연결되는 제 1, 제 2, 제 3, 제 4 및 제 5 수직 리드(252), 10 개의 수직 리드(254) 그리고 행렬(250) 내에 있는 수직 리드(252) 및 수평 리드(254)의 교차 영역에 위치한 25 개의 네가티브 전계 효과 트랜지스터(NFET) 소자(260)(별개의 파선 직사각형 내에 도시)를 포함한다. 행렬(250)의 제 1, 제 3, 제 5, 제 7 및 제 9 수평 리드(254)는 그 한쪽 말단에서 접지 전위에 연결되고, 제 2, 제 4, 제 6, 제 8, 제 10 수평 리드는 상태 저장 소자(106)(도 10 및 도 11에 도시)로부터 버스(107)를 통해 각각 상태 0, 상태 1, 상태 2, 상태 3 및 상태 4를 수신하기 위해 연결된다. 각 NFET 소자(260)의 게이트들은 NFET 소자(260)를 비활성화시키기 위해 접지 전위에 연결될 수도 있고 행렬(250)의 상태 0-4 입력 신호 중 각각의 입력 신호에 연결될 수도 있다. NFET 소자(260)의 게이트가 하이(예를 들어 논리 "1")인 활성 상태 입력 신호에 연결되면, 그 게이트에 의해 로우 접지 전위가 NFET 소자(260)와 연관된 수직 리드(252)에 연결되어, 상태가 활성화될 때 연관된 인버터의 입력이 로우 레벨로 내려간다. 그러므로, 상태 신호가 활성화될 때, 연관된 인버터(예를 들어, 인버터 230)가 버스 상에 하이인 출력 신호를 생성할 것이다. 인버터(230-234)에 의해 생성된 출력 신호가 예를 들어 DRAM 칩 상의 원격 발생기 시스템 내의 다양한 회로에 버스(109)를 통해 보내질 것이다.
예를 들어, 상태 2가 활성화되면, 제 5 수평 리드(254)에 대한 하이가 NFET 소자(260)(원 262 내에 도시)의 게이트(260)에 인가되어, 제 5 수평 리드(254)를 인버터(231)와 연관된 제 2 수직 리드(252)에 연결한다. 게이트(260)는 제 6 수평 리드(254)로부터의 접지 전위가 인버터(231)에 입력 신호를 풀-다운하는 제 2 수직 리드(252)에 연결되게 하고, 인버터(231)가 버스(109) 상에 하이 출력 신호(OUT1)를 생성하게 한다. 활성화 상태 2 신호는 또한 인버터(230, 233 및 234) 각각의 입력이 접지 전위에 풀-다운되게 하는데, 왜냐하면 상태 2 신호는 제 5 수평 리드(254)를 제 1, 제 4 및 제 5 수직 리드(252)에 연결하면서 NFET 소자(260)의 게이트에 연결되기 때문이다. 제 5 수평 리드(254)를 인버터(232)와 연관된 제 3 수직 리드(252)에 연결하면서 NFET 소자(260)(원 264 내에 도시)의 게이트가 항상 접지 전위에 연결되므로, 상태 2 신호가 활성화될 때 NFET 소자(260)는 항상 비활성화된다. 그러므로, 상태 2 신호가 활성화될 때, 인버터(232)의 입력은 PFET 소자(242)에 의해 기인하는 풀-업 조건으로 유지되고, 인버터(232)는 버스(109)를 통해 계속해서 로우 출력 신호(OUT2)를 출력한다. 한번에 오직 한 상태 입력 신호만 활성화되므로, 상태 2 입력 신호가 활성화일 때, 인버터(232)의 입력을 풀-다운하는 행렬(250) 내의 다른 NFET 소자(260)는 없다. 전술한 행렬(250)의 각 NFET 소자에 대해 도시된 배열과 활성화 상태 2 신호에 대해 발생하는 것을 설명하는 상세한 설명을 참조하여, 임의의 다른 상태 입력 신호가 활성화되는 경우 어느 인버터(230-234)가 풀-다운되고 풀-업되었는지를 쉽게 결정할 수 있다.
출력 배열(108)은 또한 상태 저장 소자(106)의 S-R MS F/F(110a - 110n)으로부터 출력(Qn)을 수신하도록 배열될 수 있다. 이는 현재 진행중인 특허 출원 제 호, "동적 램 발생기 제어기를 위한 리세트 및 파워 온 배열을 위한 방법 및 장치(Method and Apparatus For An Improved Reset And Power-On Arrangement For A DRAM Generator Controller)" 및 특허 출원 제 호, "메모리 칩 상의 발생기 시스템을 제어하는 제어기 및 제어 방법(Method and Apparatus for A Flexible Controller Including An Improved Output Arrangement For A DRAM Generator Controller)"에 설명된 바와 같다.
이제 도 16a 및 16b 를 참조하면, 본 발명에 따른 평가 배열(102)에 대하여 도 13에 도시된 5 개의 상태들 S0-S4를 포함하는 예시적인 선형 상태도에 따라 작 동하는, 각각 도 11, 12 및 14 에 도시된 상태 저장 소자(106), 평가 배열(102) 및 전이 배열(104)의 회로를 포함하는 도 10의 예시적인 제어기(100)(파선 직사각형 내부에 도시)의 전체적인 배치가 도시되어 있다. 더 상세하게, 도 16a 및 16b 의 예시적인 제어기(100)는 5 개의 상태 0-4, 5 개의 입력 신호 IN0-IN4 및 5 개의 출력 신호 OUT0-OUT4을 처리할 수 있다. 평가 배열(102)은 5 개의 인버터(150-154), 10 개의 NAND 게이트(160-169) 및 행렬(170)을 포함한다. 평가 배열(102)은 원격 소자(도시되지 않음)로부터 5 개의 입력 신호 IN0-IN4를 버스(101)를 통해 수신하고, 상태 저장 소자(106)로부터 5 개의 상태 신호 상태 1-상태 5를 버스(107)를 통해 수신한다. 평가 배열(102)은 버스(103)를 통해 tran0u-tran4u 또는 tran0l-tran4l 출력 신호 중 하나를 매순간 전이 배열(104)로 발생시킨다. 평가 배열(102)은 도 12 에 도시된 배열에 대응하고, 그 작동은 도 13 의 선형 상태도에 따른 평가 배열(102)에 대하여 상기 설명된 바에 대응한다.
전이 배열(104)은 9 개의 NAND 게이트(201-209) 및 행렬(190)을 포함하는 것으로 도시되어 있다. 전이 배열(104)은 평가 배열(102)로부터 버스(103)를 통해 tran0u-tran4u 및 tran0l-tran4l 출력 신호 중 어떤 것을 수신하고, SET1-SET4 또는 RESET0-RESET4 출력 신호 중 기설정된 것을 버스(105)를 통해 상태 저장 소자(106)로 발생시킨다. 전이 배열(104)의 배열은 도 14 에 도시된 NAND 게이트(200)가 도 16 에 도시된 전이 배열(104)에 포함되지 않았다는 것을 제외하면 도 14 에 도시된 것과 대응한다. 이것을 제외한 이유는, 도 14 에서 NAND 게이트(200)는 두 입력이 모두 VEXT 전위로 영구적으로 연결됨으로써 비활성화되었기 때문이다. 따라서, NAND 게이트(200)는 상태 저장 소자(106)로 SET0 출력 신호를 결코 공급하지 않는다.
상태 저장 소자(106)는 8 개의 세트-리세트-마스터-슬레이브 플립플롭(S-R M-S F/F)(110a - 110e+3)을 포함하는데, 여기서는 S-R M-S F/F(110a, 110e+3)만이 도시되고 있으며 각각의 S-R M-S F/F(110a 내지 110e+3)는 도 12 에 도시된 회로부를 포함한다. S-R M-S F/F(110a - 110e+3)는 상태 식별 회로(117)와 함께 프로세싱을 위해 사용되는 동안 별개의 상태 0 내지 4 와 연관되는데, 이는 도 18 내지 20 을 참조하여 나중에 매우 상세히 설명될 것이다. 상태 저장 소자(106)에는 NOR 게이트(282, 284)를 포함하는 추가의 원격 플립플롭(28)이 또한 제공된다. 상태 저장 소자(106)는 상태 식별 회로(117)와 또한 연결된다.
예시적인 제어기(100)가 작동을 시작할 때, 제어기(100)는 리세트된다(대체로 파워-온에서). 제어기(100)를 리세트하기 위하여, 상태 저장 소자(106)의 비동기 리세트 ASRES 입력 신호(RESET 신호로도 알려져 있는)는 하이가 되었다가 다시 로우가 된다. 이것은 상태 저장 소자(106) 내의 모든 플립플롭(110a-110e)을 리세트시킨다. 이 "모드"는 본 발명에 따른 연관된 상태 기계의 코드화 정의에 따르면 "실제의" 상태가 아닌데, 왜냐하면 각각의 상태에서 이 상태 저장 소자(106)에 속한 정확히 하나의 플립플롭(110a-110e)이 세트되어야 하고 다른 모든 플립플롭들은 리세트되어야 하기 때문이다. 부가적인 플립플롭(280)에 속한 부가적인 두 개의 NOR 게이트(282 및 284)는 초기의 리세트 이후 제 1 상태 플립플롭 110a(상태 0에 관련)가 세트된다는 것을 보장한다. 이것은 무조건 발생하고 상태 기계는 이제 상 태 0이 된다. 일단 이렇게 되고 나면, 평가 배열(102)의 입력 신호 IN0-IN4의 평가, 전이 배열(104)의 모든 상태를 경유한 전이, 그리고 적절한 출력 신호 OUT0-OUT1의 생성이 상기 설명한 대로 이루어질 수 있다. 입력 신호 IN0 및 IN3는 사용되지 않으며 평가 배열(102)의 어떤 노드로도 연결되어 있지 않다는 것에 유의해야 한다. 더 나아가서, 일단 이 상태에 도달하고 나면 상태 기계는 상태 4에 머문다. 따라서, 평가 배열(102)에서 출력된 tran4u 및 tran4l 출력 신호는 전이 배열(104)의 어떤 노드와도 연결되어 있지 않다. 또한, 전이 배열(104)에서 나온 RESET4 출력 신호는 NAND 게이트(209)의 두 입력들을 공급 전압 VEXT로 연결했기 때문에 언제나 로우가 된다.
도 17 을 참조하면, 제어기(100)가 본 발명에 따라 도 13 의 상태 0-4를 포함하는 예시적인 선형 상태도을 실현함에 따라, 클럭 신호, (또한 ASRES 신호로 알려져 있는) 리세트 신호, IN0-IN4 신호, 상태 0-4 신호, 도 16 의 예시적인 제어기(100) 내에서 발생하는 OUT0-OUT4 신호들의 파형에 대한 타이밍도을 도시하고 있다. 시각=0(T0)인 경우, 비동기 리세트(Asynchronous Reset: ASRES) 신호에 대응하는 리세트 펄스(300)은 상태 저장 소자(106) 내에서 모든 플립플롭(100a-11e)을 리세트한다. 리세트 펄스(300) 이후에 T1에서 제 1 상승 시각 에지(302)인 경우, 상태 기계는 상태 S0로 진입한다. 시각 T1 내지 시각 T2 사이에서 상태 0 신호는 상태 저장 소자(106)으로부터 활성화된 유일한 상태 신호이고 출력 배열(108)로부터 하이인 출력 신호를 생성한다. 이는 도 15 에 도시되는데, 상태 0 신호는 인버터(230 및 234)와 연관된 NFET(260)를 활성화시켜 인버터(230 및 234)에 로우(접지)가 인가되게 하여 하이인 OUT0 및 OUT4 출력 신호를 생성한다.
시각 T2 직전에, IN2 신호가 포지티브(IN2=1)로 변화하여 상태 기계가 상태 1로 전이하게 되는데, 왜냐하면 상태 0에서 상태 1로 전이하기 위한 조건이 도 13 에 도시된 바와 같이 발생했기 때문이다. 도 12 에 도시된 바와 같이 버스(103)를 통해 적절한 trans0u 출력 신호를 생성하는 평가 배열(102) 내에서의 IN2 신호의 처리 시각 및 버스(105)를 통해 상태 저장 소자(106)에 적절한 RESET0 및 SET1 출력 신호를 생성하는 전이 배열(104) 내에서의 IN2 신호의 처리 시각 때문에, IN2에서 상승(304)의 시작과 시각 T2에서 상태 2로의 전이 사이에 시간이 걸린다. 상태 저장 소자로부터의 활성 상태 1 (S1) 신호 동안에, 출력 배열(108)은 버스(109)를 통해 하이인 OUT1, OUT2 및 OUT3 출력 신호를 생성한다. 도 13 에 도시된 바와 같이, 일단 상태 기계가 상태 1에 있고 IN2 입력 신호가 로우가 되면, 상태 1에서 상태 2로의 전이를 위한 조건을 만족한다. 도 17 에서, IN2 신호는 시각 T3 직전에 하강 에지(306)를 갖는 것으로 도시된다. IN2 신호가 로우로 되면, 평가 배열(102)은 전이 배열(104)에 trans1u 출력 신호를 생성하고, 전이 배열(104)은 시각 T3에 상태 1에서 상태 2로의 전이를 위해 상태 저장 소자(106)에 RESET1 및 SET2 출력 신호를 생성한다. 시각 T3에서 시각 T4 동안에 상태 2(S2)가 하이로 되고, 출력 배열(108)은 버스(109)를 통해 하이인 OUT0 및 OUT4 신호를 생성한다. IN4가 하이로 된 직후 시각 T4에서 상태 2로부터 상태 3으로 전이할 때는 물론 IN1이 하이로 된 직후 시각 T5에서 상태 3으로부터 상태 4로 전이할 때에도 유사한 동작이 발생하며, 따라서 다른 출력 신호(OUT0-OUT4)가 생성된다. 일단 상태 기계가 상태 4(S4)에 있으면, 다시 시퀀스가 시작되는 시점인 시각 T6에서 또다른 RESET 신호(308)이 생길때 까지, (도 13 에 도시된 바와 같이) 그 상태를 유지한다.
도 18 을 참조하면, 본 발명에 따른 도 10 의 제어기에서 상태 저장 소자(106)와 함께 사용하기 위한 상태 식별 회로(117)의 예시적인 배열을 도시하고 있다. 상태 확인 회로부(117)는 테스트 패드 A(320), 풀-업 저항기(322), 테스트 패드 B(324), D-타입 플립플롭 (D-F/F, 326), 활성화 논리 회로 (ACTIV. LOGIC, 330), 인버터(334), AND 게이트(336) 및 OR 게이트(338)로 이루어진다. 다수 2(n+3)개의 제 1 스위칭 소자(350)와 파선 직사각형(106) 내에 도시된 다수 n+3 개의 세트-리세트-마스터-슬레이브 플립플롭 (S-R M-S F/F) 회로(110a - 110n+3)의 입력과 출력에 연결된 된 다수 2(n+3) 개의 제 2 스위칭 소자(352) - 여기서 S-R M-S F/F 회로(110a, 110n, 110n+1, 110n+2 및 110n+3)만이 도시됨 - 는 상태 확인 회로부(117)와 연관되어 있다. 테스트 패드 A(320)는 풀-업 저항기(322)를 경유한 기설정된 공급 전압(VDD)과 D F/F(326)의 "D" 입력 단자에 연결된다. 제어기(100)에 의해 사용된 시스템 클럭 (CLK) 신호는 D F/F(326)의 제 2 입력과 각각의 S-R M-S F/F 회로(110a 내지 110n+3)에서 수신된다. D F/F(326)의 "Q" 출력은 활성화 논리 회로(330)의 "A" 입력에 연결된다. AND 게이트(336)는 그의 별개의 입력에서 각각의 S-R M-S F/F 회로(110n+1 - 110n+3)로부터 "Q" 출력 신호를 수신하도록 연결되고, 활성화 논리 회로(330)의 "B" 입력에 연결되는 출력 신호를 발생시킨다. S-R M-S F/F 회로(110a 내지 110n)는 상태도의 "n" 상태의 별개의 하나와 연관되지만, S-R M-S F/F 회로(110n+1 내지 100n+3)는 상태 출력 신호와 연관되지 않고 이 하 "시그니쳐(signature) 플립플롭"으로 부른다. 활성화 논리 회로(330)로부터의 "Y" 출력 신호는 각각의 제 1 및 제 2 스위칭 소자(350, 352)를 선택적으로 개폐하기 위한 각각의 제 1 및 제 2 스위칭 소자(350, 352)에 제공된다. OR 게이트(338)는 제 1 입력에서 S-R M-S F/F 회로(110n+3)를, 제 2 입력에서 시스템 클럭 신호로부터의 "Q" 출력 신호를 수신하도록 연결된다. OR 게이트(338)의 출력은 테스트 패드 B(324)에 연결된다.
다수 2(n+3)개의 제 1 스위칭 소자(350)는 쌍으로 이루어지고, 각 쌍의 제 1 스위칭 소자(350)는 S-R M-S F/F 회로(110a 내지 110n+3) 중의 별개의 하나와 연관된다. 각 쌍의 제 1 스위칭 소자(350) 중의 첫 번째 것은 S-R M-S F/F 회로(110a - 110n) 중의 별개의 하나의 리세트 입력 단자(132, 도 11 에 도시)에 도달하는 것으로부터 입력 신호(예를 들어, 전이 배열(104)로부터의 리세트(R) 신호)를 선택적으로 보내거나 차단하도록 연결된다. 이와 유사하게, 각 쌍의 제 1 스위칭 소자(350) 중의 두 번째 것은 S-R M-S F/F 회로(110a - 110n+3) 중의 연관된 하나의 세트 입력 단자(133, 도 11에 도시)에 도달하는 것으로부터 세트(S) 입력 신호, 접지 전위 또는 VDD 전위 중의 하나를 선택적으로 보내거나 차단하도록 연결된다. 다수 2(n+3)개의 제 2 스위칭 소자(352)는 쌍으로 이루어지고. 각 쌍의 제 2 스위칭 소자(352)는 S-R M-S F/F 회로(110a 내지 110n+3) 중의 별개의 하나와 연관된다. 각 쌍의 제 2 스위칭 소자(352) 중의 첫 번째 것은 S-R M-S F/F 회로(110a - 110n+3) 중의 다음 차례의 것의 리세트 입력 단자(132)(도 11에 도시)에 도달하는 것으로부터 S-R M-S F/F 회로(110a 내지 110n+3) 중의 연관된 하나로부터 "Qn" 출 력 신호를 선택적으로 보내거나 차단하도록 연결된다. 각 쌍의 제 2 스위칭 소자(352) 중의 두 번째 것은 S-R M-S F/F 회로(110a 내지 110n+3) 중의 다음 차례의 것의 세트 입력 단자(132, 도 11에 도시)에 도달하는 것으로부터 S-R M-S F/F 회로(110a - 110n+3) 중의 연관된 하나로부터 "Q" 출력 신호를 선택적으로 보내거나 차단하도록 연결된다. 마지막 S-R M-S F/F 회로(110n+3) 중의 제 2 스위칭 소자(352) 중의 첫 번째와 두 번째 것은 제 1 S-R M-S F/F 회로(110a)의 각각의 "R" 및 "S" 입력 단자에 도달하는 것으로부터 각각의 "Qn" 및 "Q" 출력 신호를 선택적으로 보내거나 차단하도록 연결된다. 각각의 제 1 및 제 2 스위칭 소자(350 또는 352)는 전송 게이트로서 이해하여야 한다. 제 1 및 제 2 스위칭 소자는 모두 활성화 논리 회로(330)로부터의 동일한 "Y" 출력 신호에 의해 제어된다.
제어기(100)의 정상 작동 조건하에서, 활성화 논리 회로(330)는 제 1 및 제 2 스위칭 소자(350, 352)에 로우의 "Y" 제어 신호를 출력한다. 이러한 조건하에서, 도 18 에 도시된 바와 같이, 모든 제 1 스위칭 소자(350)들은 폐쇄되어 있는 반면, 모든 제 2 스위칭 소자(352)들은 개방되어 있다. 제어기(100)는 예를 들어, 도 13 에 설명된 바와 같은 상태도 시퀀스를 따라 연속적으로 작동한다. 하지만, 제어기(100) 또는 발생기 시스템에서 에러가 발생하여 제어기(100)가 파워-온 시퀀스와 같은 상태도 시퀀스를 끝까지 종료하지 못하면, 활성화 논리 회로(330)는 작업자에 의해 선택적으로 활성화되어, 테스트 패드 A(320)에서 활성(ACT) 제어 신호가 입력한다. 활성화되면, 활성화 논리 회로(330)는 제 1 및 제 2 스위칭 소자(350, 352)에 하이 "Y" 출력 제어 신호를 발생한다. 이는 모든 제 1 스위칭 소자(350)를 개방하며, 모든 제 2 스위칭 소자(352)를 폐쇄한다. 제 1 및 제 2 스위칭 소자(350, 352)에 의한 이러한 동작에 따라, S-R M-S F/F 회로(110a 내지 110n+3)는 주기적인 시프트 레지스터를 형성한다.
작동 중에, 상태도를 따라 진행하는 제어기(100)의 정상 작동 동안, 제 1 스위칭 소자(350)는 폐쇄되고, 제 2 스위칭 소자는 개방된다. S-R M-S F/F 회로(110n+1)의 세트 입력에 결합된 접지 전위는 "Q" 출력으로서 제공되어 인버터(334)를 경유하여 하이 입력으로서 AND 게이트(336)의 제 1 입력에 전달된다. 결국, 각각의 S-R M-S F/F 회로(110n+2, 110n+3)의 세트 입력에 결합된 VDD 전위는 별개의 "Q" 출력으로서 제공되어 별개의 하이 입력으로서 AND 게이트(336)의 제 2 및 제 3 의 입력에 전달된다. 그러므로, 시그니쳐 S-R M-S F/F 회로(110n+3, 110n+2 및 110n+1)의 출력 비트 스트링이 각각 1-1-0 이면, AND 게이트(336)는 하이 출력을 발생한다. AND 게이트(336)는 이 하이 출력을 활성 논리 회로(330)의 "B" 입력에 전달하고, 정상으로 세팅되어 있는 제 1 및 제 2 스위칭 소자(350, 352)를 변하게 하는 하이 "Y" 출력 제어 신호를 활성화 논리 회로(330)가 효과적으로 제공하지 못하게 한다. 이러한 주기동안, 풀-업 레지스터(328)는 VDD 전위를 테스트 패드 A(320)에 제공하고, 또 D F/F (326)의 "B" 입력에 제공하여, 활성 제어 신호가 D F/F (326)의 "Q" 출력을 통하여 활성화 논리 회로(330)에 전송되는 것을 방지한다. 이는 활성화 논리 회로(117)가 활성화되는 것을 방지하여, 상태 S-R M-S F/F 회로(110a - 110n)가 제어기(100)에서 정상 상태의 플립플롭으로서 작동하게 한다. 결국, OR 게이트(338)는 연관된 제 2 스위칭 소자(352)가 개방되 어 있으나 수신된 클럭 신호를 테스트 패드 B(324)로 전달하므로, 시그니쳐 S-R M-S F/F 회로(110n+3)로부터 하이 "Q" 출력을 수신하지 않는다.
테스트 패드 A(320)가 활성(ACT) 신호에 의해 로우 레벨로 내려가 활성화되면, 이러한 활성 신호는 D 플립 플롭(326)에 의해 시스템 클럭(CLK)에 동기화된다. 이 동기화는 비동기 활성 신호가 클럭의 동기화에 장애를 발생하지 않도록 한다. 동기화된 활성 신호는 활성화 논리 회로(330)의 "A" 입력에 공급된다. 활성화 논리 회로(330)는 제 1 및 제 2 스위칭 소자(350, 352)를 S-R M-S F/Fs(110a 내지 110n+3)에서 활성화 시키는 하이 "Y" 출력 신호를 전달하여, 제 1 스위칭 소자(350)를 개방시키고 제 2 스위칭 소자(352)를 폐쇄시킨다. 현재 S-R M-S F/F(110a - 110n+3)는 그 정격 입력 뿐만 아니라, 피드백 원형 시프트 레지스터와도 접속되어 있지 않다. 시스템 클럭은 상태 S-R M-S F/F(110a 내지 110n+3)으로 부터의 상태 출력 정보와 S-R M-S F/Fs(110n+1 내지 110n+3)으로부터의 시그니쳐 비트의 정보를 더해서 동작하므로, 비트는 S-R M-S F/Fs(110n+1 내지 110n+3)에 의해 형성된 시프트 레지스터를 통하여 원형으로 시프트된다. 시프트 레지스터가 한바퀴를 돌면, S-R M-S F/Fs(110n+3, 110n+2 및 110n+1)의 각각에 의해 발생한 시그니쳐 비트-스트링(1-1-0)은 다시 각각의 시그니쳐 플립 플롭(110n+3, 110n+2 및 110n+1)에 있게 된다. 이러한 시그니쳐 비트-스트링(1-1-0)은 시그니쳐 S-R M-S F/Fs(110n+1 내지 110n+3)의 "Q" 출력을 통하여 AND 게이트(338)에서 검출된다. AND 게이트(336)로부터 의 출력이 하이로 가는 결과, 활성 논리 회로(330)는 "Y" 출력 스위치 제어 신호를 제 1 및 제 2 스위칭 소자(350, 352)에 대해 비활성화하도록 신호한다. 제어기(100)는 1-아웃 오브-N 코딩을 사용하기 때문에, 1-1-0의 비트-스트링 조합은 활성화 논리 회로(330)가 하이 "Y" 출력을 발생한 후 S-R M-S F/F(110a 내지110n+3)에 의해 형성된 시프트 레지스터내에 현재 저장된 정보의 한 주기 후에만 나타난다. 즉, ACT 입력 신호로 테스트 패드 A(320)가 활성화하는 것은, 상태 S-R M-S F/F(110a - 110n)과 시그니쳐 S-R M-S F/F(110n+1 - 110n+3)의 정확히 한 바퀴를 시프트 하게 한다.
최종 시그니쳐 S-R M-S F/F(110n+3)의 출력은 OR 게이트(338) 내의 시스템 클럭 신호와 결합되어 테스트 패드 B(324)로 전달된다. 테스트 패드 B(324)에서, 시프트된 정보는 판독될 수 있다. 클럭과 시프트된 정보에 대한 OR 콤비네이션은 테스트패드 B(324)에 결합된 오실로스코프(도시되지 않음)로 용이하게 분석할 수 있다. 각각의 클럭 주기는 용이하게 식별된다. 각각의 클럭 주기 동안, S-R M-S F/F(110n+3)으로부터의 "Q" 출력 비트가 로우이면, 클럭 신호는 테스트 패드 B(324)에서 재생된다. 하지만, 각각의 클럭 주기 동안, S-R M-S F/F(110n+3)으로 부터의 "Q" 출력 비트가 하이이면, OR 게이트(336)로부터의 하이 신호는 전체의 클럭 주기 동안 발생된다. 그러므로, 테스트 패드 B(324)에서의 출력은 시스템 클럭 주파수 및 S-R M-S F/F(110a 내지 110n) 상태의 분석을 매우 간단하게 한다.
도 19 를 참조하면, 도 18 의 상태 확인 회로부(117)에 사용되는 활성화 논리 회로(330)의 예시적 배열이 도시되어 있다. 활성화 논리 회로(330)는 제 1 AND 게이트(370), 제 1 인버터(371), 제 2 인버터(372), 제 3 인버터(373), 제 4 인버터(374), 제 2 AND 게이트(375), 제 3 AND 게이트(376), OR 게이트(378) 및 세트-리세트 플립플롭(S-R F/F) 단(380)을 포함한다. S-R F/F 단(380)은 오직 세트-리세트-마스터-슬레이브 플립플롭(S-R M-S F/F, 110, 도 11에 도시됨)의 제 1 단(114)만을 포함한다. D 플립플롭(326)(도 18에 도시됨)으로부터의 "A" 입력은 제 1 인버터(371)를 통해 제 1 AND 게이트(370)의 제 1 입력에 연결되고, 제 3 인버터(373)를 통해 제 2 AND 게이트(375)의 제 1 입력에 연결되며, S-R F/F 단(380)의 리세트(R) 입력에 연결된다. 상태 식별 회로(117)의 AND 게이트(336)로부터의 "B" 입력은 제 2 인버터(372)를 통해 제 1 AND 게이트(370)의 제 2 입력 및 제 4 인버터(374)를 통해 S-R F/F 단(380)의 세트(S) 입력에 연결되어 있다. 제 2 AND 게이트(375)로부터의 출력은 제 3 AND 게이트(376)의 제 1 입력에 연결되어 있고, S-R F/F 단(380)으로부터의 "Qn" 출력은 제 3 AND 게이트(376)의 제 2 입력에 연결되어 있다. 제 1 및 제 3 AND 게이트(370 및 376)로부터의 출력은 OR 게이트(378)의 제 1 및 제 2 입력에 각각 연결되어 있다. OR 게이트로(378)로부터의 출력은 제 1 및 제 2 스위칭 소자(350 및 352, 도 18 에 도시됨)를 제어하는 "Y" 출력 제어 신호이다.
활성화 논리 회로(330)의 진리표가 AND 게이트(370, 375 및 376), OR 게이트(378), 인버터(371-374) 및 S-R F/F 단(380)의 예시적 사용에 대해 표 2 에 제시되어 있다.
단계 A 입력 B 입력 Y 출력
1 1 1 0
2 0 1 1
3 0 0 1
4 0 1 0
5 1 1 0

표 2 를 따른 시퀀스는 A 및 B 입력이 하이이므로 활성화 논리 회로(330)가 활성화되지 않는 조건에서 단계 1 부터 시작한다. "Y" 출력이 로우이면, 제어기(100)는 상태도를 따라 진행한다. 단계 2에서, 3 개의 시그니쳐 S-R M-S F/F(110n+3-110n+1)가 각각 시그니쳐 비트(1-1-0)를 출력하는 동안 테스트 패드 A(320)가 활성화되어 D 플립플롭(326)는 로우인 "A" 입력을 생성한다. 이것은 AND 게이트(338, 도 18 에 도시)로 하여금 하이인 "B" 출력 신호를 생성하여 활성화 논리 회로(330)에 전달한다. 단계 2 에서, 활성화 논리 회로(330)는 하이 "Y" 출력 신호를 출력하여 제 1 스위칭 소자(350)를 개방하고, 제 2 스위칭 소자(352)를 폐쇄한다. 단계 3 에서, S-R M-S F/F(110a-110n+3)는 순환 시프트 레지스터로서 동작한다. 비트가 클럭 속도로 시프트 레지스터를 통해 이동하는 동안, 3 개의 시그니쳐 S-R-M-S-F/F(110n+3-110n+1)의 1-1-0 시그니쳐 비트는 시프트 레지스터를 통해 이전되고 AND 게이트(336)로 더 이상 입력되지 않으며(도 18 에 도시됨), AND 게이트(336)로 하여금 로우 "B" 출력 신호를 생성하여 활성화 논리 회로(33)에 전달한다. 단계 4 에서, 정보 이전은 시프트 레지스터를 통해 하나의 완전한 주기를 끝내고, 3 개의 시그니쳐 S-R M-S Phis(110n+3-110n+1)의 1-1-0 시그니쳐 비트는 AND 게이트(336)의 입력에서 다시 획득된다. 이것은 AND 게이트(336)로 하여금 하이 "B" 출력 신호를 발생하게 하여 활성화 논리 회로(330)를 디스에이블시킨다. 단계 5 에서, 활성화 논리 회로(330)는 디스에이블되었고 조건은 단계 1로 되돌아간다.
도 20 을 참조하면, 도 18 의 상태 식별 회로(117)의 동작에 관한 예시적인 타이밍 다이어그램이 도시되어 있다. 타이밍 다이어그램은 시스템 클럭 신호, 테스트패드 A (320)에 인가되는 테스트 활성화 신호, 활성화 논리 회로(330)로부터 획득된 "Y" 출력 신호 및 테스트 패드 B(324)에서 획득된 비트 스트링의 판독 결과의 시간에 대한 파형을 포함한다. 시스템 클럭 신호는 최상단의 파형에 도시되어 있는데, 사전 결정된 주파수의 반복적인 펄스를 가지며, 그것은 상태 확인 회로부(117)의 D 플립플롭(328), OR 게이트(338) 및 각각의 S-R M-S Phis(110a-110n+3)에 의해 수신된다. 시간 T0 및 T1 사이에 도시된 바와 같이 상태 확인 회로부(117)가 활성화되지 않을 때, 풀-업 레지스터(328)는 테스트 패드 A(320) 및 D 플립플롭(328)으로의 "D" 입력을 VDD 전위의 크기에 대응하는 하이 레벨(400)로 유지시킨다. 이것은 표 2의 단계 1 에 대응한다. 시간 T0-T1 동안 S-R M-S Phis(110a-110n)는 상태도 시퀀스를 따라서 동작하고, OR 게이트(338)로부터의 출력은 클럭 신호 파형에 대응한다.
작업자가 시간 T1에서 테스트 패드 A(320)에 활성화(ACT.) 신호를 인가할 때, 테스트 패드 A(320) 및 D 플립플롭(328)의 "D" 입력은 로우 레벨로 떨어진다. 작업자가 테스트 패드 A(320)의 활성화를 유지시키는 동안(시간 T1-T9 동안), 활성화 신호는 거기에 머문다. 이것은 활성화 논리 회로(330)로 하여금 시간 T1에서 하이인 "Y" 출력 신호(표 2의 단계 2에 표시)를 생성하게 함과 동시에 제 1 스위칭 소자(350)를 개방하고 S-R M-S Phis(110a-110n+3)와 연관된 제 2 스위칭 소자(352)를 폐쇄한다. 이제, S-R M-S Phis(110a-110n+3)는 순환 시프트 레지스터를 형성하여, 각각의 클럭 주기가 인가됨에 따라 데이터를 S-R M-S Phis(110a-110n+3)의 다음 순서의 것으로 시프트 시킨다. 따라서, S-R M-S Phis(110a-110n+3)는 각각의 클럭 주기 동안 마지막 S-R M-S F/F(110n+3)의 방향으로 그곳에 저장된 현재의 데이터를 순환적 방식에 의해 시프트한다. 시간 T1-T8 동안, 마지막 S-R M-S F/F(110n+3)에 저장된 논리 데이터는 "Q" 출력으로부터 시프트되고, 각각의 클럭 주기 동안 논리적 코드의 상이한 비트를 포함한다. "Q" 출력은 연관된 제 2 스위칭 소자(352)를 통해 OR 게이트(338)의 입력에 전달된다. 현재의 "Q" 출력의 OR 연산된 값 및 클럭 신호는 각각의 클럭 주기 동안 OR 게이트(338)의 출력으로부터 테스트 패드 B(324)로 전달된다.
시간 T1에서 테스트 활성화 신호가 인가된 후, 테스트패드 B (324)의 리드아웃 비트 스트링은 시간 T1-T2 및 T2-T3 동안 제 1 및 제 2 클럭 사이클에서 순차적인 2 개의 하이 출력 신호를 각각 제공한다. 이것은 시간 T1-T2 및 T2-T3 사이의 클럭 주기에서 순차적인 클럭 신호 펄스가 최초에 R-S M-S Phis(110n+3 및 110n+2)에 각각 저장되어 있던 하이(논리 "1") 시그니쳐 출력 신호 값과 OR 연산된 결과이다. 시간 T3 및 T4 사이에 발생하는 제 3 클럭 신호 주기 동안, R-S M-S F/F(110n+3)는 최초에 S-R M-S F/F(110n+1)에 저장되었다가 시간 T3에서 R-S M-S F/F(110n+3)로 시프트 된 로우 시그니쳐 출력 신호(논리 "0")에 대응하는 로우 출력을 제공한다. R-S M-S F/F(110n+3)으로부터의 로우 출력 신호가 제 3 클럭 주기 신호와 OR 연산될 때, 제 3 클럭 신호가 재생산 된다. 시간 T4-T5 사이의 각각의 다음 다섯 클럭 동안, 테스트 패드 B(324)의 판독 결과는 R-S M-S F/F(110n+3)로부터 5 개의 순차적인 로우 출력의 결과로서 5 개의 재생산된 대응 클럭 주기 신호를 제공한다. 시간 T5-T6 사이의 클럭 동안, 테스트 패드 B(324)의 판독 결과는 R-S M-S F/F(110n+3)로부터의 하이 출력 신호에 따른 연속하는 하이 출력 신호를 제공한다. 시간 T6-T7 및 T7-T8 동안 R-S M-S F/F(110n+3)로부터의 2 개의 로우 출력은 다시 대응되는 클럭 주기 신호의 재생산을 유발한다. 시간 T8에서, 1, 1, 0의 시그니쳐 코드는 다시 시그니쳐 S-R M-S F/F 회로(110n+3, 110n+2 및 110n+1)로 각각 반환되며, 이로 인하여 AND 게이트(336)는 하이 출력을 생성한다. AND 게이트(336)는 표 2 의 단계 4 에 표시된 바와 같이 이러한 하이 출력을 활성화 논리 회로(330)의 "B" 입력에 전달한다. 이것은 활성화 논리 회로(330)로 하여금 로우 "Y" 출력 제어 신호를 공급하도록 한다. 이러한 로우 "Y" 출력 신호는 제 1 및 제 2 스위칭 소자(350 및 352)를 그들 의 정상 세팅으로 복귀시킨다. 시간 T8에서 테스트 패드 B(324)의 판독 결과 비트는 시간 T0-T1 사이에서 볼 수 있는 것처럼 다시 클럭 신호 시퀀스를 재생산한다. 데이터가 시프트 레지스터를 통해 시프트 되는 하나의 주기가 완료되면, 작업자는 임의의 시간 T9에서 테스트 패드 A(320)의 활성화 신호를 선택적으로 제거한다.
테스트 패드 B(324)에 나타나는 시프트 된 비트 스트링은, 예컨대 용이한 분석을 위해 오실로스코프와 같은 임의의 적절한 분석 소자의 입력에 인가될 수 있다. 상술하면, 각각의 클럭 주기는 용이하게 식별될 수 있고, S-R M-S F/F 회로(110n+3)로부터의 로우 출력을 갖는 각각의 클럭 주기는 테스트 패드 B(324)에서 정확하게 절반의 클럭 동안 하이 신호를 보인다. S-R M-S F/F 회로(110n+3)로부터의 하이 출력을 갖는 각각의 클럭 주기는 테스트 패드 B(324)에서 하나의 완전한 클럭 동안 하이 신호를 보인다. 또한 테스트 패드 B(324)의 출력 비트 스트링으로 시스템 클럭 주파수를 매우 간단하게 분석 할 수 있다. 도 20 의 예에서, 시간 T1 및 T8 사이의 비트 스트링은 1-1-0-0-0-0-0-0-1-0-0의 코드를 보인다. 코드의 최초 1-1-0 부분은 각각 S-R M-S PHIS(110n+3, 110n+2 및 110n+1)에 통상적으로 저장된 시그니쳐 비트를 표시하고, 상태 코드를 식별하는 목적으로는 무시된다. 시간 T4-T8 사이에서 보이는 코드의 나머지 0-0-0-0-0-1-0-0 부분은 현재 어느 상태로 제어기(100)가 진입할 것인지를 결정하는데 사용될 수 있다. 상술하면, 제어기(100)는 1-아웃 오브-N 코딩을 사용하고, 각각의 "n" 비트 조합이 상태도에서 기설정된 별개의 상태를 정의하는 상태 코드가 할당되어 룩업 테이블(look-up table)에 저장된다. 1-1-0 시그니쳐 코드가 1-아웃 오브-N 코드의 일부가 될 수 없고 일단 상태 확인 회로부(117)가 활성화되면 언제나 상태 코드에 선행하기 때문에, 상태 코드가 어디서 시작하고 끝나는지 결정하기가 쉬워진다. 일단 테스트 패드 B(324)에 나타나는 비트 스트링 0-0-0-0-0-1-0-0의 상태 코드 부분이 획득되면(여기서 n=8), 제어기(100)가 현재 진입하는 상태는 룩업 테이블로부터 결정될 수 있다.
본 발명의 제어기(100)의 이점은 다음과 같다. 첫째, 출력 배열(108)은 매우 규칙적이면서 단순한 구조로 구현될 수 있다. 언제나 정확히 하나의 하이 상태 신호가 존재하기 때문에, 상태 저장 소자(106) 내 플립플롭(110a-110n)의 출력 상태 신호를 디코딩하기 위한 조합 논리 회로가 필요하지 않다. 만일 조합 논리 회로가 필요하게 된다면, 플립플롭(110a-110n)에서 나온 신호는 출력 배열(108)에서 상이한 지연 시간을 가질 것이다. 이것은 출력 신호에서 오류를 일으킬 것이고, 이러한 오류를 피하려면 출력 신호를 클럭 신호에 동기시켜야 할 것이다.
둘째, 평가 배열(102)의 입력 신호(IN0-IN4)를 평가하기 위해 상태 저장 소자(106)로부터 나온 상태 신호(S0-S4)를 디코딩할 필요가 없는데, 왜냐하면 1 아웃 오브 N 상태 코딩은 상태 정보(상태 0-상태 4)가 입력 신호(IN0-IN4)와 쉽게 논리적으로 결합할 수 있게 하기 때문이다.
셋째, 상태 기계가 파워-온 동작 모드에서 적절하게 시작할 수 있어야 한다. 이것은 상태 저장 소자(106) 내의 모든 플립플롭(110a-110n)을 그들의 "시작 값"으로 리세팅하는 것, 그리고 리세트(또는 ASRES) 신호가 종료될 때 (클럭에 관한) 타 이밍 위반이 없다는 것을 함의한다. 만일 이러한 동작이 들어맞지 않는다면, "리세트 상태"로부터 제 1 상태로의 제 1 전이에서 스위칭될 모든 플립플롭(110a-110n)이 그렇게 작동하지 않을 수도 있다. 이로 인해 상태 기계가 잘못된 상태 또는 정의되지 않은 상태 중 어느 하나로 들어갈 수 있다. 본 발명의 제어기(100) 배열은 이러한 가능성을 회피하는데, 왜냐하면 "리세트 상태"(모든 플립플롭(110a-110n)이 리세팅되어 있음)로부터 제 1 상태(S0)로의 전이는 정확히 하나의 플립플롭을 리세팅하며, 안전한 방식으로 수행되기 때문이다. 만일 RESET 펄스가 종료할 때 제어기(100)에서 세트시간(set-time)/보류시간(hold-time) 위반이 있다면, 정확하게 하나의 플립플롭이 현재의 클럭 에지에서 스위칭되거나 다음 클럭 에지(1 클럭 사이클의 지연)에서 스위칭될 것이다. 어느 경우든, 잘못되거나 정의되지 않은 상태로 진입하지는 않을 것이다.
넷째, 본 발명의 중요한 한 측면은 상태 기계의 구성에서 평가 배열(102)과 전이 배열(104) 사이의 명확한 구분이 있다는 것이다. 두 상태 간의 모든 전이는 정확하게 하나의 전이 신호(tran0u-tran4u 및 tran0l-tran4l)가 로우로 되는 것에 의해 특징지워진다. 이 전이 신호는 후속 상태 플립플롭(110a-110n 중의 하나)을 세팅시키고 현재 상태의 플립플롭을 리세팅시킨다. 오직 하나의 전이 신호만 플립플롭(110a-110n)의 세팅 및 리세팅 동작을 일으키는 때문에, 타이밍 위반은 어떤 것이든 거의 중요하지 않다. 세팅/리세팅 중 하나가 현재의 클럭 에지에서 발생하거나, 아니면 세팅/리세팅이 둘 다 1 클럭 주기 만큼 지연될 것이다. 잘못되거나 정의되지 않은 상태는 일어나지 않을 것이다. 오직 두 플립플롭(1-아웃 오브-N 코 딩)만 어떤 상태 전이에 관련되어 있다는 사실에 의해 이러한 안전성은 더 (통계적으로) 증가된다. 따라서 입력 신호의 동기화를 위한 부가적인 회로 및 제어기(100)에서 비동기화된 신호의 사용을 절약할 수 있다.
다섯째, 본 발명의 제어기(100)의 특성은 출력 신호(IN0-IN4)가 오직 상태 신호에만 의존하고 입력 신호(IN0-IN4)에는 의존하지 않는다는 것이다. 만일 본 발명의 제어기가 입력 신호에 의존한다면, 출력 신호의 생성이 상기 제어기(100)에 의해 제공된 것처럼 그렇게 간단하지 않을 것이다. 상태 신호(S0-S4)와 입력 신호 (IN0-IN4)를 연결하기 위해 조합 논리 회로가 필요할 것이다. 그래서 만일 비동기화된 입력 신호가 사용된다면, 이것은 출력 신호에 용인할 수 없는 오류를 초래할 수 있고, 출력 신호(IN0-IN4)에 대한 동기화 회로가 필요할 것이다.
여섯째, 본 발명의 제어기(100)의 가장 중요한 측면은, 예컨대 도 18 에서 도시된 바와 같이 그것이 설계 프로젝트의 매우 늦은 단계에서 "프로그래밍될"(또는 "구성될") 수 있다는 것이다.
일곱째, 제어기(100) 또는 연관된 발생기 시스템에 오류가 발생하여 제어기(100)가 상태도의 상태를 경유하여 진행하지 못할 때, 디버깅을 위해 제어기의 상태 정보를 해독할 수 있는 간단한 방법이 제공된다.
상기 설명된 본 발명의 특정한 실시예는 본 발명의 일반 원리에 대하여 단지 예시적일 뿐이라는 점이 참작되고 이해되어야 한다. 설명된 원리와 부합하는 분야의 당업자에 의해서 다양한 변형이 만들어질 수 있다. 예를 들어, 평가 배열(102), 전이 배열(104), 상태 저장 소자(106) 및 출력 배열(108) 중 어느 하나 또는 전부는 설계의 후기 단계에서의 쉬운 프로그램 변경 및 동일한 동작 안정성을 허용하는 그러한 요소들의 각각에 대하여 상기 설명한 방식으로 작동하는 임의의 다른 적절한 배열을 포함할 수 있다.

Claims (43)

  1. 다수 N 개의 상태를 포함하는 상태도에 따라 상태 기계로서 작동하며, 메모리 칩 상에 있는 발생기 시스템을 제어하는 제어기에 있어서,
    상기 발생기 시스템에 출력 신호를 생성하기 위해서 사용되는 다수 N 개의 상태의 다음 상태에 대한 진정 상태 신호 및 보상 진정 상태 신호를 포함하는 다수 N개의 변경된 상태 출력 신호를 생성하기 위한 다수 N 개의 상태의 현재 상태로부터 다음 상태로의 상태도에서의 변화를 나타내는 1-아웃 오브-N 코드를 구비하는 입력 신호에 응답하는 상태 저장 소자와,
    상기 1-아웃 오브-N 코드로부터 제어기가 현재 상태도의 어떤 상태에 있는지를 결정하기 위한 상기 상태 저장 소자 내에 현재 저장되어 있는 상기 1-아웃 오브-N 코드를 포함하는 다수 N 개의 상태 신호를 순차적으로 판독하고 상기 상태 저장 소자로부터의 다수 N 개의 변경된 상태 신호의 출력을 저지하기 위한 상태도 내의 절차를 제어기가 완료하지 못하였을 때 선택적으로 적용되는 활성화 제어 신호에 응답하는 상태 식별 회로부를 포함하는
    제어기.
  2. 제 1 항에 있어서,
    상기 상태 저장 소자로부터의 진정 상태 신호를 포함하는 다수 N 개의 변경된 상태 출력 신호 중 오직 하나와 관련 있는 원격 소자로부터 제어기로의 다수 N개의 입력 신호 중 오직 하나를 평가하고, 상기 하나의 상태 신호 및 상기 하나의 입력 신호가 기설정된 논리 조건을 만족하는 경우에 상태도 내의 다음 상태로 진입하기 위한 기설정된 논리값을 갖는 다수 Y 개의 출력 신호 중 하나의 신호를 발생하기 위해 임의의 순간에 응답하는 평가 배열(evaluation arrangement)을 더 포함하는
    제어기.
  3. 제 2 항에 있어서,
    상기 평가 배열은
    서로 직교하며 기설정된 위치에서 중첩하는 병렬의 제 1 전도성 라인 그룹과 병렬의 제 2 전도성 라인 그룹을 포함하는 평가 행렬 - 여기서, 상기 상태 저장 소자로부터 상기 다수 N 개의 변경된 상태 신호는 상기 제 1 전도성 라인 그룹의 별개의 제 1 단말에 수신을 위해 연결되며, 상기 원격 소자로부터의 상기 다수 N 개의 입력 신호는 상기 병렬의 제 2 전도성 라인 그룹의 제 1 및 제 2 전도성 라인의 별개의 세트의 제 1 단말에 수신을 위해서 연결되어 각 세트의 상기 연관된 병렬의 제 1 전도성 라인이 상기 연관된 입력 신호에 제 1 논리값을 제공하도록 연결되고, 각 세트의 상기 병렬의 제 2 전도성 라인이 상기 연관된 입력 신호에 제 2 논리값을 제공하도록 연결됨 -과,
    상기 상태 저장 소자로부터 상기 다수 N 개의 변경된 상태 신호를 수신하도록 연결된 상기 병렬의 제 2 전도성 라인 그룹의 별개의 하위 그룹의 제 2 단말에 연결된 다수의 2-입력 논리 게이트 - 여기서, 상기 다수의 논리 게이트는 각각 (a) 상기 논리 게이트의 제 1 입력에 연결된 상기 상태 신호 중 상기 연관된 하나의 상태 신호와 논리 게이트의 제 2 입력에 연결된 상기 입력 신호 중 하나의 입력 신호 중 어느 하나가 제 2 논리값을 갖지 않을 때에 제 1 논리값을 갖는 출력 신호를 제공하고, (b) 상기 상태 신호의 상기 연관된 신호와 상기 입력 신호 중 하나가 제 2 논리값을 가질 때 제 2 논리값을 갖는 출력 신호를 제공함 -를 포함하는
    제어기.
  4. 제 3 항에 있어서,
    상기 다수의 2-입력 논리 게이트의 각각은 NAND 게이트를 포함하며, 여기서 2 개의 NAND 게이트의 별개의 세트는 상기 다수 N 개의 변경된 상태 신호의 별개의 신호와 연관되고, 각 NAND 게이트는 그것의 제 1 입력에 연결되어 연관된 상태 신호를 수신하며, 그것의 제 2 입력에서 상기 다수 N 개의 변경된 상태 신호를 수신하도록 연결된 상기 병렬의 제 1 전도성 라인 그룹의 별개의 병렬의 라인에 연결되며,
    상기 평가 행렬은 상기 평가 행렬의 기설정된 교차점에 선택적으로 배치된 연결 배열(connection arrangement)을 포함하며, 상기 연결 배열은 기설정된 NAND 게이트의 제 2 입력 신호에 연결된 상기 제 1 전도성 라인 중 기설정된 라인에 기설정된 제 2 전도성 라인을 선택적으로 연결하는
    제어기.
  5. 제 4 항에 있어서,
    상기 연결 배열은 상기 제어기의 설계 변경시 상기 평가 행렬의 기설정된 제 1 및 제 2 전도성 라인의 연결로부터 선택적으로 추가되거나 제거될 수 있는 별개의 전도성 커넥터를 포함하는
    제어기.
  6. 제 3 항에 있어서,
    다수 N 개의 인버터를 더 포함하며,
    각 인버터는 상기 다수 N 개의 입력 신호 중 별개의 하나의 신호를 수신하는 입력과, 상기 병렬의 제 2 전도성 라인 그룹의 별개의 세트의 상기 연관된 병렬의 제 2 전도성 라인의 제 1 단말에 연결되어 병렬의 제 2 전도성 라인의 각 세트의 상기 연관된 병렬의 제 2 전도성 라인 상에서 전송하기 위한 상기 연관된 입력 신호의 반전된 논리값을 생성하는 출력을 포함하는
    제어기.
  7. 제 1 항에 있어서,
    상기 평가 배열로부터의 상기 다수 Y 개의 출력 신호 중 기설정된 신호에 응답하여 상기 상태도에서 하나의 상태에서 다음 상태로 변화할 것이라는 것을 나타내는 출력 신호를 생성하여 상기 상태 저장 소자에 전달하는 전이 배열을 더 포함하는
    제어기.
  8. 제 7 항에 있어서,
    상기 전이 배열은
    기설정된 위치에서 중첩되어 교차점을 제공하는 병렬의 제 1 전도성 라인 그룹과 병렬의 제 2 전도성 라인 그룹을 포함하는 전이 행렬 - 여기서, 연결 배열은 상기 제 2 전도성 라인과 상기 제 1 전도성 라인 사이의 기설정된 교차점에 선택적으로 제공되며, 상기 평가 배열로부터의 상기 다수 Y 개의 출력 신호는 상기 병렬의 제 1 전도성 라인 그룹의 별개의 제 1 단말에 수신을 위해서 연결됨 -,
    다수의 2-입력 논리 게이트 - 여기서 상기 논리 게이트의 각 입력은 상기 병렬의 제 2 전도성 라인 그룹의 별개의 전도성 라인에 연결되며, 상기 논리 게이트 각각의 각 입력은 (a) 상기 다수 Y개 입력 신호 중 별개의 신호, (b) 원격 전원으로부터의 기설정된 제 1 전위 레벨, (c) 접지 전위와 같은 제 2 전위 레벨로 구성된 그룹 중 하나에 연결되며, 상기 다수의 2-입력 논리 게이트는 쌍으로 연관되어 상기 상태도의 하나의 상태에서 다음 상태로의 변화가 일어나는 때를 나타내는 제 1 논리값을 갖는 세트 및 리세트 출력 신호를 생성함 -를 포함하는
    제어기.
  9. 제 1 항에 있어서,
    상기 상태 저장 소자는
    다수 n+3 개의 세트-리세트-마스터-슬레이브 플립플롭(S-R M-S F/F) 배열을 포함하며, 각 상기 다수 n+3 개의 S-R M-S F/F 배열 중 다수 N 개는 각각 상태도의 별개의 상태와 연관되며, 상기 남아 있는 n+1 내지 n+3의 S-R M-S F/F 배열은 시그니쳐(signature) S-R M-S F/R 배열이며, 상기 다수 N 개의 S-R M-S F/F 배열 각각은 (a) 상기 다수 N 개 상태 신호 중 별개의 상태 신호와 연관된 별개의 세트 입력 신호에 응답하여 상기 상태도에서 연관된 상태로 현재 진입하는 것을 나타내는 상태 출력 신호를 생성하며, (b) 상기 다수 N 개의 상태 신호 중 별개의 상태 신호와 연관된 별개의 리세트 입력 신호에 응답하여 상기 상태도에서 연관된 상태로부터 벗어나는 것을 나타내는 상태 출력 신호를 생성하는
    제어기.
  10. 제 9 항에 있어서,
    각 S-R M-S F/F 배열은
    원격지에서 생성된 클럭 신호를 수신하고 반전된 클럭 출력 신호를 생성하는 제 1 인버터와,
    원격에서 생성된 비동기 리세트(ASRES) 신호를 수신하고 이것으로부터 반전된 ASRES 출력 신호를 생성하는 제 2 인버터와,
    (a) 제 1 및 제 2 입력에서 상기 상태도의 상기 다수 N 개의 상태 중 별개의 하나의 상태와 연관된 상기 리세트 및 세트 입력 신호, (b) 상기 제 1 인버터로부터의 상기 반전된 클럭 출력 신호, (c) 상기 수신된 ASRES 신호 및 (d) 상기 제 2 인버터로부터의 상기 반전된 ASRES 출력 신호를 수신하도록 연결되어, 상기 수신된 신호로부터 상기 제 1 S-R F/F 단의 제 1 및 제 2 출력에서 기설정된 세트와 리세트 출력 신호를 생성하는 제 1 세트-리세트 플립플롭(S-R F/F) 단과,
    (a) 상기 제 1 S/R FF 단으로부터의 상기 기설정된 제 1 및 제 2 출력 신호, (b) 상기 수신된 클럭 신호, (c) 상기 수신된 ASRES 신호 및 (d) 상기 제 2 인버터로부터의 반전된 ARES 출력 신호를 수신하도록 연결되어, 상기 수신된 신호로부터 상기 상태 저장 소자로부터의 상기 다수 N 개의 상태 출력 신호 중 별개의 하나의 상태를 나타내는 기설정된 제 1 및 제 2 출력 신호를 생성하는 제 2 세트-리세트 플립플롭(S-R F/F) 단을 포함하는
    제어기.
  11. 제 10 항에 있어서,
    상기 수신된 ASRES 신호가 논리 "1" 값을 가질 때, 상기 다수 N 개의 세트-리세트 플립플롭 배열의 각각에서 상기 제 1 S-R F/F 단 및 제 2 S-R F/F 단은 상기 세트 및 리세트 입력 신호 및 상기 수신된 클럭 신호의 상기 논리값에 관계없이 논리 "0" 출력 신호를 생성하도록 고정되고, 상기 상태도로 진입할 때 모든 제 1 및 제 2 S-R F/F 단의 적절한 리세트를 보장하며,
    상기 수신된 ASRES 신호가 논리 "0" 값을 가질 때, 상기 제 1 및 제 2 S-R F/F 단의 각각은 상기 세트 및 리세트 입력 신호 및 상기 수신된 클럭 신호의 상기 논리값에 따라 기설정된 방식으로 동작하는
    제어기.
  12. 제 10 항에 있어서,
    상기 수신된 클럭 신호가 논리 "0" 값을 가지면, 상기 제 1 S-R F/F 단은 상기 상태도의 별개의 기설정된 상태와 연관된 상기 전이 배열로부터의 상기 수신된 세트 및 리세트 입력 신호의 상기 논리값을 저장하며,
    상기 수신된 클럭 신호가 논리 "1" 값을 가지면, 상기 제 1 S-R F/F 단은 현재 상태에서 고정되며, 상기 제 2 S-R F/F 단은 고정이 해제되어 그 내부에 상기 제 1 F-R F/F 단에 저장된 상기 세트 및 리세트 신호의 현재 논리값을 수신 및 저장하며,
    상기 수신된 클럭 신호가 논리 "0" 값으로부터 논리 "1" 값으로 상승할 때, 상기 제 1 S-R F/F 단은 그 내부에 저장된 현재 논리값을 상기 제 2 S-R F/F 단에 전송하도록 동작하며, 상기 전이 배열로부터의 상기 세트 및 리세트 출력 신호에서의 변화는 상기 제 1 S-R F/F 단에 저장된 논리값에 영향을 주지 않는
    제어기.
  13. 제 10 항에 있어서,
    각각의 제 1 세트-리세트 플립플롭(S-R F/F) 단은
    제 1 입력, 제 2 입력, 출력을 갖는 제 1 NAND 게이트 - 여기서, 상기 제 1 및 제 2 입력은 상기 제 1 인버터로부터의 상기 연관된 리세트 출력 신호와 상기 반전된 클럭 신호를 각각 수신하도록 연결됨 -와,
    제 1 입력, 제 2 입력, 출력을 갖는 제 2 NAND 게이트 - 여기서, 상기 제 1 및 제 2 입력은 상기 제 1 인버터로부터의 상기 연관된 세트 출력 신호와 상기 반전된 클럭 신호를 각각 수신하도록 연결됨 -와,
    제 1 입력, 제 2 입력, 출력을 갖는 제 3 NAND 게이트 - 여기서, 상기 제 1 및 제 2 입력은 상기 제 1 NAND 게이트로부터의 상기 출력 및 상기 제 2 인버터로부터의 상기 반전된 ASRES 신호에 각각 연결됨 -와,
    제 1 입력, 제 2 입력, 출력을 갖는 NOR 게이트 - 여기서, 상기 제 1 및 제 2 입력은 상기 수신된 ASRES 신호 및 상기 제 2 NAND 게이트로부터의 상기 출력에 각각 연결됨 -와,
    제 1 입력, 제 2 입력, 제 1 출력 및 제 2 출력을 갖는 NOR 세트-리세트 플립플롭(NOR S-R F/F) - 여기서, 상기 제 1 및 제 2 입력은 상기 제 3 NAND 게이트 및 상기 NOR 게이트로부터의 상기 출력에 각각 연결되며, 상기 제 1 및 제 2 출력은 상기 제 2 세트-리세트 플립플롭(S-R F/F) 단의 제 1 및 제 2 입력에 연결됨 -을 포함하는
    제어기.
  14. 제 13 항에 있어서,
    상기 NOR S-R F/F는
    제 1 NOR 게이트 및 제 2 NOR 게이트를 포함하며,
    상기 제 1 및 제 2 NOR 게이트의 제 1 입력은 상기 제 3 NAND 게이트 및 상기 NOR 게이트의 출력에 각각 연결되며, 상기 제 1 및 제 2 NOR 게이트의 제 2 입력은 상기 제 2 및 제 1 NOR 게이트의 출력에 각각 연결되며, 상기 제 1 및 제 2 NOR 게이트의 출력은 상기 제 2 세트-리세트 플립플롭(S-R F/F) 단의 제 2 및 제 1 입력에 연결되는
    제어기.
  15. 제 10 항에 있어서,
    각각의 제 2 세트-리세트 플립플롭(S-R F/F) 단은
    제 1 입력, 제 2 입력, 출력을 갖는 제 1 NAND 게이트 - 여기서, 상기 제 1 및 제 2 입력은 상기 수신된 클럭 신호 및 상기 제 1 S-R F/F 단으로부터의 상기 연관된 리세트 출력 신호를 각각 수신하도록 연결됨 -와,
    제 1 입력, 제 2 입력, 출력을 갖는 제 2 NAND 게이트 - 여기서, 상기 제 1 및 제 2 입력은 상기 수신된 클럭 신호 및 상기 제 1 S-R F/F 단으로부터의 상기 연관된 세트 출력 신호를 각각 수신하도록 연결됨 -와,
    제 1 입력, 제 2 입력, 출력을 갖는 제 3 NAND 게이트 - 여기서, 상기 제 1 및 제 2 입력은 상기 제 1 NAND 게이트로부터의 상기 출력에 그리고 상기 제 2 인버터로부터의 상기 반전된 ASRES 신호를 수신하도록 각각 연결됨 -와,
    제 1 입력, 제 2 입력, 출력을 갖는 NOR 게이트 - 여기서, 상기 제 1 및 제 2 입력은 제 2 NAND 게이트로부터의 출력에 그리고 상기 수신된 ASRES 신호를 수신하도록 각각 연결됨 -와,
    제 1 입력, 제 2 입력, 제 1 출력 및 제 2 출력을 갖는 NOR 세트-리세트 플립플롭(NOR S-R F/F) - 여기서, 상기 제 1 및 제 2 입력은 상기 제 3 NAND 게이트 및 상기 NOR 게이트로부터의 출력에 각각 연결되며, 상기 제 1 및 제 2 출력은 연관된 상태를 나타내는 상태 신호를 전송함 -을 포함하는
    제어기.
  16. 제 13 항에 있어서,
    상기 NOR S-R F/F는
    제 1 NOR 게이트 및 제 2 NOR 게이트를 포함하며,
    상기 제 1 및 제 2 NOR 게이트의 제 1 입력은 상기 제 3 NAND 게이트 및 상기 NOR 게이트의 출력에 각각 연결되며, 상기 제 1 및 제 2 NOR 게이트의 제 2 입력은 상기 제 2 및 제 1 NOR 게이트의 출력에 각각 연결되며, 상기 제 1 및 제 2 NOR 게이트의 출력은 상기 연관된 상태를 나타내는 상기 상태 신호를 제공하는
    제어기.
  17. 제 9 항에 있어서,
    상기 저장 소자는
    상기 n+1 시그니쳐 S-R M-S F/F 배열은 접지 전위에 연결된 세트 입력을 포함하고, 상기 n+2 및 n+3 시그니쳐 S-R M-S F/F 배열은 각각 기설정된 포지티브 전위에 연결된 세트 입력을 포함하여 상기 n+1, n+2, n+3 시그니쳐 S-R M-S F/F 배열로부터의 논리 시그니쳐 출력 신호 0, 1, 1 를 각각 제공하는
    제어기.
  18. 제 17 항에 있어서,
    상기 상태 식별 회로는
    상기 상태 식별 회로가 선택적으로 인가되는 활성화 제어 신호에 응답하여 상기 상태 식별 회로가 비활성화될 때에는 제 1 논리값을 포함하는 출력 제어 신호를 생성하고, 활성화될 때에는 제 2 논리값을 생성하는 활성화 논리 배열과,
    상기 활성화 논리 배열로부터의 상기 출력 제어 신호가 상기 제 1 논리값을 포함할 때에는 상기 1-아웃 오브-N 코드에 포함된 각 입력 신호를 상기 상태 저장 소자의 상기 다수 N 개의 S-R M-S F/F 배열 중에서 별개의 하나의 배열의 입력단에 선택적으로 연결하고, 상기 활성화 논리 배열로부터의 출력 제어 신호가 상기 제 2 논리값을 포함할 때에는 각 입력 신호가 상기 상태 저장 소자의 상기 다수 N 개의 S-R M-S F/F 배열 중에서 별개의 연관된 하나의 배열의 상기 입력단에 연결되는 것을 저지하는 다수의 제 1 스위칭 소자와,
    상기 상태 저장 소자의 상기 다수 n+3 개의 S-R M-S F/F 배열 각각으로부터의 출력 신호를 일련의 상기 다수의 n+3 개의 S-R M-S F/F 배열에서 다음 S-R M-S F/F 배열의 관련된 입력으로 각각 전환하여 상기 상태 활성화 배열로부터의 상기 출력 제어 신호가 상기 제 2 논리값을 포함할 때 원형 시프트 레지스터를 형성하는 다수의 제 2 스위칭 소자와,
    상기 제 2 논리값을 포함하는 상기 상태 활성화 배열로부터의 상기 출력 제어 신호에 응답하여 상기 다수의 n+3 개의 S-R M-S F/F 배열이 상기 원형 시프트 레지스터를 형성할 때, 정보가 기설정된 클럭 속도로 상기 마지막 n+3 S-R M-S F/F 배열을 통해 시프트 됨에 따라 상기 마지막 n+3 S-R M-S F/F 배열에 저장된 기설정된 제 2 스위칭 소자로부터의 현재 출력 신호를 순차적으로 수신하는 출력 패드를 포함하는
    제어기.
  19. 제 18 항에 있어서,
    상기 상태 식별 회로는
    상기 n+1 S-R M-S F/F 배열로부터의 현재 기설정된 출력의 반전된 논리 출력을 계속적으로 생성하는 인버터와,
    각각의 별개의 입력에서, 상기 인버터로부터의 상기 반전된 논리 출력 및 상기 n+2 및 n+3 S-R M-S F/F 배열의 각각으로부터의 기설정된 현재 출력을 수신하고, 상기 n+1 내지 n+3 S-R M-S F/F 배열이 상기 n+1, n+2 및 n+3 시그니쳐 S-R M-S F/F 배열로부터의 상기 0, 1, 1 논리 시그니쳐 출력 신호를 각각 생성할 때, 하이 출력 제어 신호를 생성하고 상기 활성화 논리 배열에 제공하여 상기 활성화 논리 배열이 로우 출력 제어 신호를 생성하여 상기 제 1 및 제 2 스위칭 소자에 제공하는 AND 게이트를 더 포함하는
    제어기.
  20. 제 18 항에 있어서,
    상기 상태 식별 회로는
    상기 활성화 논리 배열이 활성화될 때 원격지에서 생성된 클럭 신호 및 상기 n+3 S-R M-S F/F 배열로부터의 상기 기설정된 현재 출력을 수신하고 상기 하이 논리 출력 제어 신호를 생성하여 상기 제 1 및 제 2 스위칭 소자에 전달하며, 상기 클럭 신호 속도로 상기 상태 저장 소자에 현재 저장되어 있는 상기 1-아웃 오브-N 코드를 포함하는 상기 다수 N 개의 상태 신호의 순차적인 판독 결과를 포함하는 출력 신호를 생성하여 상기 제어기의 현재 상태를 결정하는 OR 게이트를 더 포함하는
    제어기.
  21. 제 1 항에 있어서,
    상기 상태 저장 소자로부터의 상기 다수 N 개의 변경된 상태 출력 신호에 응답하여 상기 다음 상태에 연관된 M 개의 출력 신호 중 별개의 기설정된 신호를 생성하여 상기 발생기 시스템을 제어하는 출력 배열을 더 포함하는
    제어기.
  22. 다수 N 개의 상태를 포함하는 상태도에 따라 동작하는 메모리 칩 상의 원격 시스템을 제어하는 제어기에 있어서,
    임의의 순간에 다수 N 개의 상태 신호 중의 단지 하나의 신호에 관련하여 원격 소자로부터 상기 제어기로의 다수 N 개의 입력 신호 중의 단지 하나의 신호를 평가하며, 조건이 만족될 때 상기 상태도에서 다음 상태에 진입하기 위한 기설정된 논리값을 갖는 다수 Y 개의 출력 신호 중의 하나를 생성하는 평가 배열 - 여기서, 상기 하나의 상태 신호 및 상기 하나의 입력 신호는 기설정된 논리 조건을 만족함 -과,
    상기 평가 배열로부터의 기설정된 논리값을 갖는 상기 다수 Y 개의 출력 신호 중의 하나의 신호에 응답하여 상기 상태도에서 상기 다수 N 개의 현재 상태에서 다음 상태로 변화를 나타내는 상기 평가 배열에 전송되는 다수 N 개의 변경된 상태 출력 신호를 생성하는 상태 저장 소자와,
    상기 상태 저장 소자로부터의 상기 다수 N 개의 변경된 상태 출력 신호에 응답하여 상기 발생기 시스템을 제어하기 위해 상기 다음 상태에 연관된 M 개의 출력 신호 중의 별개의 기설정된 신호를 생성하는 출력 배열을 포함하는
    제어기.
  23. 제 22 항에 있어서,
    상기 평가 배열로부터의 상기 다수 Y 개의 출력 신호 중의 기설정된 신호에 응답하여 상기 상태도에서 하나의 상태에서 다음 상태로 변화할 것이라는 것을 나타내는 출력신호를 생성하는 전이 배열을 더 포함하는
    제어기.
  24. 제 22 항에 있어서,
    상기 상태 저장 소자는
    다수 n+3 개의 세트-리세트-마스터-슬레이브 플립플롭(S-R M-S F/F) 배열을 포함하며, 각 상기 다수 n+3 개의 S-R M-S F/F 중 다수 n 개는 각각 상태도의 별개의 상태와 연관되며, 나머지 n+1 내지 n+3 S-R M-S F/F 배열은 시그니쳐 S-R M-S F/R 배열이며, 상기 다수 N 개의 S-R M-S F/F 배열 각각은 (a) 상기 다수 N 개 상태 신호 중 별개의 상태 신호와 연관된 별개의 세트 입력 신호에 응답하여 상기 상태도에서 연관된 상태로 지금 진입하는 것을 나타내는 상태 출력 신호를 생성하며, (b) 상기 다수 N 개의 상태 신호 중 별개의 상태 신호와 연관된 별개의 리세트 입력 신호에 응답하여 상기 상태도에서 연관된 상태로부터 벗어나는 것을 나타내는 상태 출력 신호를 생성하는
    제어기.
  25. 제 24 항에 있어서,
    각 S-R M-S F/F 배열은
    원격에서 생성된 클럭 신호를 수신하고 반전된 클럭 출력 신호를 생성하는 제 1 인버터와,
    원격에서 생성된 비동기 리세트(ASRES) 신호를 수신하고 이것으로부터 반전된 ASRES 출력 신호를 생성하는 제 2 인버터와,
    (a) 제 1 및 제 2 입력에서 상기 상태도의 상기 다수 N 개의 상태 중 별개의 상태와 연관된 상기 전이 배열로부터의 상기 리세트 및 세트 출력 신호, (b) 상기 제 1 인버터로부터의 상기 반전된 클럭 출력 신호, (c) 상기 수신된 ASRES 신호 및 (d) 상기 제 2 인버터로부터의 상기 반전된 ASRES 출력 신호를 수신하기 위해 연결되어, 상기 수신된 신호로부터 상기 제 1 S-R F/F 단의 제 1 및 제 2 출력에서 기설정된 세트 및 리세트 출력 신호를 생성하는 제 1 세트-리세트 플립플롭(S-R F/F) 단과,
    (a) 상기 제 1 S/R FF 단으로부터의 상기 기설정된 제 1 및 제 2 출력 신호, (b) 상기 수신된 클럭 신호, (c) 상기 수신된 ASRES 신호 및 (d) 상기 제 2 인버터로부터의 반전된 ASRES 출력 신호를 수신하도록 연결되어, 상기 수신된 신호로부터 상기 상태 저장 소자로부터의 상기 다수 N 개의 상태 출력 신호 중 별개의 하나의 상태를 나타내는 기설정된 제 1 및 제 2 출력 신호를 생성하는 제 2 세트-리세트 플립플롭(S-R F/F) 단을 포함하는
    제어기.
  26. 제 25 항에 있어서,
    상기 수신된 ASRES 신호가 논리 "1" 값을 가질 때, 상기 다수 N 개의 세트-리세트 플립플롭 배열의 각각에서 제 1 S-R F/F 단 및 제 2 S-R F/F 단은 상기 세트 및 리세트 입력 신호 및 상기 수신된 클럭 신호의 상기 논리값에 관계없이 논리적 "0" 출력 신호를 생성하도록 고정되고, 상기 상태도로 진입할 때 모든 제 1 및 제 2 S-R F/F 단의 적절한 리세트를 보장하며,
    상기 수신된 ASRES 신호가 논리 "0" 값을 가질 때, 상기 제 1 및 제 2 S-R F/F 단의 각각은 상기 세트 및 리세트 입력 신호 및 상기 수신된 클럭 신호의 상기 논리값에 따라 기설정된 방식으로 동작하는
    제어기.
  27. 제 26 항에 있어서,
    상기 수신된 클럭 신호가 논리 "0" 값을 갖는 경우, 상기 제 1 S-R F/F 단은 상기 상태도의 별개의 기설정된 상태와 연관된 상기 전이 배열로부터의 상기 수신된 세트 및 리세트 입력 신호의 상기 논리값을 저장하며,
    상기 수신된 클럭 신호가 논리 "1" 값을 갖는 경우, 상기 제 1 S-R F/F 단은 현재 상태에서 고정되며, 상기 제 2 S-R F/F 단은 고정이 해제되어 그 내부에 상기 제 1 F-R F/F 단에 저장된 상기 세트 및 리세트 신호의 현재 논리값을 수신 및 저장하며,
    상기 수신된 클럭 신호가 논리 "0" 값으로부터 논리 "1" 값으로 상승할 때, 상기 제 1 S-R F/F 단은 그 내부에 저장된 현재 논리값을 상기 제 2 S-R F/F 단에 전송하도록 동작하며, 상기 전이 배열로부터의 상기 세트 및 리세트 출력 신호에서의 변화는 상기 제 1 S-R F/F 단에 저장된 논리값에 영향을 주지 않는
    제어기.
  28. 제 27 항에 있어서,
    각각의 제 1 세트-리세트 플립플롭(S-R F/F) 단은
    제 1 입력, 제 2 입력, 출력을 갖는 제 1 NAND 게이트 - 여기서, 상기 제 1 및 제 2 입력은 상기 전이 배열로부터의 상기 연관된 리세트 출력 신호 및 상기 제 1 인버터로부터의 상기 반전된 클럭 신호를 각각 수신하도록 연결됨 -와,
    제 1 입력, 제 2 입력, 출력을 갖는 제 2 NAND 게이트 - 여기서, 상기 제 1 및 제 2 입력은 상기 전이 배열로부터의 상기 연관된 세트 출력 신호 및 상기 제 1 인버터로부터의 상기 반전된 클럭 신호를 각각 수신하도록 연결됨 -와,
    제 1 입력, 제 2 입력, 출력을 갖는 제 3 NAND 게이트 - 여기서, 상기 제 1 및 제 2 입력은 상기 제 1 NAND 게이트로부터의 상기 출력 및 상기 제 2 인버터로부터의 상기 반전된 ASRES 신호에 각각 연결됨 -와,
    제 1 입력, 제 2 입력, 출력을 갖는 NOR 게이트 - 여기서, 상기 제 1 및 제 2 입력은 상기 수신된 ASRES 신호 및 상기 제 2 NAND 게이트로부터의 상기 출력에 각각 연결됨 -와,
    제 1 입력, 제 2 입력, 제 1 출력 및 제 2 출력을 갖는 NOR 세트-리세트 플립플롭(NOR S-R F/F) - 여기서, 상기 제 1 및 제 2 입력은 상기 제 3 NAND 게이트 및 상기 NOR 게이트로부터의 상기 출력에 각각 연결되며, 상기 제 1 및 제 2 출력은 상기 제 2 세트-리세트 플립플롭(S-R F/F) 단의 제 1 및 제 2 입력에 연결됨 -을 포함하는
    제어기.
  29. 제 28 항에 있어서,
    상기 NOR S-R F/F는
    제 1 NOR 게이트 및 제 2 NOR 게이트를 포함하며,
    상기 제 1 및 제 2 NOR 게이트의 제 1 입력은 상기 제 3 NAND 게이트 및 상기 NOR 게이트의 출력에 각각 연결되며, 상기 제 1 및 제 2 NOR 게이트의 제 2 입력은 상기 제 2 및 제 1 NOR 게이트의 출력에 각각 연결되며, 상기 제 1 및 제 2 NOR 게이트의 출력은 상기 제 2 세트-리세트 플립플롭(S-R F/F) 단의 제 2 및 제 1 입력에 연결되는
    제어기.
  30. 제 25 항에 있어서,
    각각의 제 2 세트-리세트 플립플롭(S-R F/F) 단은
    제 1 입력, 제 2 입력, 출력을 갖는 제 1 NAND 게이트 - 여기서, 상기 제 1 및 제 2 입력은 상기 수신된 클럭 신호 및 상기 제 1 S-R F/F 단으로부터의 상기 연관된 리세트 출력 신호를 각각 수신하도록 연결됨 -와,
    제 1 입력, 제 2 입력, 출력을 갖는 제 2 NAND 게이트 - 여기서, 상기 제 1 및 제 2 입력은 상기 수신된 클럭 신호 및 상기 제 1 S-R F/F 단으로부터의 상기 연관된 세트 출력 신호를 각각 수신하도록 연결됨 -와,
    제 1 입력, 제 2 입력, 출력을 갖는 제 3 NAND 게이트 - 여기서, 상기 제 1 및 제 2 입력은 상기 제 1 NAND 게이트로부터의 상기 출력에 그리고 상기 제 2 인버터로부터의 상기 반전된 ASRES 신호를 수신하도록 각각 연결됨 -와,
    제 1 입력, 제 2 입력, 출력을 갖는 NOR 게이트 - 여기서, 상기 제 1 및 제 2 입력은 제 2 NAND 게이트로부터의 출력에 그리고 상기 수신된 ASRES 신호를 수신하도록 각각 연결됨 -와,
    제 1 입력, 제 2 입력, 제 1 출력 및 제 2 출력을 갖는 NOR 세트-리세트 플립플롭(NOR S-R F/F) - 여기서, 상기 제 1 및 제 2 입력은 상기 제 3 NAND 게이트 및 상기 NOR 게이트로부터의 출력에 각각 연결되며, 상기 제 1 및 제 2 출력은 연관된 상태를 나타내는 상태 신호를 전송함 -을 포함하는
    제어기.
  31. 제 30 항에 있어서,
    상기 NOR S-R F/F는
    제 1 NOR 게이트 및 제 2 NOR 게이트를 포함하며,
    상기 제 1 및 제 2 NOR 게이트의 제 1 입력은 상기 제 3 NAND 게이트 및 상기 NOR 게이트의 출력에 각각 연결되며, 상기 제 1 및 제 2 NOR 게이트의 제 2 입력은 상기 제 2 및 제 1 NOR 게이트의 출력에 각각 연결되며, 상기 제 1 및 제 2 NOR 게이트의 출력은 상기 연관된 상태를 나타내는 상기 상태 신호를 제공하는
    제어기.
  32. 제 24 항에 있어서,
    상기 n+1 내지 n+3 시그니쳐 S-R M-S F/F 배열은 논리 0 전위와 논리 "1" 전위로 구성된 그룹 중의 기설정된 하나로 이루어진 기설정된 입력을 각각 가져 다수의 1 내지 n S-R M-S F/F 배열로부터 가능한 1-아웃 오브-N 코드의 3 개의 연속하는 비트 내에 포함되지 않은 상기 n+1, n+2, 및 n+3 시그니쳐 S-R M-S F/F로부터의 기설정된 별개의 논리 시그니쳐 출력 신호를 제공하는
    제어기.
  33. 제 32 항에 있어서,
    상기 상태 식별 회로는
    상기 선택적으로 인가되는 활성화 제어 신호에 응답하여 상기 상태 식별 회로가 비활성화될 때에는 제 1 논리값을 포함하는 출력 제어 신호를 생성하고, 활성화될 때에는 제 2 논리값을 생성하는 활성화 논리 배열과,
    상기 활성화 논리 배열로부터의 상기 출력 제어 신호가 상기 제 1 논리값을 포함할 때에는 상기 다수 1-아웃 오브-N 코드에 포함된 각 입력 신호를 상기 상태 저장 소자의 상기 다수의 1 내지 n S-R M-S F/F 배열 중 별개의 S-R M-S F/F 배열의 상기 입력 및 상기 n+1 내지 n+3 S-R M-S F/F 배열의 기설정된 입력에 선택적으로 연결하고, 상기 활성화 논리 배열로부터의 출력 제어 신호가 상기 제 2 논리값을 포함할 때에는 각 입력 신호가 상기 상태 저장 소자의 상기 다수의 1 내지 n+3 S-R M-S F/F 배열 중에서 별개의 S-R M-S F/F 배열의 연관된 하나의 배열의 상기 입력단에 연결되는 것을 방지하는 다수의 제 1 스위칭 소자와,
    상기 상태 저장 소자의 상기 다수 n+3 개의 S-R M-S F/F 배열 각각으로부터의 출력 신호를 일련의 상기 다수의 n+3 개의 S-R M-S F/F 배열 내의 다음 S-R M-S F/F 배열의 관련된 입력으로 각각 전환하여 상기 상태 활성화 배열로부터의 상기 출력 제어 신호가 상기 제 2 논리값을 포함할 때 원형 시프트 레지스터를 형성하는 다수의 제 2 스위칭 소자,
    상기 제 2 논리값을 포함하는 상기 상태 활성화 배열로부터의 상기 출력 제어 신호에 응답하여 상기 다수의 n+3 개의 S-R M-S F/F 배열이 상기 원형 시프트 레지스터를 형성할 때, 정보가 기설정된 클럭 속도로 상기 마지막 n+3 S-R M-S F/F 배열을 통해 시프트 됨에 따라 상기 마지막 n+3 S-R M-S F/F 배열에 저장된 기설정된 제 2 스위칭 소자로부터의 현재 출력 신호를 순차적으로 수신하는 출력 패드를 포함하는
    제어기.
  34. 제 33 항에 있어서,
    상기 상태 식별 회로는
    상기 n+1 S-R M-S F/F 배열로부터의 현재 기설정된 출력의 반전된 논리 출력을 계속적으로 생성하는 인버터와,
    각각의 별개의 입력에서, 상기 인버터로부터의 상기 반전된 논리 출력 및 상기 n+2 및 n+3 S-R M-S F/F 배열의 각각으로부터의 기설정된 현재 출력을 수신하고, 상기 n+1 내지 n+3 S-R M-S F/F 배열이 상기 n+1, n+2 및 n+3 시그니쳐 S-R M-S F/F 배열로부터의 상기 기설정된 별개의 논리 시그니쳐 출력 신호를 각각 생성할 때, 하이 출력 제어 신호를 생성하고 상기 활성화 논리 배열에 제공하여 상기 활성화 논리 배열이 로우 출력 제어 신호를 생성하여 상기 제 1 및 제 2 스위칭 소자에 제공하는 AND 게이트를 더 포함하는
    제어기.
  35. 제 33 항에 있어서,
    상기 상태 식별 회로는
    상기 활성화 논리 배열이 활성화될 때 원격지에서 생성된 클럭 신호 및 상기 n+3 S-R M-S F/F 배열로부터의 상기 기설정된 현재 출력을 수신하고, 상기 하이 논리 출력 제어 신호를 생성하여 상기 제 1 및 제 2 스위칭 소자에 전달하며, 상기 클럭 신호 속도로 상기 상태 저장 소자에 현재 저장되어 있는 상기 1-아웃 오브-N 코드를 포함하는 상기 다수 N 개의 상태 신호의 순차적인 판독 결과를 포함하는 출력 신호를 생성하여 상기 제어기의 현재 상태를 결정하는 OR 게이트를 더 포함하는
    제어기.
  36. 다수 N 개의 상태를 포함하는 상태도에 따라 상태 기계로서 동작하는 제어기를 갖는 메모리 칩 상의 발생기 시스템을 제어하는 방법에 있어서,
    (a) 상기 다수 N 개의 상태 중 현재 상태로부터 다음 상태로 상태도의 변화를 나타내는 다수 Y 개의 입력 신호에 응답하여 상태 저장 소자에서 다수 N 개의 변경된 상태의 출력 신호를 생성하는 단계와,
    (b) 상기 제어기가 상기 상태도의 작동을 완료하지 못하였을 때 상태 식별 회로를 선택적으로 활성화함으로써 상기 상태 저장 소자로부터 상기 다수 N 개의 변경된 상태 신호의 출력을 저지하는 단계와,
    (c) 단계 (b)와 동시에, 상기 상태 저장 소자 내에 현재 저장된 상기 1-아웃 오브-N 코드를 포함하는 상기 다수 N 개의 상태 신호를 순차적으로 판독하여 상기 제어기가 상기 상태도에서 현재 어느 상태에 있는지를 상기 1-아웃 오브-N 코드로부터 판단하는 단계를 포함하는
    발생기 시스템 제어 방법.
  37. 제 36 항에 있어서,
    단계 (b)의 수행 시
    (b1) 상기 상태 식별 회로가 비활성화될 때 활성 논리 배열에 제 1 논리값을 포함하는 출력 제어 신호를 생성하는 단계와,
    (b2) 상기 상태 인식 회로가 선택적으로 인가된 활성 제어 신호에 응답하여 선택적으로 활성화될 때 제 2 논리값을 생성하는 단계를 포함하는
    발생기 시스템 제어 방법.
  38. 제 37 항에 있어서,
    단계 (c)의 수행 시
    (c1) 상기 활성화 논리 배열로부터의 상기 출력 제어 신호가 단계 (b)의 상기 제 1 논리값을 포함할 때에는 다수의 제 1 스위칭 소자를 통해 상기 상태 저장 소자의 상기 다수 N 개의 S-R M-S F/F 배열 중 별개의 배열의 입력과 상기 1-아웃 오브-N 코드 내에 포함되는 각각 입력 신호를 선택적으로 연결하고, 상기 활성 논리 배열로부터의 출력 제어 신호가 단계 (b)의 상기 제 2 논리값을 포함할 때에는 각 입력 신호가 상기 상태 저장 소자의 상기 다수 N 개의 S-R M-S F/F 배열의 상기 연관된 별개의 배열의 입력과 연결되는 것을 저지하는 단계와,
    (c2) 상태 활성화 배열로부터의 상기 출력 제어 신호가 상기 제 2 논리값을 포함할 때 출력 신호를 다수의 제 2 스위칭 소자를 경유하여 상기 상태 저장 소자의 상기 다수 n+3 개의 S-R M-S F/F 배열의 각각으로부터 상기 다수 n+3 개의 S-R M-S F/F 배열의 시퀀스 내의 다음 S-R M-S F/F 배열의 연관된 입력으로 선택적으로 전환하여 원형 시프터 레지스터를 형성하는 단계와,
    (c3) 상기 다수 n+3 개의 S-R M-S F/F 배열이 단계 (b)의 상기 제 2 논리값을 포함하는 상태 활성화 배열로부터의 상기 출력 제어 신호에 응답하여 상기 원형 시프트 레지스터를 형성할 때 정보가 기설정된 클럭 속도로 상기 마지막 n+3 S-R M-S F/F 배열을 통하여 시프팅 됨에 따라 기설정된 제 2 스위칭 소자를 경유하여 출력 패드(pad)에서 상기 마지막 n+3 S-R M-S F/F 배열 내에 저장된 현재 출력 신호를 순차적으로 수신하는 단계를 포함하는
    발생기 시스템 제어 방법.
  39. 제 38 항에 있어서,
    단계 (c3)의 수행 시,
    (d) 인버터에서 상기 n+1 S-R M-S F/F 배열로부터 현재 기설정된 출력의 반전된 논리 출력을 연속적으로 생성하는 단계와,
    (e) 단계 (d)에서 상기 인버터로부터의 상기 반전된 논리 출력 및 상기 n+2 및 n+3 S-R M-S F/F 배열의 각각으로부터의 기설정된 현재 출력을 AND 게이트의 별개의 입력에서 수신하는 단계와,
    (f) 상기 n+1 내지 n+3 S-R M-S F/F 배열이 상기 n+1, n+2 및 n+3개의 시그니쳐 S-R M-S F/F 배열로부터 상기 0, 1, 1의 논리 시그니쳐 출력 신호를 각각 생성할 때 상기 AND 게이트로부터 하이 출력 제어 신호를 생성하여 상기 활성화 논리 배열로 전달함으로써 상기 활성화 논리 배열이 로우 출력 제어 신호를 생성하여 상기 제 1 및 제 2 스위칭 소자에 전달하게 하는 단계를 더 포함하는
    발생기 시스템 제어 방법.
  40. 제 39 항에 있어서,
    (g) 상기 활성 논리 배열이 활성화될 때 원격지에서 생성된 클럭 신호 및 상기 n+3 S-R M-S F/F 배열로부터의 상기 기설정된 현재 출력을 OR 게이트에서 수신하여 상기 하이 논리 출력 제어 신호를 생성하고 상기 제 1 및 제 2 스위칭 소자로 전달하며, 상기 상태 저장 소자 내에 상기 클럭 신호 속도로 현재 저장된 상기 1-아웃 오브-N 코드를 가지는 상기 다수 N 개의 상태 신호의 순차적 판독을 포함하는 출력신호를 생성하여 상기 제어기가 현재 어떠한 상태에 있는지를 결정하는 단계를 더 포함하는
    발생기 시스템 제어 방법.
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