CN114639432A - 存储器测试电路 - Google Patents

Abstract

本发明公开一种测试电路，用于测试存储器，该存储器的输入端耦合到寄存器，且该寄存器耦合到逻辑电路。该测试电路包含第一测试寄存器群组、第二测试寄存器群组、第一多工器以及多个第二多工器。第一测试寄存器群组包含至少一个测试寄存器。第二测试寄存器群组包含至少一个测试寄存器。第一多工器耦合于该第一测试寄存器群组与该寄存器之间。第二多工器耦合于该第二测试寄存器群组与该寄存器之间。

Description

存储器测试电路

技术领域

本发明涉及存储器，尤其涉及存储器测试。

背景技术

一个具有特定功能的芯片(例如片上系统(system on a chip,SoC))通常包含逻辑电路、功能寄存器以及存储器。功能寄存器是指该芯片在一般操作时(例如执行该特定功能时)所会用到的寄存器。在芯片出厂前对芯片所做的测试一般而言包含扫描测试及存储器内建自我测试(memory built-in self-test,MBIST)，但两种测试都无法测试功能寄存器与存储器之间路径上的延迟故障(delay fault)及固定型故障(stuck-at fault)。为了测试这两种故障，传统的方法是使用随机存取存储器序列(random access memory(RAM)sequential)自动测试图样产生(automatic test pattern generation,ATPG)工具来产生测试图样，然后使用测试图样通过扫描链对存储器做多个周期的读写。然而，由于扫描链上包含许多逻辑电路，因此产生多个周期的测试图样对ATPG的运算复杂度高，影响ATPG对存储器的可控制性，造成产生测试图样所需的时间长、测试图样多与测试覆盖率低等问题。

发明内容

鉴于先前技术的不足，本发明的目的在于提供一种存储器测试电路以改善先前技术的不足。

本发明公开一种测试电路，用于测试存储器，该存储器的输入端耦合到寄存器，且该寄存器耦合到逻辑电路。该测试电路包含第一测试寄存器群组、第二测试寄存器群组、第一多工器以及多个第二多工器。第一测试寄存器群组包含至少一个测试寄存器。第二测试寄存器群组包含至少一个测试寄存器。第一多工器耦合于该第一测试寄存器群组与该寄存器之间。多个第二多工器耦合于该第二测试寄存器群组与该寄存器之间。

有关本发明的特征、实现与功效，将配合附图并结合实施例详细说明如下。

附图说明

图1示出了芯片内部的存储器、逻辑电路、功能寄存器、MBIST电路、MBIST寄存器以及本发明的测试电路；

图2A及图2B是示出本发明测试电路的实施例的电路图；

图3A及图3B是示出本发明测试电路的另一实施例的电路图；

图4A及图4B是示出本发明测试电路的另一实施例的电路图；以及

图5A及图5B示出本发明测试电路的另一实施例的电路图。

具体实施方式

以下说明内容的技术用语系参照本技术领域的习惯用语，如本说明书对部分用语有加以说明或定义，该部分用语的解释是以本说明书的说明或定义为准。

本发明的公开内容包含存储器测试电路。由于本发明的存储器测试电路所包含的部分组件单独而言可能为已知组件，因此在不影响该装置发明的充分公开及可实施性的前提下，以下说明对于已知组件的细节将省略。

图1示出了芯片内部的存储器、逻辑电路、功能寄存器、MBIST电路、MBIST寄存器以及本发明的测试电路，其中寄存器110、寄存器140及寄存器170是功能寄存器，而寄存器190是MBIST寄存器。测试电路130耦合于逻辑电路120与寄存器140之间，并且通过寄存器140及多工器150耦合到存储器160。寄存器110的输入端及寄存器170的输出端耦合到芯片中其他逻辑电路或功能寄存器(图中未示出)。在本公开中，寄存器以扫描D型正反器(scan Dflip-flop)实现，但不限于此。

在MBIST模式下，芯片内部或外部的控制电路(图中未示出)以模式控制信号BIST_MODE控制多工器150选择MBIST电路180，并且通过寄存器190获取存储器160的输出。

在芯片的一般操作模式下，控制电路控制多工器150选择寄存器140而非MBIST电路180，并且以模式控制信号MSM_MODE控制测试电路130输出逻辑电路120的输出(即，功能信号SF)，而非测试信号(包含写入使能信号WE、存储器地址ADDR及测试数据DI，将在下面详细描述)。

在接口测试模式(用于测试前述的延迟故障、固定型故障或存在于功能寄存器(即寄存器140与寄存器170)与存储器160之间路径上的其他故障)下，控制电路控制多工器150选择寄存器140而非MBIST电路180，并且控制测试电路130输出测试信号而非功能信号SF。

在一些实施例中，测试电路130电连接寄存器140；换言之，测试电路130与寄存器140直接连接，两者中间不存在其他电路(包含但不限于逻辑电路及寄存器)。

图2A及图2B是示出本发明测试电路的实施例的电路图，用于测试功能寄存器(即寄存器140与寄存器170)与存储器160之间路径上的延迟故障。在图2A及图2B的实施例中，测试电路130包含第一测试寄存器群组210、多工器220、第二测试寄存器群组260以及多工器群组270。第一测试寄存器群组210包含测试寄存器212、测试寄存器214、测试寄存器216及测试寄存器218。第二测试寄存器群组260包含测试寄存器262、测试寄存器264、测试寄存器266及测试寄存器268。多工器群组270包含n+1个多工器275(即，多工器275_0、多工器275_1、…、多工器275_n，n为正整数)。

请参考图2A，图2A的电路用来输出写入使能(write enable)信号WE。当写入使能信号WE为第一电平(例如高电平)或第一逻辑(例如逻辑1)时，数据可以被写入存储器160；当写入使能信号WE为第二电平(例如低电平)或第二逻辑(例如逻辑0)时，存储器160只能被读取。测试寄存器212、测试寄存器214、测试寄存器216及测试寄存器218按顺序电连接(即，测试寄存器212的输入端D电连接测试寄存器214的输出端Q、测试寄存器214的输入端D电连接测试寄存器216的输出端Q、测试寄存器216的输入端D电连接测试寄存器218的输出端Q)，因此，位值(bit value)Y在该四个测试寄存器中按顺序传递。如果测试寄存器212、测试寄存器214、测试寄存器216、测试寄存器218为上升缘触发且在某一时刻按顺序存储位值Y1、Y2、Y3及Y4，则第一测试寄存器群组210在时钟CLK的接下来的连续4个上升缘将会按顺序输出位值Y1、Y2、Y3及Y4作为写入使能信号WE。多工器220耦合于第一测试寄存器群组210与寄存器140之间，用来根据模式控制信号MSM_MODE选择功能信号SF或第一测试寄存器群组210的输出。

请参考图2B，图2B的电路用来输出测试数据DI及/或存储器地址ADDR。测试寄存器262、测试寄存器264、测试寄存器266及测试寄存器268按顺序电连接，因此，位值Z在该四个测试寄存器中按顺序传递。多工器群组270耦合于第二测试寄存器群组260与寄存器140之间，用来根据模式控制信号MSM_MODE选择功能信号SF或第二测试寄存器群组260的输出。当模式控制信号MSM_MODE控制多工器群组270选择第二测试寄存器群组260的输出时，多工器275_0、多工器275_1、…、多工器275_n的输出值(即，分别为位值B0、B1、…、Bn)均等于测试寄存器262的输出。也就是说，多工器群组270通过广播(broadcast)的方式将第二测试寄存器群组260的输出输出到存储器160的相对应的脚位(即，数据脚位及/或地址脚位)。

在一些实施例中，上述的位值Y及位值Z可以由前述的位于芯片内部或外部的控制电路(图中未示出)产生，换言之，测试电路130可以由控制电路设定或控制。举例来说，在扫描测试下，测试寄存器212～218的值以及测试寄存器262～268的值可以通过扫描链(scanchain)在加载阶段(load phase)直接控制为逻辑0或逻辑1。

当控制电路测试存储器160的延迟故障时，存储器160所收到的测试信号(即，写入使能信号WE、测试数据DI及存储器地址ADDR)如下面表1所示。

表1：

在周期T1时，测试电路130输出写入使能信号WE＝1、输出存储器地址ADDR＝第一地址，以及输出测试数据DI＝第一数值(即，控制电路在存储器160的第一地址写入第一数值)；在周期T2时，测试电路130输出写入使能信号WE＝1、输出存储器地址ADDR＝第二地址，以及输出测试数据DI＝第二数值(即，控制电路在存储器160的第二地址写入第二数值，其中第二地址不等于第一地址，且第二数值不等于第一数值)；在周期T3时，测试电路130输出写入使能信号WE＝0，以及输出存储器地址ADDR＝第一地址(即，控制电路读取存储于存储器160的第一地址的数据，此时测试数据DI可以是任意值)；在周期T4时，测试电路130输出写入使能信号WE＝0，以及输出存储器地址ADDR＝第二地址(即，控制电路读取存储于存储器160的第二地址的数据，此时测试数据DI可以是任意值)。如果没有延迟故障，则控制电路在第一次及第二次读取操作中所读到的数据应该会分别呈现第一数值及第二数值。然而，如果有延迟故障，则控制电路第二次所读到的数据中至少有一位呈现错误的数值。周期T1、T2、T3及T4是时钟CLK的连续4个周期。

在一些实施例中，上述表1中的存储器地址ADDR及测试数据DI的内容如下面表2或表3所示。

表2：

表3：

换言之，表1中的第一地址可以是存储器160的最大地址(即存储器地址ADDR的所有位均为1，如表2所示)及最小地址(即，存储器地址ADDR的所有位均为0，如表3所示)的中的一者，而第二地址为另一者。表1中的第一数值可以是测试数据DI的最大数值(即，测试数据DI的所有位均为1，如表2所示)及测试资料DI的最小数值(即测试数据DI的所有位均为0，如表3所示)的中的一者，而第二数值为另一者。如此一来，当电路中没有延迟故障的时候，控制电路会观察到寄存器190的输出发生电平转换(即，由逻辑1(或高电平)转换为逻辑0(或低电平)，或是相反)。

依据表2或表3的实施例，在测试期间的某一时刻，测试寄存器212、测试寄存器214、测试寄存器216及测试寄存器218分别存储位值Y1、位值Y2、位值Y3及位值Y4，其中位值Y1及位值Y2对应于写入操作(例如，Y1＝Y2＝1)，而位值Y3及位值Y4对应于读取操作(例如，Y3＝Y4＝0)。

依据表2或表3的实施例，在测试期间的某一时刻，测试寄存器262、测试寄存器264、测试寄存器266及测试寄存器268分别存储位值Z1、位值Z2、位值Z3及位值Z4，其中位值Z1及位值Z3对应于第一地址及/或第一数值(例如，Z1＝Z3＝1(如表2所示)，或是Z1＝Z3＝0(如表3所示))，而位值Z2及位值Z4对应于第二地址及/或第二数值(例如，Z2＝Z4＝0(如表2所示)，或是Z2＝Z4＝1(如表3所示))。因为第一地址不等于第二地址且第一数值不等于第二数值，所以位值Z1不等于位值Z2，以及位值Z3不等于位值Z4。

依据表2或表3的实施例，图2B的电路可以用来输出存储器地址ADDR及/或测试数据DI。更明确地说，多工器群组270所输出的一组数字码B(即，B0:Bn)的内容是n+1个位值1或n+1个位值0，而存储器地址ADDR等于该组数字码B(即，存储器地址ADDR的长度等于n+1个位)，或该组数字码B的一部分(即，存储器地址ADDR的长度小于n+1个位)，及/或测试数据DI等于该组数字码B(即，测试数据DI的长度等于n+1个位)，或该组数字码B的一部分(即，测试数据DI的长度小于n+1个位)。

图3A及图3B是示出本发明测试电路的另一实施例的电路图，用于测试存储器160的延迟故障。在图3A及图3B的实施例中，测试电路130包含第一测试寄存器群组310、多工器320、反相器330、第二测试寄存器群组360、多工器群组370以及反相器380。第一测试寄存器群组310包含测试寄存器312及测试寄存器314。第二测试寄存器群组360包含测试寄存器362。多工器群组370包含n+1个多工器375(即，多工器375_0、多工器375_1、…、多工器375_n，n为正整数)。

请参考图3A，图3A的电路用来输出写入使能信号WE。测试寄存器312与测试寄存器314电连接。多工器320耦合于第一测试寄存器群组310与寄存器140之间，用来根据模式控制信号MSM_MODE选择功能信号SF或第一测试寄存器群组310的输出。反相器330耦合于测试寄存器312与测试寄存器314之间；更明确地说，反相器330的输入端耦合到测试寄存器312的输出端Q，而反相器330的输出端耦合到测试寄存器314的输入端D。测试寄存器312及测试寄存器314在测试期间的某一时刻分别存储位值Y1及Y2，因此，第一测试寄存器群组310在接下来的连续4个触发将会按顺序输出位值Y1、Y2、

及

其中

及

分别为Y1及Y2的反相逻辑。如此一来，第一测试寄存器群组310及反相器330的组合可以输出表1、表2或表3的写入使能信号WE(即，当Y1＝Y2＝1)。换言之，图3A的电路是图2A的简化后的电路，简化后的电路占用更小的电路面积。

请参考图3B，图3B的电路用来输出测试数据DI及/或存储器地址ADDR。多工器群组370耦合于第二测试寄存器群组360与寄存器140之间，用来根据模式控制信号MSM_MODE选择功能信号SF或第二测试寄存器群组360的输出。反相器380的输入端耦合到测试寄存器362的输出端Q，而反相器380的输出端耦合到测试寄存器362的输入端D。测试寄存器362在测试期间的某一时刻存储位值Z1，因此，第二测试寄存器群组360在接下来的连续4个触发将会按顺序输出位值Z1、

Z1及

其中

为Z1的反相逻辑。如此一来，第二测试寄存器群组360及反相器380的组合可以输出表2或表3的存储器地址ADDR及/或测试数据DI(对表2而言，Z＝1，以及对表3而言，Z＝0)。换言之，图3B的电路是图2B的简化后的电路，简化后的电路占用更小的电路面积。

图4A及图4B是示出本发明测试电路的另一实施例的电路图，用于测试功能寄存器(即寄存器140与寄存器170)与存储器160之间路径上的固定型故障。在图4A及图4B的实施例中，测试电路130包含第一测试寄存器群组410、多工器420、第二测试寄存器群组460以及多工器群组470。第一测试寄存器群组410包含测试寄存器412及测试寄存器414。第二测试寄存器群组460包含测试寄存器462及测试寄存器464。多工器群组470包含n+1个多工器475(即，多工器475_0、多工器475_1、…、多工器475_n，n为正整数)。

请参考图4A，图4A的电路用来输出写入使能信号WE。测试寄存器412与测试寄存器414电连接。多工器420耦合于第一测试寄存器群组410与寄存器140之间，用来根据模式控制信号MSM_MODE选择功能信号SF或第一测试寄存器群组410的输出。

请参考图4B，图4B的电路用来输出测试数据DI及/或存储器地址ADDR。测试寄存器462与测试寄存器464电连接。多工器群组470耦合于第二测试寄存器群组460与寄存器140之间，用来根据模式控制信号MSM_MODE选择功能信号SF或第二测试寄存器群组460的输出。

当控制电路测试功能寄存器(即寄存器140与寄存器170)与存储器160之间路径上的固定型故障时，存储器160所收到的写入使能信号WE、测试数据DI及存储器地址ADDR如下面表4所示。

表4：

在周期T1时，测试电路130输出写入使能信号WE＝1、输出存储器地址ADDR＝第一地址，以及输出测试数据DI＝第一数值(即，控制电路在存储器160的第一地址写入第一数值)；在周期T2时，测试电路130输出写入使能信号WE＝0，以及输出存储器地址ADDR＝第一地址(即，控制电路读取存储于存储器160的第一地址的数据)。如果没有固定型故障，则控制电路所读到的数据应该会呈现第一数值。然而，如果有固定型故障，则控制电路所读到的数据中至少有一位呈现错误的数值。周期T1及T2是时钟CLK的连续2个周期。

在一些实施例中，上述表4中的存储器地址ADDR及测试数据DI的内容如下面表5或表6所示。

表5：

表6：

换言之，表4中的第一地址可以是存储器160的最大地址(如表5所示)或最小地址(如表6所示)，而表4中的第一数值可以是测试数据DI的最大数值(如表5所示)或测试资料DI的最小数值(如表6所示)。

依据表5或表6的实施例，在测试期间的某一时刻，测试寄存器412及测试寄存器414分别存储位值Y1及位值Y2，其中位值Y1对应于写入操作(例如，Y1＝1)，而位值Y2对应于读取操作(例如，Y2＝0)。

依据表5或表6的实施例，在测试期间的某一时刻，测试寄存器462及测试寄存器464分别存储位值Z1及位值Z2，其中位值Z1对应于第一地址及/或第一数值(例如，Z1＝1(如表5所示)，或是Z1＝0(如表6所示))，而位值Z2对应于第一地址(例如，Z2＝1(如表5所示)，或是Z2＝0(如表6所示))。因为第一地址等于第二地址，所以位值Z1等于位值Z2。

依据表5或表6的实施例，图4B的电路可以用来输出存储器地址ADDR及/或测试数据DI。

图5A及图5B是示出本发明测试电路的另一实施例的电路图，用于测试功能寄存器(即寄存器140与寄存器170)与存储器160之间路径上的固定型故障。在图5A及图5B的实施例中，测试电路130包含第一测试寄存器群组510、多工器520、反相器530、第二测试寄存器群组560以及多工器群组570。第一测试寄存器群组510包含测试寄存器512。第二测试寄存器群组560包含测试寄存器562。多工器群组570包含n+1个多工器575(即，多工器575_0、多工器575_1、…、多工器575_n，n为正整数)。

请参考图5A，图5A的电路用来输出写入使能信号WE。多工器520耦合于第一测试寄存器群组510与寄存器140之间，用来根据模式控制信号MSM_MODE选择功能信号SF或第一测试寄存器群组510的输出。反相器530的输入端耦合到测试寄存器512的输出端Q，而反相器530的输出端耦合到测试寄存器512的输入端D。图5A的电路是图4A的简化后的电路，简化后的电路占用更小的电路面积。

请参考图5B，图5B的电路用来输出测试数据DI及/或存储器地址ADDR。多工器群组570耦合于第二测试寄存器群组560与寄存器140之间，用来根据模式控制信号MSM_MODE选择功能信号SF或第二测试寄存器群组560的输出。图5B的电路是图4B的简化后的电路，简化后的电路占用更小的电路面积。

本发明的测试电路非常简洁，而且测试电路提供给存储器的测试信号(包含写入使能信号WE、存储器地址ADDR及测试数据DI)不会经过逻辑电路，所以本发明的测试电路具有以下的优点：低测试图样复杂度、对存储器的可控制性高、产生测试图样所需的时间短、测试图样简单，以及测试覆盖率高。

请注意，前述附图标记中，组件的形状、尺寸及比例仅为示意，为供本领域技术人员了解本发明的用途，并非用以限制本发明。

虽然本发明的实施例如上所述，然而该些实施例并非用来限定本发明，本领域技术人员可以依据本发明的明示或隐含的内容对本发明的技术特征施以变化，凡此种种变化均可能属于本发明所寻求的专利保护范畴，换言之，本发明的专利保护范围须视本说明书的权利要求书所界定者为准。

【符号说明】

110，140，170，190：寄存器

BIST_MODE，MSM_MODE：模式控制信号

150，220，275_0，275_1，275_n，320，375_0，375_1，375_n，420，475_0，475_1，475_n，520，575_0，575_1，575_n：多工器

180：存储器内建自我测试(MBIST)电路

160：存储器

130：测试电路

120：逻辑电路

SF：功能信号

210，310，410，510：第一测试寄存器群组

260，360，460，560：第二测试寄存器群组

270，370，470，570：多工器群组

212，214，216，218，262，264，266，268，312，314，362，412，414，462，464，512，562：测试寄存器

WE：写入使能信号

Y，Z，B0，B1，Bn：位值

CLK：时钟

330，380，530：反相器

Claims (10)

1.一种测试电路，用于测试存储器，所述存储器的输入端耦合到寄存器，且所述寄存器耦合到逻辑电路，所述测试电路包含：

第一测试寄存器群组，包含至少一个测试寄存器；

第二测试寄存器群组，包含至少一个测试寄存器；

第一多工器，耦合于所述第一测试寄存器群组与所述寄存器之间；以及

多个第二多工器，耦合于所述第二测试寄存器群组与所述寄存器之间。

2.根据权利要求1所述的测试电路，其中所述多个第二多工器输出相同的位值。

3.根据权利要求1所述的测试电路，其中所述第一测试寄存器群组包含按顺序电连接的第一测试寄存器、第二测试寄存器、第三测试寄存器以及第四测试寄存器。

4.根据权利要求1所述的测试电路，其中所述第二测试寄存器群组包含按顺序电连接的第一测试寄存器、第二测试寄存器、第三测试寄存器以及第四测试寄存器。

5.根据权利要求4所述的测试电路，其中所述第一测试寄存器、所述第二测试寄存器、所述第三测试寄存器以及所述第四测试寄存器分别存储第一位值、第二位值、第三位值以及第四位值，所述第一位值不等于所述第二位值，且所述第三位值不等于所述第四位值。

6.根据权利要求1所述的测试电路，其中所述第一测试寄存器群组包含按顺序电连接的第一测试寄存器及第二测试寄存器，所述测试电路还包含：

反相器，耦合于所述第一测试寄存器的输入端与所述第二测试寄存器的输出端之间。

7.根据权利要求1所述的测试电路，其中所述第二测试寄存器群组包含目标测试寄存器，所述测试电路还包含：

反相器，耦合于所述目标测试寄存器的输入端与所述目标测试寄存器的输出端之间。

8.根据权利要求1所述的测试电路，其中所述第一测试寄存器群组包含按顺序电连接的第一测试寄存器及第二测试寄存器。

9.根据权利要求1所述的测试电路，其中所述第二测试寄存器群组包含按顺序电连接的第一测试寄存器及第二测试寄存器。

10.根据权利要求1所述的测试电路，其中所述第一测试寄存器群组包含目标测试寄存器，所述测试电路还包含：

反相器，耦合于所述目标测试寄存器的输入端与所述目标测试寄存器的输出端之间。

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