KR20010085537A

KR20010085537A - 반도체 장치 및 그 테스트 방법

Info

Publication number: KR20010085537A
Application number: KR1020010009262A
Authority: KR
Inventors: 츠보이히로요시; 후지오카신야
Original assignee: 아끼구사 나오유끼; 후지쯔 가부시끼가이샤
Priority date: 2000-02-29
Filing date: 2001-02-23
Publication date: 2001-09-07
Also published as: TW503398B; KR100645343B1; JP2001243797A; US6643809B2; US20010017552A1

Abstract

본 발명은 반도체 장치 및 그 테스트 방법에 관한 것으로, 반도체 장치가 동기형인지 비동기형인지에 관계없이, 반도체 장치 내의 회로를 대규모화 및 집적도의 저하를 초래하는 일없이, 간단하고, 또한, 확실하게 테스트 모드 엔트리를 행하는 것을 가능하게 하는 것을 목적으로 한다.

테스트를 행하기 위한 테스트 모드를 갖는 반도체 장치에 있어서, 복수회 입력되는 더미 커맨드 신호에 기초하여, 제1 신호를 생성하고, 어드레스 신호 및 제1 신호에 기초하여, 대응하는 테스트 모드에의 엔트리 또는 대응하는 테스트 모드로부터의 에그지트를 지시하는 제2 신호를 생성하는 회로를 구비하도록 구성한다.

Description

반도체 장치 및 그 테스트 방법 {SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE TESTING METHOD}

본 발명은 반도체 장치 및 그 테스트 방법에 관한 것으로, 특히 테스트 모드를 갖는 반도체 장치 및 그와 같은 반도체 장치의 테스트 방법에 관한 것이다.

일반적으로, 반도체 기억 장치 등의 반도체 장치를 출하할 때에 반도체 장치의 기능이나 성능을 보증하는 경우, 사용자가 반도체 장치의 이상을 체크하는 경우 등에는 반도체 장치에 커맨드를 입력하여, 동작 모드를 테스트 모드로 이행시켜 각종 테스트를 행한다. 반도체 장치를 통상 모드에서 테스트 모드로 이행시키는 것을, 테스트 모드 엔트리라고 한다.

종래의 동기형 다이내믹 랜덤 액세스 메모리(SDRAM)에서는 테스트 모드 엔트리는 외부 클록에 동기시켜 커맨드를 입력함으로서 행해지기 때문에, 타이밍 제어는 용이하게 행할 수 있다. 그러나, 커맨드가 SDRAM에 인가되는 칩 셀렉트 신호나 어드레스 스트로브 신호 등의 소정의 조합에 의하여 결정되는 경우, 우발적으로 소정의 조합이 발생하여 버리면, 잘못하여 테스트 모드 엔트리를 행해 버린다. 그래서, 테스트 모드로 이행시키기 위한 전용의 커맨드를 이용할 수도 있지만, 이 경우에는 SDRAM에 전용의 커맨드 입력 핀을 설치할 필요가 생겨, 회로 규모가 커져 버려, SDRAM의 집적도를 향상시키는 것이 어렵게 되어 버린다.

이에 대하여, 비동기형 DRAM에서는 외부 클록을 사용하지 않기 때문에, SDRAM에서 이용하는 것과 같은 테스트 모드 엔트리 방식을 채용할 수는 없다. 이 때문에, 종래의 비동기형 DRAM에서는 통상보다도 높은 슈퍼 하이 전압을 인가함으로써, 테스트 모드 엔트리를 행하는 것이 있다. 그러나, 이 테스트 모드 엔트리 방식에서는 슈퍼 하이 전압을 검출하기 위한 회로를 비동기형 DRAM 내에 설치할 필요가 있어, 회로 규모가 커져 버려, 비동기형 DRAM의 집적도를 향상하는 것이 어렵게 되어 버린다. 또, 슈퍼 하이 전압을 이용하면, 비동기형 DRAM에 인가하는 전압의 종류가 증가되어 버려, 슈퍼 하이 전압의 해제 대기 등의 처리가 필요하게 되어, 테스트 공정이 복잡하게 되어 버린다.

종래의 반도체 장치에서는 반도체 장치가 동기형이거나 비동기형인 것에 관계없이, 반도체 장치 내의 회로를 대규모화하거나 집적도를 희생시키는 일없이, 간단하고, 또, 확실하게 테스트 모드 엔트리를 행할 수 없다고 하는 문제가 있었다.

그래서, 본 발명은 반도체 장치가 동기형이거나 비동기형인 것에 상관없이, 반도체 장치 내의 회로를 대규모화 및 집적도의 저하를 초래하는 일없이, 간단하고, 또, 확실하게 테스트 모드 엔트리를 행할 수 있는 반도체 장치 및 그 테스트 방법을 제공하는 것을 목적으로 한다.

도 1은 본 발명에 따른 반도체 장치의 제1 실시예를 도시하는 블럭도.

도 2는 테스트 모드 판정 회로의 한 실시예를 도시하는 블럭도.

도 3은 테스트 모드 판정 회로의 일부를 보다 상세히 도시하는 회로도.

도 4는 테스트 모드 판정 회로의 일부를 보다 상세히 도시하는 회로도.

도 5는 테스트 모드 판정 회로의 일부를 보다 상세히 도시하는 회로도.

도 6은 테스트 모드 판정 회로의 일부를 보다 상세히 도시하는 회로도.

도 7은 테스트 모드 판정 회로의 일부를 보다 상세히 도시하는 회로도.

도 8은 테스트 모드 판정 회로의 일부를 보다 상세히 도시하는 회로도.

도 9는 실시예의 동작을 설명하는 타이밍 차트도.

도 10은 실시예의 동작을 설명하는 타이밍 차트도.

도 11은 본 발명에 따른 반도체 장치의 제2 실시예의 주요부를 도시하는 블럭도.

<도면의 주요부분에 대한 부호의 설명>

1 : DRAM

2 : 어드레스 패드군

3 : 커맨드 패드군

7 : 테스트 모드 판정 회로

8 : 논리 회로

9 : 제어 회로

13 : 전원 패드군

상기 과제는 테스트를 행하기 위한 테스트 모드를 갖는 반도체 장치에 있어서, 복수회 입력되는 더미 커맨드 신호에 기초하여, 제1 신호를 생성하고, 어드레스 신호 및 상기 제1 신호에 기초하여, 대응하는 테스트 모드에의 엔트리 또는 대응하는 테스트 모드로부터의 에그지트를 지시하는 제2 신호를 생성하는 회로를 구비한 것을 특징으로 하는 반도체 장치에 의해서 달성된다.

상기 더미 커맨드 신호는 복수의 커맨드 신호의 소정의 조합에 의하여 구성되더라도 좋다.

상기 회로는 더미 커맨드를 순차 저장하는 복수의 레지스터를 갖는 구성으로서도 좋다.

상기한 과제는 반도체 장치의 동작 모드를 테스트 모드로 이행시켜 테스트를 행하는 반도체 장치의 테스트 방법에 있어서, 복수회 입력되는 더미 커맨드 신호에 기초하여, 제1 신호를 출력하는 단계와, 어드레스 신호 및 상기 제1 신호에 기초하여, 대응하는 테스트 모드에의 엔트리 또는 대응하는 테스트 모드로부터의 에그지트를 지시하는 제2 신호를 출력하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 테스트 방법에 의해서도 달성할 수 있다.

반도체 장치의 테스트 방법에서 이용하는 상기 더미 커맨드 신호는 복수의 커맨드 신호의 소정의 조합에 의하여 구성되더라도 좋다.

따라서, 본 발명에 따르면, 반도체 장치가 동기형이거나 비동기형인 것에 관계없이, 반도체 장치 내의 회로를 대규모화 및 집적도의 저하를 초래하는 일없이,간단하고, 또, 확실하게 테스트 모드 엔트리를 행할 수 있는 반도체 장치 및 그 테스트 방법을 실현할 수 있다.

본 발명에 따른 반도체 장치 및 그 테스트 방법의 각 실시예를, 이하에 도면과 함께 설명한다.

도 1은 본 발명에 따른 반도체 장치의 제1 실시예를 도시하는 블럭도이다. 반도체 장치의 제1 실시예는 본 발명이 되는 반도체 장치의 테스트 방법의 제1 실시예를 채용한다. 본 실시예에서는 본 발명이 비동기형 DRAM에 적용되고 있지만, SDRAM 등의 반도체 기억 장치에도 본 발명을 마찬가지로 적용 가능한 것은 물론이다.

비동기형 DRAM(1)은 대략 도 1에 나타낸 바와 같이 접속된 어드레스 패드군(2), 커맨드 패드군(3), XY 디코더(4), 메모리 셀 어레이(5), 증폭기(6), 테스트 모드 판정 회로(7), 논리 회로(8), 제어 회로(9), 출력 회로(10), 출력 패드군(11) 및 전원 패드군(13)으로 이루어진다. 또, 설명의 편의상, 이 도면에서는 특히 DRAM(1)의 테스트 모드에 관계하는 회로부만을 도시한다.

어드레스 패드군(2)은 어드레스 신호가 입력되는 복수의 어드레스 패드로 이루어진다. XY 디코더(4)는 어드레스 패드군(2)으로부터의 어드레스 신호를 디코드하여, 메모리 셀 어레이(5)의 X 어드레스 및 Y 어드레스를 지정한다. 메모리 셀 어레이(5)에 대한 데이터의 기록 및 데이터의 독출은 주지의 방법으로 행할 수 있기 때문에, 본 명세서에서는 그 설명은 생략한다. 증폭기(6)는 메모리 셀 어레이(5)의 지정된 XY 어드레스로부터 독출된 데이터를 증폭하여, 제어 회로에 출력한다.

커맨드 패드군(3)은 라이트 커맨드나 리드 커맨드를 포함하는 각종 커맨드 신호가 입력되는 복수의 커맨드 패드로 이루어진다. 커맨드 패드군(3)으로부터의 커맨드 신호는 테스트 모드 판정 회로(7) 및 논리 회로(8)에 공급된다. 테스트 모드 판정 회로(7)는 어드레스 신호 및 커맨드 신호에 기초하여, DRAM(1)의 동작 모드가 통상 모드인지, 테스트 모드인지를 판정하여, 테스트 모드이면 테스트 신호를 생성하여 제어 회로(9)에 공급한다. 다른 한편, 논리 회로(8)는 커맨드 신호에 기초하여 각종 논리 연산을 행하여, 타이밍의 판정 등을 행한 결과를 도시하는 출력 인에이블 신호를 제어 회로(9)에 공급한다.

테스트 모드 판정 회로(7)로부터의 테스트 신호는 제어 회로(9)에 증폭기(6)로부터의 데이터의 출력을 디세이블한다. 이에 대하여, 논리 회로(8)로부터의 출력 인에이블 신호는 제어 회로(9)에 증폭기(6)로부터의 데이터의 출력을 인에이블한다. 통상 모드에서는 테스트 신호가 로우 레벨이고, 리드 동작에 따른 출력 인에이블 신호의 레벨에 따라서, 제어 회로(9)가 출력 임피던스를 하이 임피던스 또는 로우 임피던스로 제어한다. 다른 한편, 테스트 모드에서는 테스트 신호가 하이 레벨이 되고, 제어 회로(9)는 출력 인에이블 신호의 레벨에 상관없이 출력 임피던스를 하이 임피던스로 보증하기 때문에, 출력 전류는 흐르지 않는다.

출력 회로(10)는 출력 트랜지스터로 이루어져, 제어 회로(9)를 통해 얻어지는 증폭기(6)로부터의 데이터를 출력 패드군(11)에 출력한다. 출력 패드군(11)은 복수의 출력 패드로 이루어진다. 전원 패드군(13)은 DRAM(1) 내의 각 부에 공급되는 전원 전압이 인가되는 복수의 전원 패드로 이루어진다.

도 2는 테스트 모드 판정 회로(7)의 한 실시예를 도시하는 블럭도이다. 이 도면에 도시하는 회로 부분은 도 1에서, 파선으로 둘러싼 회로 부분에 대응한다.

테스트 모드 판정 회로(7)는 도 2에 나타낸 바와 같이 접속된 회로(21∼25, 26-1∼26-25(26-1∼26-3만을 도시한다))로 이루어진다. 회로(21)는 어드레스 패드군(2)으로부터의 어드레스 신호(a05bz, a06bz)와, 후술하는 회로(25)로부터의 신호(tmentz)에 기초하여, 프리차지 신호(prez), 리셋 신호(ppalpz) 및 엔트리 신호(tespz)를 출력하여, 신호(tespz/ppalpz)로 테스트 모드에의 엔트리/에그지트(entry/exit)를 제어한다. 프리차지 신호(prez)는 테스트 모드 이외의 모드로 DRAM(1) 내에서 사용되는 신호이며, 본 실시예의 동작과는 직접 관계가 없다. 회로(22)는 전원 패드군(13)의 소정의 전원 패드에 전압이 인가되면 DRAM(1) 내에서 생성되는 신호(sttz)와, 회로(21)로부터의 리셋 신호(ppalpz) 및 엔트리 신호(tespz)에 기초하여, 셋트 신호(stmpx) 및 리셋 신호(palpz)를 출력하여, 후술하는 회로(26-1∼26-25) 내의 플립플롭을 셋트 또는 리셋한다. 회로(23)는 어드레스 패드군(2)으로부터의 어드레스 신호(ba00bz, a01bz, a02bz, a03bz, a04bz)를 증폭하여 상보 신호(*1)를 출력하는 동시에, 회로(22)로부터의 셋트 신호(stmpx) 및 리셋 신호(palpz)를 셋트 신호(stmpz) 및 리셋 신호(palpx)로서 출력한다. 여기서, 상보 신호(*1)는 a00cz∼a04cz, a00cx∼a04cx이다.

각 회로(26-1∼26-25)는 회로(23)로부터의 상보 신호(*1), 셋트 신호(stmpz) 및 리셋 신호(palpx)를 공급받고, 각 회로(26-1∼26-25) 내의 플립플롭은 신호(stmpz/palpx)에 따라서 데이터를 셋트 또는 리셋을 하여, 대응하는 테스트 모드에의 entry/exit를 행한다. 따라서, 회로(26-1, 26-2, 26-3, …, 26-25)로부터는 대응하는 테스트 신호(tes01z, tes02z, tes03z, …, tes25z)가 출력된다.

다른 한편, 회로(24)는 잘못하여 테스트 모드 엔트리하는 것을 방지하기 위해서 설치되어 있고, 커맨드 패드군(3)으로부터의 커맨드 신호(ubb0z, lbb0z, webz)가 입력된다. 회로(24)는 이들 커맨드 신호(ubb0z, lbb0z, webz)에 기초하여, 신호(webdz, ublborz)를 출력한다. 회로(25)는 커맨드 패드군(3)으로부터의 커맨드 신호(clb5z, oeb0z), 회로(24)로부터의 신호(webdz, ublborz), 회로(23)로부터의 신호(palpz) 및 신호(sttz)에 기초하여, 신호(tmentz)를 생성하여 상기 회로(21)에 공급한다.

본 실시예에서는 테스트 모드 엔트리를 위해 커맨드 패드군(3)에 입력되는 커맨드 신호(ubb0z, lbb0z, webz, clb5z, oeb0z)는 라이트 커맨드 자체나 리드 커맨드 자체가 아니라, 예컨대 칩 인에이블 신호(CE), 아웃풋 인에이블 신호(OE), 라이트 인에이블 신호(WE), 업퍼 바이트 신호(UB), 로우어 바이트 신호(LB) 등의 커맨드 신호이다. 이들 커맨드 신호의 소정의 조합을, 더미 커맨드 신호로서 복수회 입력함으로써, DRAM(1)의 동작 모드를 테스트 모드로 이행시킬 수 있다.

도 3∼도 8은 각각 테스트 모드 판정 회로(7)의 일부를 보다 상세히 도시하는 회로도이다. 구체적으로는, 도 3은 회로(21), 도 4는 회로(22), 도 5는 회로(23), 도 6은 회로(24), 도 7은 회로(25), 도 8은 회로(26-1)를 도시한다. 도 3∼도 8 중, vii는 전원 전압, vss는 접지 전압을 도시한다.

도 3에 도시하는 회로(21)는 이 도면에 나타낸 바와 같이 접속된 인버터(30∼38), NAND 게이트(39∼41) 및 NOR 게이트(42∼44)로 이루어진다. 인버터(30)에는 회로(25)로부터의 신호(tmentz)가 입력된다. 또, 인버터(31) 및 NAND 게이트(41)에는 어드레스 패드군(2)으로부터의 어드레스 신호(a05bz)가 입력되고, 인버터(32) 및 NAND 게이트(39, 41)에는 어드레스 패드군(2)으로부터의 어드레스 신호(a06bz)가 입력된다. 인버터(36, 37, 38)로부터는 각각 신호(prez, ppalpz, tespz)가 출력된다.

도 4에 도시하는 회로(22)는 이 도면에 나타낸 바와 같이 접속된 인버터(51∼55) 및 NOR 게이트(56, 57)로 이루어진다. 신호(sttz)는 전원 패드군(13)의 소정의 전원 패드에 전압이 인가되면 DRAM(1) 내에서 생성되는 신호이며, NOR 게이트(56, 57)에 입력된다. 또, 회로(21)로부터의 신호(ppalpz, tespz)는 각각 NOR 게이트(56) 및 인버터(51)에 입력된다. 인버터(54, 55)로부터는 각각 신호(palpz, stmpx)가 출력된다.

도 5에 도시하는 회로(23)는 이 도면에 나타낸 바와 같이 접속된 인버터(61∼86)로 이루어진다. 인버터(61, 84)에는 각각 회로(22)로부터의 신호(stmpx, palpz)가 입력된다. 또, 인버터(64, 68, 72, 76, 80)에는 각각 어드레스 패드군(2)으로부터의 어드레스 신호(ba00bz, a01bz, a02bz, a03bz, a04bz)가 입력된다. 인버터(63, 86)로부터는 각각 신호(stmpz, palpx)가 출력되고, 인버터(67, 66, 71, 70, 75, 74, 79, 78, 83, 82)로부터는 신호(*1), 즉, 상보 신호(a00cz, a00cx, a01cz, a01cx, a02cz, a02cx, a03cz, a03cx, a04cz, a04cx)가 출력된다.

도 6에 도시하는 회로(24)는 이 도면에 나타낸 바와 같이 접속된 인버터(91∼108), NAND 게이트(111, 112), NOR 게이트(113), 지연 소자(MOS 용량)(121∼130, 141∼150) 및 스위치(SW1∼SW28)로 이루어진다. NAND 게이트(111)에는 커맨드 패드군(3)으로부터의 커맨드 신호(ubb0z, lbb0z)가 입력되고, 인버터(100)에는 커맨드 패드군(3)으로부터의 커맨드 신호(webz)가 입력된다. 인버터(99, 108)로부터는 각각 신호(ublborz, webdz)가 출력된다.

도 7에 도시하는 회로(25)는 이 도면에 나타낸 바와 같이 접속된 인버터(151∼191), NAND 게이트(194, 195), NOR 게이트(200∼205), 지연 소자(MOS 용량)(211∼232), 트랜지스터 쌍(241∼248) 및 스위치(SW31∼SW50)로 이루어진다. 회로(24)로부터의 신호(webdz, ublborz)는 각각 인버터(151) 및 NOR 게이트(200)에 입력된다. 또, 커맨드 패드군(3)으로부터의 커맨드 신호(clb5z, oeb0z)는 함께 NAND 게이트(194)에 입력된다. 본 실시예에서는 인버터(190)의 출력 신호, DRAM(1) 내에서 생성된 신호(sttz) 및 회로(22)로부터의 신호(palpz)가, NOR 게이트(201)에 입력된다. 신호(tmentz)는 인버터(185)로부터 출력된다. 또, 도 7에서, 파선으로 둘러싸인 부분은 각각 레지스터에 대응한다.

도 8에 도시하는 회로(26-1)는 이 도면에 나타낸 바와 같이 접속된 NAND 게이트(251∼254), NOR 게이트(255) 및 인버터(256, 257)로 이루어진다. NAND 게이트(253, 254)는 상기 플립플롭을 구성하고 있다. 회로(23)로부터의 신호(stmpz, a00cx, a01cx)는 NAND 게이트(251)에 입력되고, 회로(23)로부터의 신호(a02cx, a03cx, a04cx)는 NAND 게이트(252)에 입력된다. 또, 회로(23)로부터의 신호(palpx)는 NAND 게이트(254)에 입력된다. 테스트 신호(tes01z)는 인버터(257)로부터 출력된다. 또, 다른 회로(26-2∼26-25)도, 대응하는 테스트 신호(tes02z∼tes25z)를 출력하도록, 회로(26-1)와 같은 식으로 구성할 수 있기 때문에, 그 도시 및 설명은 생략한다.

도 9는 본 실시예의 동작을 설명하는 타이밍 차트이다. 이 도면에서, (a), (b), (c), (d), (e)는 각각 커맨드 패드군(3)에 입력되는 커맨드 신호(clb5z, oeb0z, webz, ubb0z, lbb0z)를 나타내고, (f), (g)는 각각 어드레스 패드군(2)에 입력되는 어드레스 신호(a05bz, a06bz)를 나타낸다. 또, (h)는 회로(25)로부터 출력되는 신호(tmentz)를 나타내고, (i)는 회로(26-1)로부터 출력되는 테스트 신호 (tes01z)를 나타낸다.

도 9에 도시한 바와 같이, 테스트 모드 엔트리를 행하는 경우에는, 더미 커맨드 신호로서 커맨드 신호(clb5z)가 로우 레벨, 커맨드 신호(oeb0z)가 하이 레벨, 커맨드 신호(ubb0z)가 하이 레벨 및 커맨드 신호(lbb0z)가 하이 레벨인 상태에서, 로우 레벨의 커맨드 신호(webz)를 복수회 입력한다. 또, 더미 커맨드 신호의 입력시에, 어드레스 신호(a05bz, a06bz)를 각각 하이 레벨로 설정함으로써, 신호(tmentz)를 트리거로 하는 엔트리 명령을 발행한다. 이에 따라, 테스트 신호(tes01z∼tes25z) 중, 이 경우는 테스트 신호(tes01z)가 하이 레벨이 되어, 지정된 테스트 모드에의 엔트리를 지시한다. 또, 더미 커맨드 신호의 입력시에, 어드레스 신호(a05bz, a06bz)를 각각 로우 레벨로 설정함으로써, 신호(tmentz)를 트리거로 하는 에그지트 명령을 발행한다. 이 결과, 테스트 신호(tes01z∼tes25z) 중, 이 경우는 하이 레벨이었던 테스트 신호(tes01z)가 로우 레벨이 되어, 지정된 테스트 모드로부터의 에그지트를 지시한다.

도 10은 본 실시예의 동작을 설명하는 타이밍 차트이며, 도 9에 나타내어져 있지 않은 신호를 도시한다. 도면에서, (a)는 커맨드 패드군(3)에 입력되는 커맨드 신호(clb5z, oeb0z), 회로(24)로부터 출력되는 신호(webdz, ublborz) 및 신호(sttz)를 나타내고, H는 하이 레벨, L은 로우 레벨을 나타낸다. (b)는 회로(25)로부터 출력되는 신호(tmentz)를 나타내고, (c)는 어드레스 패드군(2)에 입력되는 어드레스 신호(a05bz, a06bz)를 나타낸다. 또, (d)는 회로(21)로부터 출력되는 신호(tespz) 및 신호(ppalpz)를 나타내고, (e)는 회로(22)로부터 출력되는 신호(stmpx) 및 신호(palpz)를 나타내고, (f)는 회로(23)로부터 출력되는 신호(stmpz) 및 신호(palpx)를 나타낸다. 또한, (g)는 회로(26-1)로부터 출력되는 테스트 신호(tes01z)를 나타낸다.

도 10(b)에 도시한 바와 같이, 로우 레벨의 커맨드 신호(webdz)를 4회 반복 입력함으로써 하이 레벨의 신호(tmentz)가 생성된다. (b), (d)에 도시한 바와 같이, 하이 레벨의 신호(tmentz)를 트리거로 하여 하이 레벨의 신호(tespz)가 생성되어 엔트리 명령이 발행되고, 도 10의 (d), (e)에 도시한 바와 같이, 하이 레벨의 신호(tespz)를 트리거로 하여 플립플롭을 셋트시키기 위한 로우 레벨의 신호(stmpx)가 생성되어, 도 10의 (e), (f)에 도시한 바와 같이, 신호(stmpx)를 반전 증폭하여 하이 레벨의 신호(stmpz)가 생성된다. 이 신호(stmpz)는 지정된 테스트 모드에 대응하는 회로(26-1) 내의 플립플롭에, 회로(23)로부터의 상보 신호(*1)를 셋트시킨다. 또, 도 10의 (f), (g)에 도시한 바와 같이, 회로(26-1)로부터 셋트된 데이터가 출력되면, 테스트 신호(tes01z)가 하이 레벨이 되어, 지정된 테스트 모드에 엔트리한다.

다른 한편, 도 10의 (b), (c), (d)에 도시한 바와 같이, 어드레스 신호(a05bz, a06bz)가 함께 로우 레벨일 때에, 하이 레벨의 신호(tmentz)를 트리거로 하여 하이 레벨의 신호(ppalpz)가 생성되어 에그지트 명령이 발행되고, 도 10의 (d), (e)에 도시한 바와 같이, 하이 레벨의 신호(ppalpz)를 트리거로 하여 플립플롭을 리셋시키기 위한 하이 레벨의 신호(palpz)가 생성되고, 도 10의 (e), (f)에 도시한 바와 같이, 신호(palpz)를 반전 증폭하여 로우 레벨의 신호(palpx)가 생성된다. 이 신호(palpx)는 지정된 테스트 모드에 대응하는 회로(26-1) 내의 플립플롭을 리셋시킨다. 또, 도 10의 (f), (g)에 도시한 바와 같이, 회로(26-1) 내의 플립플롭이 리셋되면, 테스트 신호(tes01z)가 로우 레벨이 되어, 지정된 테스트 모드로부터 에그지트한다.

다음에, 본 발명에 따른 반도체 장치의 제2 실시예를 설명한다. 도 11은 반도체 장치의 제2 실시예의 주요부를 도시하는 블럭도이다. 반도체 장치의 제2 실시예는 본 발명이 되는 반도체 장치의 테스트 방법의 제2 실시예를 채용한다. 본 실시예에서는 반도체 장치의 기본 구성은 상기 제1 실시예의 경우와 동일하기 때문에, 그 도시 및 설명은 생략한다.

도 11은 본 실시예에 있어서의 테스트 모드 판정 회로(7)의 주요부의 구성의 한 실시예를 나타낸다. 테스트 모드 판정 회로(7)는 이 도면에 나타낸 바와 같이 접속된 레지스터(501∼504), 지연 회로(505) 및 NOR 회로(506)를 포함한다. 더미커맨드는 직렬 접속된 레지스터(501∼504) 중, 제1단의 레지스터(501)에 복수회 입력된다. 최종단의 레지스터(504)로부터는 테스트 신호(tmentz)가 출력된다. 이 테스트 신호(tmentz)는 지연 회로(505)에 공급되어 리셋 신호(reset)가 되어 NOR 회로(506)에 입력된다. NOR 회로(506)에는 상기한 것과 같은 신호(palpz)나 신호(sttz) 등도 입력된다. NOR 회로(506)의 출력 신호는 레지스터(501∼504)의 리셋 단자(R)에 입력되어, 이들 레지스터(501∼504)를 리셋한다. 이에 따라, 지연 회로(505)는 테스트 신호(tmentz)에 기초하여, 레지스터(501∼504)를 리셋시키고 있는 시간의 타이밍 제어를 한다. 또, 신호(palpz)나 신호(sttz) 등에 기초하여, 레지스터(501∼504)를 리셋할 수도 있다.

이상, 본 발명을 실시예에 의해 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니며, 본 발명의 범위 내에서 여러 가지 변형 및 개량이 가능한 것은 물론이다.

본 발명에 따르면, 반도체 장치가 동기형이거나 비동기형인 것에 관계없이, 반도체 장치 내의 회로를 대규모화 및 집적도의 저하를 초래하지 않고서, 간단하고, 또, 확실하게 테스트 모드 엔트리를 행할 수 있는 반도체 장치 및 그 테스트 방법을 실현할 수 있다.

Claims

테스트를 행하기 위한 테스트 모드를 갖는 반도체 장치에 있어서,

복수회 입력되는 더미 커맨드 신호에 기초하여 제1 신호를 생성하고, 어드레스 신호 및 상기 제1 신호에 기초하여 대응하는 테스트 모드로의 엔트리 또는 대응하는 테스트 모드로부터의 에그지트를 지시하는 제2 신호를 생성하는 회로를 갖춘 것을 특징으로 하는 반도체 장치.
제1항에 있어서, 상기 더미 커맨드 신호는 복수의 커맨드 신호의 소정의 조합에 의하여 구성되는 것을 특징으로 하는 반도체 장치.
제1항 또는 제2항에 있어서, 상기 회로는 더미 커맨드를 순차 저장하는 복수의 레지스터를 갖는 것을 특징으로 하는 반도체 장치.
반도체 장치의 동작 모드를 테스트 모드로 이행시켜 테스트를 행하는 반도체 장치의 테스트 방법에 있어서,

복수회 입력되는 더미 커맨드 신호에 기초하여 제1 신호를 출력하는 단계와,

어드레스 신호 및 상기 제1 신호에 기초하여 대응하는 테스트 모드로의 엔트리 또는 대응하는 테스트 모드로부터의 에그지트를 지시하는 제2 신호를 출력하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 테스트 방법.
제4항에 있어서, 상기 더미 커맨드 신호는 복수의 커맨드 신호의 소정의 조합에 의하여 구성되는 것을 특징으로 하는 반도체 장치의 테스트 방법.