KR100213216B1 - 동기식 반도체 메모리 장치(sdram)를 위한 병렬 비트 테스트(pbt) 제어 회로 및 그 제어 방법 - Google Patents

동기식 반도체 메모리 장치(sdram)를 위한 병렬 비트 테스트(pbt) 제어 회로 및 그 제어 방법 Download PDF

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Abstract

본 발명은 동기식 반도체 메모리 장치를 위한 병렬 비트 테스트 제어 회로 및 그 제어 방법에 관한 것으로, 칼럼 선택선의 동작을 제어하는 제어 신호를 입력으로하여 상기 제어 신호를 일정 시간 지연시키는 제1 지연회로와, 상기 제1 지연회로의 출력단에 입력단이 연결되며 정상 동작 모드일 때는 디세이블(disable)되고 병렬 비트 테스트 모드일 때는 인에이블(enable)되는 다른 제어 신호가 디세이블될 때만 상기 제1 지연회로의 출력 신호를 통과시키는 전송 게이트와, 상기 제1 지연회로의 출력단에 입력단이 연결되어 상기 제1 지연회로의 출력 신호를 일정 시간 지연시키는 제2 지연회로와, 상기 제2 지연회로의 출력단에 입력단이 연결되어 상기 다른 제어 신호가 인에이블될때만 상기 제2 지연회로의 출력 신호를 통과시키는 다른 전송 게이트 및 상기 전송 게이트와 다른 전송 게이트의 출력단에 입력단이 연결되어 상기 전송 게이트와 다른 전송 게이트를 통과하는 신호를 일정 시간 지연시켜서 출력하는 제3 지연회로를 구비함으로써 병렬 비트 테스트 모드를 이용할 때 메모리 셀 어레이로부터 입출력 버퍼로 데이터의 전송이 완전히 이루어지므로 동기식 반도체 메모리 장치에서 병렬 비트 테스트 모드를 이용하는데 아무런 문제가 발생하지 않는다.

Description

동기식 반도체 메모리 장치(SDRAM)를 위한 병렬 비트 테스트(PBT) 제어 회로 및 그 제어 방법
본 발명은 동기식 반도체 메모리 장치(SDRAM;Syncronous DRAM)를 위한 병렬 비트 테스트(PBT;Parallel Bit Test) 제어 회로 및 그 제어 방법에 관한 것으로서, 특히 정상 동작 모드와 병렬 비트 테스트 모드를 구분하는 동기식 반도체 메모리 장치를 위한 병렬 비트 테스트 제어 회로 및 그 제어 방법에 관한 것이다.
일반적으로 사용되고 있는 반도체 메모리 장치는 반도체 메모리 장치의 테스트 시간을 줄이기 위해 병렬 비트 테스트 방식을 사용하고 있다.
도 1은 반도체 메모리 장치의 일반적인 데이터 입출력 구성을 도시한 블록도이다. 도 1을 참조하면, 반도체 메모리 장치는 MxN(M과 N은 양의 정수)으로 구성된 메모리 셀 어레이(11)를 구비하고 있으며, 상기 메모리 셀 어레이(11)의 정보를 입출력하기 위한 입출력 회로(13), 입출력 경로를 선택해주기 위한 입출력 경로 제어 회로(21) 내의 입출력 멀티플렉서(multiplexer) 회로(15), 병렬 비트 테스트를 구현하기 위한 출력 비교기 회로(17) 및 데이터 입출력 정보를 칩 외부와 내부의 인터페이스를 위한 입출력 버퍼 및 패드(pad)(19)로 구성되어있다.
반도체 메모리 장치는 한 사이클 동작 구간 동안에 입출력할 수 있는 데이터의 수와 관련하여 x4, x8, x16 등 다양한 모드를 가질 수 있다. 하지만 테스트 시간을 감소시키기 위해 병렬 비트 테스트를 수행할 시에는 한 사이클 동작 구간 동안에 정상 동작시 억세스할 수 있는 비트의 수보다 많은 64개의 셀 정보를 처리하게 된다. 여기서 병렬 비트 테스트시 억세스 되는 비트 수는 달라질 수 있다. 병렬 비트 테스트시 억세스하는 비트 수의 용량에 의해 메모리 셀 어레이(11)에 정보를 억세스할 수 있는 최소한의 입출력 회로(13)의 수가 정해진다. 즉 64비트 병렬 비트 테스트를 위해서는 적어도 64개의 입출력 회로(13)를 구비하여야 한다.
도 1에 도시한 반도체 메모리 장치가 정상 동작 모드에서 16개의 정보를 동시에 억세스한다고 하면, 64개의 입출력 회로(13) 중에서 16개의 입출력 회로가 동작하면 된다. 다시 말하면, 각 데이터 입출력 경로 제어 회로(21)에 연결된 16개의 입출력 회로(13) 중에서 4개의 회로만 동작함을 의미한다.
상기 4개의 입출력 회로들(13)의 출력은 입출력 멀티플렉서 회로(15)에 입력되어 원하는 입출력 버퍼 및 패드(19)로 연결되게 되는 것이다. 그리고 도 1에 도시한 반도체 메모리 장치(10)가 정상 동작 모드에서 8개의 정보를 동시에 억세스한다고 하면, 64개의 입출력 회로(13) 중에서 8개의 회로만 동작함을 의미한다. 이 8개의 입출력 회로의 출력은 입출력 멀티플렉서 회로(15)에 각각 입력되어 원하는 입출력 버퍼 및 패드(19)로 연결되게 되는 것이다. 반도체 메모리 장치(10)가 정상적인 동작에서 4개의 정보를 동시에 억세스하는 경우에도 위와 동일한 방법으로 동작하게 된다. 지금까지 살펴본 바와 같이 억세스되는 비트 수에 따라 사용되어 지는 입출력 버퍼 및 패드(19)의 수가 달라지게 된다. x16에서는 16개의 입출력 버퍼 및 패드(19)가 모두 사용되지만, x8 또는 x4에서는 8개 또는 4개의 입출력 버퍼 및 패드(19)가 사용되어진다. 이는 곧 병렬 비트 테스트시 출력 비교기(17)의 단수를 결정짓는 요소로 작용하게 된다.
병렬 비트 테스트시 반도체 메모리 장치(10)의 동작에 관해 설명하기로 한다. 반도체 메모리 장치(10)가 병렬 비트 테스트 모드로 동작하게 되면 입출력 회로(13)로부터 64개의 데이터가 동시에 출력되게 된다. 이러한 64개의 데이터가 칩 외부와 연결되기 위해서는 64개의 입출력 버퍼 및 패드가 있어야 하지만 이러한 데이터를 입출력하기 위한 패드의 수는 제한되어있다. 다시 말하면, x4 모드에서는 4개의 패드에서, x8 모드에서는 8개의 패드에서, x16 모드에서는 16개의 패드만 선택적으로 동작하게 된다. 이것은 64개의 데이터를 내부에서 비교하기 위한 출력 비교기가 있어야함을 말해준다. x16 모드에서는 64개의 데이터를 1차 출력 비교기(23)를 이용하여 16개의 데이터를 출력하게 하고, x8 모드에서는 1차 출력 비교기(23)에서 만들어진 16개의 출력을 입력으로하여 2차 출력 비교기(25)를 이용하여 8개의 데이터를 출력하게 하며, x4 모드에서는 2차 출력 비교기(25)에서 만들어진 8개의 출력을 입력으로하여 3차 출력 비교기(27)에서 4개의 출력을 만들어 출력시켜야 한다.
도 2에 비교기 회로의 구성에 대한 구체적인 회로를 도시하였다. 각각의 출력 비교기들(23,25,27)은 입력이 같으면 논리 하이 레벨(logic high level)을 출력하며, 입력이 다를 경우 출력 비교기들(23,25,27)의 출력이 논리 로우 레벨(logic low level)이 출력되게 되도록 구성되어있다. 또한 모드에 따라 각 출력 비교기들(23,25,27)의 출력의 경로를 제어함으로써 원하는 입출력 버퍼 및 패드로 연결되어진다.
도 3은 종래의 동기식 반도체 메모리 장치를 위한 병렬 비트 테스트 제어 회로도이다. 도 3의 구조는 칼럼 선택선 허용 신호인 PCSLE(Pi Column Selection Line Enable) 신호를 입력으로하여 데이터 저장 허용 신호인 PDLE(Pi Data load Enable 또는 Pi Data Latch Enable)를 출력하는 두 개의 지연회로들(33,35)로 구성되어있다.
반도체 메모리 장치의 독출 동작시 PCSLE가 인에이블되면 메모리 셀 어레이(도1의 11))의 데이터는 일정한 시간이 경과한 후에 입출력 버퍼 및 패드(도 1의 19)에 도달하게 된다. 따라서 데이터가 입출력 버퍼 및 패드(도 1의 19)에 도달하는데 걸리는 시간을 감안하여 데이터 저장 인에이블 신호인 PDLE 신호도 PCSLE 신호가 인에이블된 후에 일정 시간 지연된 후에 발생되어야 한다. 이와 같이 PCSLE가 인에이블된 후 PDLE의 발생을 일정 시간을 지연시켜주는 회로가 상기 지연회로들(33,35)이다.
도 4는 정상 동작 모드와 병렬 비트 테스트 모드시 데이터 저장 상태를 보여주기 위해 도시한 신호들의 타이밍도이다.
도 4를 참조하여 도 3을 설명하기로 한다. 정상 동작 모드시 도 1의 메모리 셀 어레이(11)로부터 데이터를 독출하여 입출력 버퍼 및 패드(19)로 전송하기 위하여 PCSLE가 인에이블되면 도 1의 메모리 셀 어레이(11)의 특정 데이터는 입출력 버퍼 및 패드(19)로 전송된다. 이 상태에서 PDLE가 인에이블되고, PDLE가 인에이블되어있는 동안에 상기 특정 데이터는 입출력 버퍼의 입력단에 있는 임의의 저장 수단에 의해 1차적으로 저장되어 패드(19)를 통하여 외부로 출력된다. 그런데 병렬 비트 테스트 모드에서는 도 1의 메모리 셀 어레이(11)로부터 전송되는 특정 데이터가 도 1의 출력 비교기(17)를 통과하여 입출력 버퍼 및 패드(19)로 전송되기 때문에 정상 동작 모드의 데이터보다 t2만큼 시간이 지연된다. 따라서 상기 특정 데이터가 입출력 버퍼 및 패드(19)에 입력되는 시구간이 t1만큼 단축됨에 따라 데이터가 정상적으로 전달되지 못할 수가 있다.
상술한 바와 같이 종래 기술에 따르면, 병렬 비트 테스트 모드를 이용하여 데이터를 독출시 데이터가 정상적으로 입출력 버퍼 및 패드로 전송되지않는 경우가 발생하여 데이터의 에러를 발생시킨다.
따라서 본 발명이 이루고자 하는 기술적 과제는 병렬 비트 테스트 모드를 이용할 때 데이터의 전송이 완전히 이루어지게 하는 동기식 반도체 메모리 장치를 위한 병렬 비트 테스트 제어 회로를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 병렬 비트 테스트 모드를 이용할 때 데이터의 전송이 완전히 이루어지게 하는 동기식 반도체 메모리 장치를 위한 병렬 비트 테스트 제어 방법을 제공하는데 있다.
도 1은 반도체 메모리 장치의 일반적인 데이터 입출력 구성을 도시한 블록도.
도 2는 상기 도 1에 도시한 출력 비교기의 논리 회로도.
도 3은 종래의 동기식 반도체 메모리 장치를 위한 병렬 비트 테스트 제어 회로도.
도 4는 정상 동작 모드와 병렬 비트 테스트 모드시 동작하는 신호들의 타이밍도.
도 5는 본 발명에 따른 동기식 반도체 메모리 장치를 위한 병렬 비트 테스트 제어 회로도.
도 6은 상기 도 4에 도시된 지연회로들의 구체 회로도.
도 7은 본 발명에 따른 동기식 반도체 메모리 장치를 위한 병렬 비트 테스트 제어 신호들의 타이밍도.
상기 과제를 이루기 위하여 본 발명은, 칼럼 선택선의 동작을 제어하는 제어 신호를 입력으로하여 상기 제어 신호를 일정 시간 지연시키는 제1 지연회로와, 상기 제1 지연회로의 출력단에 입력단이 연결되며 정상 동작 모드일 때는 디세이블되고 병렬 비트 테스트 모드일 때는 인에이블되는 다른 제어 신호가 디세이블될 때만 상기 제1 지연회로의 출력 신호를 통과시키는 전송 게이트와, 상기 제1 지연회로의 출력단에 입력단이 연결되어 상기 제1 지연회로의 출력 신호를 일정 시간 지연시키는 제2 지연회로와, 상기 제2 지연회로의 출력단에 입력단이 연결되어 상기 다른 제어 신호가 인에이블될때만 상기 제2 지연회로의 출력 신호를 통과시키는 다른 전송 게이트 및 상기 전송 게이트와 다른 전송 게이트의 출력단에 입력단이 연결되어 상기 전송 게이트와 다른 전송 게이트를 통과하는 신호를 일정 시간 지연시켜서 출력하는 제3 지연회로를 구비하는 동기식 반도체 메모리 장치를 위한 병렬 비트 테스트 제어 회로를 제공한다.
상기 과제를 이루기 위하여 본 발명은 또한, 칼럼 선택선 인에이블 신호를 입력으로하는 제1 지연회로와, 상기 제1 지연회로의 출력단에 입력단이 연결된 전송 게이트와, 상기 제1 지연회로의 출력단에 입력단이 연결된 제2 지연회로와, 상기 제2 지연회로의 출력단에 입력단이 연결되고 상기 전송 게이트의 상보 게이트에 게이트가 연결되며 상기 전송 게이트의 게이트에 상보 게이트가 연결된 다른 전송 게이트와, 병렬 비트 테스트 인에이블 신호와 상기 다른 전송 게이트의 게이트에 입력단이 연결되고 출력단은 상기 다른 전송 게이트의 상보 게이트에 연결된 다른 인버터 및 상기 전송 게이트와 다른 전송 게이트의 출력단에 입력단이 연결되고 출력단으로 데이터 저장 인에이블 신호가 출력되는 제3 지연회로를 구비하는 동기식 반도체 메모리 장치를 위한 병렬 비트 테스트 제어 회로를 제공한다.
바람직하기는, 상기 제1 지연회로와, 제2 지연회로 및 제3 지연회로는 제1 인버터와, 상기 제1 인버터의 제어단에 일단이 연결되고 타단은 접지된 저항과, 상기 제1 인버터의 출력단에 입력단이 연결된 제2 인버터와, 상기 제2 인버터의 제어단에 일단이 연결되고 타단은 전원에 연결된 다른 저항으로 구성한다.
상기 다른 과제를 이루기 위하여 본 발명은, 메모리 셀 어레이의 데이터를 입출력 버퍼로 전송하기 위하여 칼럼 선택선 인에이블 신호를 인에이블하는 단계, 및 정상 동작 모드에서는 병렬 비트 테스트 인에이블 신호를 디세이블하고 병렬 비트 테스트 모드에서는 상기 정상 동작 모드보다 지연된 데이터 저장 인에이블 신호를 출력하기 위하여 병렬 비트 테스트 모드를 인에이블하는 단계를 포함하는 동기식 반도체 메모리 장치를 위한 병렬 비트 테스트 제어 방법을 제공한다.
상기 본 발명에 의하여 병렬 비트 테스트 모드를 이용할 때 데이터의 전송이 완전히 이루어진다.
이하, 실시예를 통하여 본 발명을 상세히 설명하기로 한다.
도 5는 본 발명에 따른 동기식 반도체 메모리 장치를 위한 병렬 비트 테스트 제어 회로도이다. 도 5에 도시된 회로의 구조는 칼럼 선택선 인에이블 신호인 PCSLE를 입력으로하는 제1 지연회로(53)와, 상기 제1 지연회로(53)의 출력단에 입력단이 연결된 제1 전송 게이트(57)와, 상기 제1 지연회로(53)의 출력단에 입력단이 연결된 제2 지연회로(55)와, 상기 제2 지연회로(55)의 출력단에 입력단이 연결되고 상기 제1 전송 게이트(57)의 상보 게이트에 게이트가 연결되며 상기 제1 전송 게이트(57)의 게이트에 상보 게이트가 연결된 제2 전송 게이트(59)와, 병렬 비트 테스트 인에이블 신호인 PBTE와 상기 제2 전송 게이트(59)의 게이트에 입력단이 연결되고 출력단은 상기 제2 전송 게이트(59)의 상보 게이트에 연결된 다른 인버터(61) 및 상기 제1 전송 게이트(57)와 제2 전송 게이트(59)의 출력단에 입력단이 연결되고 출력단으로 데이터 저장 인에이블 신호인 PDLE가 출력되는 제3 지연회로(63)로 구성되어있다. 상기 제1 지연회로(53), 제2 지연회로(55) 및 제3 지연회로(63)는 동일한 회로 구성으로 되어있다.
도 6은 상기 도 5에 도시된 지연회로들의 구체 회로도이다. 구체적으로, 제1 인버터(71)와, 상기 제1 인버터(71)의 제어단에 일단이 연결되고 타단은 접지된 저항(73)과, 상기 제1 인버터(71)의 출력단에 입력단이 연결된 제2 인버터(75)와, 상기 제2 인버터(75)의 제어단에 일단이 연결되고 타단은 전원인 Vdd에 연결된 다른 저항(77)으로 구성한다.
도 7은 본 발명에 따른 동기식 반도체 메모리 장치를 위한 병렬 비트 테스트 제어 신호들의 타이밍도이다.
도 1과 도 7을 참조하여 도 5에 도시된 회로의 동작을 설명하기로 한다. PCSLE가 인에이블되면 도 1의 메모리 셀 어레이(19)의 특정 데이터는 정상 동작 모드일 경우는 입출력 회로(13)와 입출력 멀티플렉서(15)를 통하여 입출력 버퍼 및 패드(19)로 전송되고 병렬 비트 테스트 모드일 경우는 입출력 회로(13)에서 출력 비교기(17)를 통하여 입출력 버퍼 및 패드(19)로 출력된다. 때문에 병렬 비트 테스트 모드시 입출력 버퍼 및 패드(19)에 도달하는 특정 데이터 신호는 정상 동작 모드시 입출력 버퍼 및 패드(19)에 도달하는 특정 데이터보다 t3만큼 늦는다.
정상 동작 모드일 경우, PCSLE는 제1 지연회로(53)에서 일정 시간 지연된 다음 제1 전송 게이트(57)에 입력된다. 이 때 PBTE가 디세이블되어 제1 전송 게이트(57)를 동작시켜서 상기 PCSLE는 제1 전송 게이트(57)를 통과하여 제3 지연회로(63)에 입력된다. 제3 지연회로(63)에 의해 일정 시간 지연된 다음 PDLE를 인에이블시킨다. PDLE가 인에이블되어있는 동안 상기 특정 데이터는 입출력 버퍼의 임의의 데이터 저장 수단에 데이터를 전송하게 된다.
병렬 비트 테스트 모드일 경우, PBTE는 인에이블된다. 그러면 제1 지연회로(53)의 출력 신호는 제2 지연회로(55)에 입력되어 일정 시간 지연된 다음 제2 전송 게이트(59)에 입력된다. 이 때 상기 제1 지연회로(53)의 출력 신호는 제1 전송 게이트(57)에도 입력되지만 제1 전송 게이트(57)가 동작하지 않기 때문에 제1 전송 게이트(57)를 통과하지 못한다. PBTE가 인에이블됨으로 인하여 제2 전송 게이트(59)는 동작 상태가 되어 상기 제2 지연회로(55)의 출력을 통과시켜서 제3 지연회로(63)에 입력시킨다. 그로 인하여 PDLE는 정상 동작 모드보다 t3만큼 지연되어 인에이블된다. 따라서 병렬 비트 테스트에서의 특정 데이터가 정상 동작 모드에 비해 t3만큼 지연되어 입출력 버퍼 및 패드(19)에 도달하는 것과 마찬가지로 PDLE도 t3만큼 지연되므로 특정 데이터는 손실 없이 모두 입출력 버퍼 및 패드(19)를 통과하여 외부로 전달된다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
상술한 바와 같이 본 발명에 따르면, 병렬 비트 테스트 모드를 이용할 때 메모리 셀 어레이로부터 입출력 버퍼로 데이터의 전송이 완전히 이루어지므로 동기식 반도체 메모리 장치에서 병렬 비트 테스트 모드를 이용하는데 아무런 문제가 발생하지 않는다.

Claims (4)

  1. 칼럼 선택선의 동작을 제어하는 제어 신호를 입력으로하여 상기 제어 신호를 일정 시간 지연시키는 제1 지연회로;
    상기 제1 지연회로의 출력단에 입력단이 연결되며 정상 동작 모드일 때는 디세이블되고 병렬 비트 테스트 모드일 때는 인에이블되는 다른 제어 신호가 디세이블될 때만 상기 제1 지연회로의 출력 신호를 통과시키는 전송 게이트;
    상기 제1 지연회로의 출력단에 입력단이 연결되어 상기 제1 지연회로의 출력 신호를 일정 시간 지연시키는 제2 지연회로;
    상기 제2 지연회로의 출력단에 입력단이 연결되어 상기 다른 제어 신호가 인에이블될때만 상기 제2 지연회로의 출력 신호를 통과시키는 다른 전송 게이트; 및
    상기 전송 게이트와 다른 전송 게이트의 출력단에 입력단이 연결되어 상기 전송 게이트와 다른 전송 게이트를 통과하는 신호를 일정 시간 지연시켜서 출력하는 제3 지연회로를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치를 위한 병렬 비트 테스트 제어 회로.
  2. 칼럼 선택선 인에이블 신호를 입력으로하는 제1 지연회로;
    상기 제1 지연회로의 출력단에 입력단이 연결된 전송 게이트;
    상기 제1 지연회로의 출력단에 입력단이 연결된 제2 지연회로;
    상기 제2 지연회로의 출력단에 입력단이 연결되고 상기 전송 게이트의 상보 게이트에 게이트가 연결되며 상기 전송 게이트의 게이트에 상보 게이트가 연결된 다른 전송 게이트;
    병렬 비트 테스트 인에이블 신호와 상기 다른 전송 게이트의 게이트에 입력단이 연결되고 출력단은 상기 다른 전송 게이트의 상보 게이트에 연결된 다른 인버터; 및
    상기 전송 게이트와 다른 전송 게이트의 출력단에 입력단이 연결되고 출력단으로 데이터 저장 인에이블 신호가 출력되는 제3 지연회로를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치를 위한 병렬 비트 테스트 제어 회로.
  3. 제2항에 있어서, 상기 제1 지연회로와, 제2 지연회로 및 제3 지연회로는 제1 인버터와, 상기 제1 인버터의 제어단에 일단이 연결되고 타단은 접지된 저항과, 상기 제1 인버터의 출력단에 입력단이 연결된 제2 인버터와, 상기 제2 인버터의 제어단에 일단이 연결되고 타단은 전원에 연결된 다른 저항으로 구성하는 것을 특징으로 하는 동기식 반도체 메모리 장치를 위한 병렬 비트 테스트 제어 회로.
  4. 메모리 셀 어레이의 데이터를 입출력 버퍼로 전송하기 위하여 칼럼 선택선 인에이블 신호를 인에이블하는 단계; 및
    정상 동작 모드에서는 병렬 비트 테스트 인에이블 신호를 디세이블하고 병렬 비트 테스트 모드에서는 상기 정상 동작 모드보다 지연된 데이터 저장 인에이블 신호를 출력하기 위하여 병렬 비트 테스트 모드를 인에이블하는 단계를 포함하는 것을 특징으로 하는 동기식 반도체 메모리 장치를 위한 병렬 비트 테스트 제어 방법.
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KR100379532B1 (ko) * 2001-04-18 2003-04-10 주식회사 하이닉스반도체 칼럼 제어 회로

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