KR100265760B1 - 직접엑세스모드테스트제어회로를구비하는고속반도체메모리장치및테스트방법 - Google Patents

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Abstract

직접엑세스 모드 테스트시, 별도의 클락신호없이 칼럼어드레스 스트로브 신호만을 이용하여 메모리 코아로부터의 데이터 독출이 가능한 고속 반도체 메모리장치가 개시된다. 상기 반도체 메모리장치는, 메모리셀 어레이와 주변회로를 포함하는 메모리 코아, 및 테스트 동작시, 외부에서 인가되는 칼럼어드레스 스트로브 신호의 연속적인 구동에 의하여 상기 메모리 코아로부터의 데이터 독출을 가능하게 하는 제어부를 구비하는 것을 특징으로 한다. 따라서 상기 반도체 메모리장치에서는 상기 클락신호를 인가하기 위한 별도의 클락핀이 필요없으므로, 동시에 테스트할 수 있는 반도체 메모리장치의 수가 증가되는 장점이 있다.

Description

직접엑세스 모드 테스트 제어회로를 구비하는 고속 반도체 메모리장치 및 테스트 방법{High speed semiconductor memory device having direct access mode test control circuit and test method thereof}
본 발명은 고속 반도체 메모리장치에 관한 것으로, 특히 직접엑세스 모드 테스트 제어회로를 구비하는 고속 반도체 메모리장치 및 이의 테스트 방법에 관한 것이다.
고속 반도체 메모리장치는 종래의 디램과 다른 구조를 가지며, 도 1에서와 같이 종래의 디램과 동일한 메모리 코아(105)와, 입출력부(101)과, 인터페이스 로직(103)으로 구성된다. 상기 입출력부(101)은 외부핀들(P1 내지 Pn)에 인가되는 명령 및 데이터를 받아들이거나 또는 상기 외부핀들(P1 내지 Pn)으로 내부 데이터를 출력한다. 상기 인터페이스 로직(101)은 상기 입출력부(101)로부터 들어오는 명령을 받아 디코드(Decode)하여 상기 메모리 코아(105)를 제어하는 제어신호들(C1 내지 Cn)을 발생하고 또한 상기 입출력부(101)로부터 들어오는 데이터를 상기 메모리 코아(105)의 데이터라인(RWD＜7:0＞)으로 전달한다.
상기와 같은 구조를 갖는 고속 반도체 메모리장치의 메모리 코아의 메모리셀들을 테스트하기 위해서는 직접엑세스 모드(Direct Access Mode) 테스트 방법이 사용된다. 상기 직접엑세스 모드 테스트 방법은, 테스트 장비를 이용하여 상기 인터페이스 로직(103)을 바이패스시키고 상기 외부핀들(P1 내지 Pn)을 메모리 코아의 제어신호들(C1 내지 Cn)과 직접 연결함으로써 상기 메모리 코아(105)의 메모리셀들을 테스트하는 것이다. 상기 직접엑세스 모드 테스트 방법을 이용하여 메모리셀들을 테스트하고자 할 때는, 먼저 모든 메모리셀들에 데이터를 기입한 후 독출동작을 수행한다. 이때 상기 메모리셀들에 기입된 데이터와 독출된 데이터를 비교함으로써 상기 메모리셀들에 대한 양호(Pass) 및 불량(Fail)을 판단하게 된다.
도 2는 종래기술에 따른 직접엑세스 모드 테스트 제어회로를 구비하는 고속 반도체 메모리장치의 개략적인 블락도이고, 도 3은 도 2에 도시된 고속 반도체 메모리장치를 직접엑세스 모드 테스트 방법으로 테스트할 때 독출싸이클의 타이밍도이다.
도 2를 참조하면, 상기 종래의 고속 반도체 메모리장치는 메모리 코아(201)과, 제어부(203), 및 데이터 출력부(205)를 구비하고 있으며, 여기에서는 독출동작과 관련된 블락들만이 도시되어 있다.
도 3에 도시된 타이밍도를 참조하여, 직접엑세스 모드 테스트시 도 2에 도시된 고속 반도체 메모리장치의 독출동작을 살펴보면 다음과 같다. 소정의 외부핀에 인가되는 로우어드레스 스트로브 신호(TestRASB)가 논리"로우"로 하강할 때, 어드레스 핀들에 인가되는 테스트 어드레스(TestADDR＜11:0＞), 즉 로우어드레스(RADDR)에 의해 상기 메모리 코아(201)의 해당 워드라인(도시되지 않았음)이 인에이블된다. 또한 다른 소정의 외부핀에 인가되는 칼럼어드레스 스트로브 신호(TestCASB)가 논리"로우"로 하강할 때 상기 어드레스 핀들에 인가되는 테스트 어드레스(TestADDR＜11:0＞), 즉 칼럼어드레스(CADDR)에 의해, 상기 메모리코아(201)의 해당 칼럼선택라인(CSL)이 논리"하이"로 인에이블된다. 이때 기입동작 및 독출동작을 결정하는 제어신호(TestWRITE)가 논리"로우"가 된 상태이므로 독출동작이 수행되게 되며, 이에 따라 데이터라인(RWD＜7:0＞)에 상기 메모리 코아(201)로부터 독출된 데이터가 전달된다.
상기 데이터라인(RWD＜7:0＞)에 전달된 데이터는, 소정의 클락핀에 인가되는 클락신호(TestCLK)의 첫 번째 및 두 번째 하강에지에 의해 발생되는 제어신호(TestReadLoad)에 응답하여 상기 데이터 출력부(205)에 저장된다. 상기 데이터 출력부(205)에 저장된 데이터는, 연속되는 상기 클락신호(TestCLK)의 하강에지 및 상승에지에서 입출력핀(DQ＜7:0＞)을 통해 연속적으로 출력된다.
상술하였듯이 상기 종래기술에 따른 직접엑세스 모드 테스트 제어회로를 구비하는 고속 반도체 메모리장치에서는, 직접엑세스 테스트 모드의 독출동작시 상기 데이터 출력부(205)를 제어하기 위해 상기 클락신호(TestCLK)를 인가하기 위한 별도의 클락핀이 필요하다. 그런데 직접엑세스 모드 테스트시 사용되는 핀수는 동시에 테스트할 수 있는 반도체 메모리장치의 수와 상관관계가 있다. 즉 사용되는 핀수가 많으면 동시에 테스트할 수 있는 반도체 메모리장치의 수가 감소되어 테스트시간이 증가하게 된다. 따라서 동시에 테스트할 수 있는 반도체 메모리장치의 수를 증가시키기 위해서는 사용되는 핀수를 감소시키는 것이 필요하다.
따라서 본 발명의 목적은, 직접엑세스 테스트 모드의 독출동작시 사용되는 클락핀이 제거됨으로써 테스트 효율이 향상되는 고속 반도체 메모리장치를 제공하는 데 있다.
도 1은 고속 반도체 메모리장치의 구조
도 2는 종래의 직접엑세스 모드 테스트 제어회로를 구비하는 고속 반도체 메모리장치의 개략적인 블락도
도 3은 도 2에 도시된 고속 반도체 메모리장치를 직접엑세스 모드 테스트 방법으로 테스트할 때 독출싸이클의 타이밍도
도 4는 본 발명의 실시예에 따른 직접엑세스 모드 테스트 제어회로를 구비하는 고속 반도체 메모리장치의 개략적인 블락도
도 5는 도 4에 도시된 제어부의 상세 회로도이다.
도 6은 도 4에 도시된 데이터 출력부의 상세 회로도
도 7은 도 4에 도시된 고속 반도체 메모리장치를 직접엑세스 모드 테스트 방법으로 테스트할 때 독출싸이클의 타이밍도
상기 목적을 달성하기 위한 본 발명에 따른 반도체 메모리장치는, 메모리셀 어레이와 주변회로를 포함하는 메모리 코아, 및 테스트 동작시, 외부에서 인가되는 칼럼어드레스 스트로브 신호의 연속적인 구동에 의하여 상기 메모리 코아로부터의 데이터 독출을 가능하게 하는 제어부를 구비하는 것을 특징으로 한다.
상기 제어부는, 제1제어신호 발생부, 제2제어신호 발생부, 제3제어신호 발생부, 및 인에이블 신호 발생부를 구비한다. 상기 제1제어신호 발생부는, 외부에서 상기 메모리 코아로 입력되는 테스트 어드레스를 래치하기 위해 상기 칼럼어드레스 스트로브 신호의 첫 번째 구동에서 엑티브되는 제1제어신호를 발생한다. 상기 제2제어신호 발생부는, 상기 메모리 코아의 칼럼선택라인을 인에이블시키기 위해 상기 칼럼어드레스 스트로브 신호의 두 번째 구동에서 엑티브되는 제2제어신호를 발생한다. 상기 제3제어신호 발생부는, 상기 메모리 코아의 데이터라인에 전달된 데이터를 데이터 출력부에 래치시키기 위해 상기 칼럼어드레스 스트로브 신호의 세 번째 구동에서 엑티브되는 제3제어신호를 발생한다. 상기 인에이블 신호 발생부는, 상기 제1 및 제2제어신호 발생부를 인에블시키기 위해 제1 및 제2인에이블 신호를 발생한다.
상기 데이터 출력부는, 제1래치부와, 제2래치부와, 제1쉬프트 레지스터부와, 제2쉬프트 레지스터부, 및 멀티플렉서를 구비한다. 상기 제1래치부는, 상기 제3제어신호에 응답하여 상기 메모리 코아의 데이터라인에 전달된 데이터중 홀수 비트를 래치시킨다. 상기 제2래치부는, 상기 제3제어신호에 응답하여 상기 메모리 코아의 데이터라인에 전달된 데이터중 짝수 비트를 래치시킨다. 상기 제1쉬프트 레지스터부는, 로드신호에 응답하여 상기 제1래치부에 래치된 홀수 비트의 데이터를 받아들이고 상기 칼럼어드레스 스트로브 신호의 각 하강에지에서 상기 홀수 비트의 데이터를 하위 비트 방향으로 순차적으로 쉬프트시켜 각 상승에지에서 순차적으로 한 비트씩 출력한다. 상기 제2쉬프트 레지스터부는, 상기 로드신호에 응답하여 상기 제2래치부에 래치된 짝수 비트의 데이터를 받아들이고 상기 칼럼어드레스 스트로브 신호의 각 하강에지에서 상기 짝수 비트의 데이터를 하위 비트 방향으로 순차적으로 쉬프트시켜 한 비트씩 출력한다. 상기 멀티플렉서는, 상기 칼럼어드레스 스트로브 신호의 각 하강에지에서 상기 제1쉬프트 레지스터의 출력을 순차적으로 입출력핀을 통해 출력하고 각 상승에지에서 상기 제2쉬프트 레지스터의 출력을 순차적으로 상기 입출력핀을 통해 출력한다.
즉 상기 데이터 출력부는, 상기 제3제어신호에 응답하여 상기 메모리 코아의 데이터라인에 전달된 데이터를 래치시키고, 상기 칼럼어드레스 스트로브 신호의 네 번째 구동에서부터 순차적으로 동기되어 상기 래치된 데이터의 최하위 비트(LSB)부터 순차적으로 입출력핀을 통해 출력한다. 특히 상기 래치된 데이터는 상기 칼럼어드레스 스트로브 신호의 상승에지 및 하강에지에서 연속적으로 상기 입출력핀을 통해 출력된다.
이하 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 4는 본 발명의 실시예에 따른 직접엑세스 모드 테스트 제어회로를 구비하는 고속 반도체 메모리장치의 개략적인 블락도이다. 여기에서는 독출동작과 관련된 블락들만이 도시되어 있다.
도 4를 참조하면, 상기 반도체 메모리장치는, 메모리 코아(401)과, 제어부(403), 및 데이터 출력부(405)를 구비한다.
상기 제어부(403)은, 직접엑세스 모드 테스트 동작시, 외부에서 소정의 핀들에 각각 인가되는 로우어드레스 스트로브 신호(TestRASB), 칼럼어드레스 스트로브 신호(TestCASB), 및 기입 제어신호(TestWRITE)에 응답하여 제1 내지 제3제어신호(COLLAT, COLCYC, TestReadLoad)를 발생한다. 상기 메모리 코아(401)은 메모리셀 어레이와 주변회로를 포함하여 구성되며, 상기 제1 및 제2제어신호(COLLAT, COLCYC)와 외부에서 어드레스 핀들에 인가되는 테스트 어드레스(TestADDR＜11:0＞)에 응답하여 데이터라인(RWD＜7:0＞)으로 데이터를 출력한다. 상기 데이터 출력부(405)는, 상기 제3제어신호(TestReadLoad)와 상기 칼럼어드레스 스트로브 신호(TestCASB)에 응답하여 상기 데이터라인(RWD＜7:0＞)에 전달된 데이터를 받아 입출력핀(DQ)를 통해 외부로 출력한다.
상술한 본 발명에 따른 반도체 메모리장치에서는, 직접엑세스 모드 테스트 동작시, 상기 제어부(403)이 상기 칼럼어드레스 스트로브 신호(TestCASB)의 연속적인 구동에 의하여 상기 메모리 코아(401)로부터의 데이터 독출을 가능하게 한다. 따라서 상기 데이터 출력부(405)를 제어하기 위한 별도의 클락신호가 필요없으며, 이에 따라 상기 클락신호를 인가하기 위한 별도의 클락핀이 필요없다. 상세한 동작설명은 도 7의 타이밍도를 참조하여 하겠다.
도 5는 도 4에 도시된 제어부의 상세 회로도이다.
도 5를 참조하면, 상기 제어부는, 제1제어신호 발생부(601)과, 제2제어신호 발생부(603)과, 제3제어신호 발생부(605), 및 인에이블 신호 발생부(607)을 구비한다.
상기 제1제어신호 발생부(601)은, 도 4에 도시된 메모리 코아(401)로 입력되는 테스트 어드레스(TestADDR＜11:0＞)를 래치하기 위해 상기 칼럼어드레스 스트로브 신호(TestCASB)의 첫 번째 구동에서 엑티브되는 제1제어신호(COLLAT)를 발생한다. 상기 제2제어신호 발생부(603)은, 상기 메모리 코아(401)의 칼럼선택라인(CSL)(도시되지 않았음)을 인에이블시키기 위해 상기 칼럼어드레스 스트로브 신호(TestCASB)의 두 번째 구동에서 엑티브되는 제2제어신호(COLCYC)를 발생한다. 상기 제3제어신호 발생부(605)는, 상기 메모리 코아(401)의 데이터라인(RWD＜7:0＞)에 전달된 데이터를 도 4에 도시된 데이터 출력부(405)에 래치시키기 위해 상기 칼럼어드레스 스트로브 신호(TestCASB)의 세 번째 구동에서 엑티브되는 제3제어신호(TestReadLoad)를 발생한다. 상기 인에이블 신호 발생부(607)은, 상기 제1 및 제2제어신호 발생부(601,603)을 인에블시키기 위해 제1 및 제2인에이블 신호(COLLAT-EN, TS)를 발생한다.
상기 제1제어신호 발생부(601)은, 상기 로우어드레스 스트로브 신호(TestRASB)를 반전시키는 제1인버터(601a)와, 상기 칼럼어드레스 스트로브 신호(TestCASB)를 반전시키는 제2인버터(601b)와, 상기 제1 및 제2인버터(601a,601b)의 출력신호들과 상기 제1인에이블 신호(COLLAT-EN)을 입력으로 하는 낸드게이트(601c), 및 상기 낸드게이트(601c)의 출력신호를 반전시켜 상기 제1제어신호(COLLAT)를 발생하는 제3인버터(601d)를 포함하여 구성된다.
상기 제2제어신호 발생부(603)은, 상기 제1인버터(601a)의 출력신호인 상기 로우어드레스 스트로브 신호(TestRASB)의 반전신호 및 및 상기 칼럼어드레스 스트로브 신호(TestCASB)를 입력으로 하는 낸드게이트(603a)와, 상기 제2인에이블 신호(TS)를 반전시키는 인버터(603b), 및 상기 낸드게이트(603a)의 출력신호 및 상기 인버터(603b)의 출력신호를 입력으로 하여 상기 제2제어신호(COLCYC)를 발생하는 노아게이트(604c)를 포함하여 구성된다.
상기 제3제어신호 발생부(605)는, 상기 로우어드레스 스트로브 신호(TestRASB)의 반전신호에 의해 리셋되고 상기 칼럼어드레스 스트로브 신호(TestCASB)에 응답하여 상기 제2제어신호(COLCYC)를 지연시키는 플립플럽(605a)와, 상기 기입 제어신호(TestWRITE)를 반전시키는 인버터(605b)와, 상기 인버터(605b)의 출력신호 및 상기 플립플럽(605a)의 출력신호를 입력으로 하는 낸드게이트(605c), 및 상기 낸드게이트(605c)의 출력신호를 반전시켜 상기 제3제어신호(TestReadLoad)를 발생하는 인버터(605d)를 포함하여 구성된다.
상기 인에이블 신호 발생부(607)은, 리셋신호 발생부(607a)와, 클락신호 발생부(607b)와, 플립플럽(607c)와, 6비트 쉬프트 레지스터(607d)와, 래치(607e)와, 인버터(607f), 및 낸드게이트(607g)를 포함하여 구성된다. 상기 리셋신호 발생부(607a)는, 상기 로우어드레스 스트로브 신호(TestRASB)의 반전신호 및 상기 칼럼어드레스 스트로브 신호(TestCASB)를 입력으로 하여 리셋신호(RS)를 발생한다. 상기 클락신호 발생부(607b)는, 상기 칼럼어드레스 스트로브 신호(TestCASB) 및 외부에서 소정의 핀을 통해 인가되는 직접엑세스 테스트 제어신호(DAMODE)를 입력으로 하여 클락신호(CK)를 발생한다. 상기 플립플럽(607c)는, 상기 리셋신호(RS)에 의해 리셋되고 상기 클락신호(CK)에 응답하여 논리"하이"데이터를 입력으로 받아들인다. 상기 6비트 쉬프트 레지스터(607d)는, 상기 리셋신호(RS)에 의해 리셋되고 상기 클락신호(CK)에 응답하여 입력신호를 한클락씩 쉬프트시킨다. 상기 낸드게이트(607g)는, 상기 6비트 쉬프트 레지스터(607d)의 출력신호가 상기 인버터(607f)에서 반전된 신호 및 상기 플립플럽(607c)의 출력신호를 입력으로 하여 상기 6비트 쉬프트 레지스터(607d)의 입력신호, 즉 상기 제1인에이블 신호(COLLAT-EN)을 발생한다. 상기 래치(607e)는, 상기 리셋신호(RS)에 의해 리셋되고 상기 클락신호(CK)에 응답하여 상기 제1인에이블 신호(COLLAT-EN)을 받아 상기 제2인에이블 신호(TS)를 발생한다.
상기 리셋신호 발생부(607a)는, 상기 로우어드레스 스트로브 신호(TestRASB)의 반전신호를 하나의 입력으로 하는 노아게이트(a1)과, 상기 노아게이트(a1)의 출력신호 및 상기 칼럼어드레스 스트로브 신호(TestCASB)를 입력으로 하고 출력신호가 상기 노아게이트(a1)의 다른 입력으로 사용되는 노아게이트(a2)와, 상기 로우어드레스 스트로브 신호(TestRASB)의 반전신호를 다시 반전시키는 인버터(a3)와, 상기 인버터(a3)의 출력신호 및 상기 노아게이트(a2)의 출력신호를 입력으로 하여 상기 리셋신호(RS)를 발생하는 낸드게이트(a4)를 포함하여 구성된다.
상기 클락신호 발생부(607b)는, 상기 칼럼어드레스 스트로브 신호(TestCASB)를 반전시키는 인버터(b1)과, 상기 직접엑세스 테스트 제어신호(DAMODE)를 반전시키는 인버터(b2)와, 상기 인버터(b1,b2)의 출력신호들을 입력으로 하는 낸드게이트(b3)와, 상기 낸드게이트(b3)의 출력신호를 반전시켜 상기 클락신호(CK)를 발생하는 인버터(b4)를 포함하여 구성된다.
도 6은 도 4에 도시된 데이터 출력부의 상세 회로도이다.
도 6을 참조하면, 상기 데이터 출력부는, 제1래치부(701)과, 제2래치부(703)과, 제1쉬프트 레지스터부(705)와, 제2쉬프트 레지스터부(707), 및 멀티플렉서(709)를 구비한다.
상기 제1래치부(701)은, 상기 제3제어신호(TestReadLoad)에 응답하여 상기 메모리 코아(401)의 데이터라인(RWD＜7:0＞)에 전달된 데이터중 홀수 비트(RWD＜0,2,4,6＞)를 래치시킨다. 상기 제2래치부(703)은, 상기 제3제어신호(TestReadLoad)에 응답하여 상기 메모리 코아(401)의 데이터라인(RWD＜7:0＞)에 전달된 데이터중 짝수 비트(RWD＜1,3,5,7＞)을 래치시킨다. 상기 제1쉬프트 레지스터부(705)는, 로드신호(load)에 응답하여 상기 제1래치부(701)에 래치된 홀수 비트의 데이터를 받아들이고 상기 칼럼어드레스 스트로브 신호(TestCASB)의 각 하강에지에서 상기 홀수 비트의 데이터를 하위 비트 방향으로 순차적으로 쉬프트시켜 각 상승에지에서 순차적으로 한 비트씩 출력한다. 상기 제2쉬프트 레지스터부(707)은, 상기 로드신호(load)에 응답하여 상기 제2래치부(703)에 래치된 짝수 비트의 데이터를 받아들이고 상기 칼럼어드레스 스트로브 신호(TestCASB)의 각 하강에지에서 상기 짝수 비트의 데이터를 하위 비트 방향으로 순차적으로 쉬프트시켜 한 비트씩 출력한다. 상기 멀티플렉서(709)는, 상기 칼럼어드레스 스트로브 신호(TestCASB)의 각 하강에지에서는 상기 제1쉬프트 레지스터부(705)의 출력을 순차적으로 입출력핀(DQ)를 통해 출력하고 각 상승에지에서는 상기 제2쉬프트 레지스터부(707)의 출력을 순차적으로 상기 입출력핀(DQ)를 통해 출력한다.
상기 제1래치부(701)은 4개의 래치들(701a 내지 701d)를 포함하여 구성되고, 상기 제1쉬프트 레지스터부(705)는 1개의 래치(705a), 3개의 플립플럽들(705b 내지 705d), 및 4개의 멀티플렉서들(705e 내지 705h)를 포함하여 구성된다. 또한 상기 제2래치부(703)은 4개의 래치들(703a 내지 703d)를 포함하여 구성되고, 상기 제2쉬프트 레지스터부(707)은 4개의 플립플럽들(707a 내지 707d)와 4개의 멀티플렉서들(707e 내지 707h)를 포함하여 구성된다.
도 7은 도 4에 도시된 고속 반도체 메모리장치를 직접엑세스 모드 테스트 방법으로 테스트할 때 독출싸이클의 타이밍도이다.
도 7에 도시된 타이밍도를 참조하여, 직접엑세스 모드 테스트시 도 4에 도시된 본 발명에 따른 고속 반도체 메모리장치의 독출동작을 살펴보면 다음과 같다. 로우어드레스 스트로브 신호(TestRASB)가 논리"로우"로 하강할 때, 어드레스 핀들에 인가되는 테스트 어드레스(TestADDR＜11:0＞), 즉 로우어드레스(RADDR)에 의해 상기 메모리 코아(401)의 해당 워드라인(도시되지 않았음)이 인에이블된다. 또한 칼럼어드레스 스트로브 신호(TestCASB)의 첫 번째 구동, 즉 첫 번째 논리"로우" 구간(t1) 동안 제1제어신호(COLLAT)가 논리"하이"로 엑티브된다. 이에 따라 상기 메모리 코아(401)로 입력되는 테스트 어드레스(TestADDR＜11:0＞), 즉 칼럼어드레스(CADDR)이 래치된다. 다음에 상기 칼럼어드레스 스트로브 신호(TestCASB)의 두 번째 구동, 즉 두 번째 논리"하이" 구간(t2) 동안 제2제어신호(COLCYC)가 논리"하이"로 엑티브된다. 또한 도 4 및 도 5에 도시되지 않은 회로에서 상기 제1 및 제2제어신호에 의해 상기 메모리 코아(401)의 칼럼선택라인(CSL)이 논리"하이"로 엑티브된다. 이에 따라 데이터라인(RWD＜7:0＞)에 상기 메모리 코아(401)로부터 독출된 데이터가 전달된다. 상기 칼럼선택라인(CSL)은 상기 칼럼어드레스(CADDR)에 의해 선택된다. 다음에 상기 칼럼어드레스 스트로브 신호(TestCASB)의 세 번째 구동, 즉 구간(t3 및 t4) 동안 제3제어신호(TestReadLoad)가 논리"하이"로 엑티브된다. 이에 따라 상기 데이터라인(RWD＜7:0＞)에 전달된 데이터가 데이터 출력부(405)에 래치된다.
다음에 상기 칼럼어드레스 스트로브 신호(TestCASB)의 네 번째 구동, 즉 구간(t4)의 하강에지에서부터 순차적으로 동기되어 상기 래치된 데이터의 최하위 비트(LSB)부터 순차적으로 입출력핀(DQ)를 통해 외부로 출력된다. 좀더 설명하면, 상기 데이터 출력부(405)에 래치된 데이터는, 상기 칼럼어드레스 스트로브 신호(TestCASB)의 구간(t4) 이후 하강에지 및 상승에지에서 연속적으로 상기 입출력핀(DQ)를 통해 출력된다. 즉 상기 래치된 데이터의 홀수 비트(0,2,4,6)은 상기 칼럼어드레스 스트로브 신호(TestCASB)의 구간(t4) 이후 각 하강에지에서 상기 입출력핀(DQ)를 통해 출력되고 짝수 비트(1,3,5,7)은 상기 칼럼어드레스 스트로브 신호(TestCASB)의 구간(t4) 이후 각 상승에지에서 상기 입출력핀(DQ)를 통해 출력된다.
이상과 같이, 본 발명을 독출동작과 관련된 부분만을 설명하였으나 이에 한정되지 않으며 기입동작과 관련된 부분으로의 변형이 가능하다. 또한 본 발명을 일실시예를 들어 한정적으로 설명하였으나 이에 한정되지 않으며 본 발명의 사상의 범위 내에서 당해 분야의 통상의 지식을 가진 자에 의해 본원 발명에 대한 각종 변형이 가능함은 자명하다.
상술하였듯이 본 발명에 따른 반도체 메모리장치에서는, 직접엑세스 모드 테스트시, 별도의 클락신호없이 칼럼어드레스 스트로브 신호만을 이용하여 메모리 코아로부터의 데이터 독출이 가능하다. 따라서 상기 클락신호를 인가하기 위한 별도의 클락핀이 필요없으므로, 동시에 테스트할 수 있는 반도체 메모리장치의 수가 증가되는 장점이 있다. 즉 테스트 효율이 향상되는 장점이 있다.

Claims (20)

  1. 테스트 동작시, 외부에서 각각 인가되는 로우어드레스 스트로브 신호, 칼럼어드레스 스트로브 신호, 및 기입 제어신호에 응답하여 제1 내지 제3제어신호를 발생하는 제어회로;
    상기 제1 및 제2제어신호와 외부에서 인가되는 테스트 어드레스에 응답하여 데이터라인으로 데이터를 출력하는 메모리 코아; 및
    상기 제3제어신호와 상기 칼럼어드레스 스트로브 신호에 응답하여 상기 데이터라인에 전달된 데이터를 받아 외부로 출력하는 데이터 출력회로를 구비하고,
    테스트 동작시 상기 칼럼어드레스 스트로브 신호의 연속적인 구동에 의하여 상기 메모리 코아에 저장된 데이터가 상기 데이터 출력회로를 통해 외부로 출력되는 것을 특징으로 하는 반도체 메모리장치.
  2. 제1항에 있어서, 상기 제1제어신호는 상기 칼럼어드레스 스트로브 신호의 첫 번째 구동에서 엑티브되는 것을 특징으로 하는 반도체 메모리장치.
    는 것을 특징으로 하는 반도체 메모리장치.
  3. 제1항에 있어서, 상기 제2제어신호는 상기 칼럼어드레스 스트로브 신호의 두 번째 구동에서 엑티브되는 것을 특징으로 하는 반도체 메모리장치.
  4. 제1항에 있어서, 상기 제3제어신호는 상기 칼럼어드레스 스트로브 신호의 세 번째 구동에서 엑티브되는 것을 특징으로 하는 반도체 메모리장치.
  5. 제1항에 있어서, 상기 제1제어신호가 엑티브될 때 상기 메모리 코아로 입력되는 상기 테스트 어드레스가 래치되는 것을 특징으로 하는 반도체 메모리장치.
  6. 제1항에 있어서, 상기 제2제어신호가 엑티브될 때 상기 메모리 코아의 칼럼선택라인이 인에이블되는 것을 특징으로 하는 반도체 메모리장치.
  7. 제1항에 있어서, 상기 제3제어신호가 엑티브될 때 상기 메모리 코아의 데이터라인에 전달된 데이터가 상기 데이터 출력회로에 래치되고, 상기 칼럼어드레스 스트로브 신호의 네 번째 구동에서부터 순차적으로 동기되어 상기 래치된 데이터의 최하위 비트(LSB)부터 순차적으로 입출력핀을 통해 출력되는 것을 특징으로 하는 반도체 메모리장치.
  8. 제7항에 있어서, 상기 래치된 데이터는 상기 칼럼어드레스 스트로브 신호의 상승에지 및 하강에지에서 연속적으로 상기 입출력핀을 통해 출력되는 것을 특징으로 하는 반도체 메모리장치.
  9. 제8항에 있어서, 상기 래치된 데이터의 홀수 비트는 상기 칼럼어드레스 스트로브 신호의 하강에지에서 상기 입출력핀을 통해 출력되고 짝수 비트는 상기 칼럼어드레스 스트로브 신호의 상승에지에서 상기 입출력핀을 통해 출력되는 것을 특징으로 하는 반도체 메모리장치.
  10. 제1항에 있어서, 상기 제어회로는, 상기 로우어드레스 스트로브 신호, 상기 칼럼어드레스 스트로브 신호, 제1인에이블 신호를 입력으로 하여 상기 제1제어신호를 발생하는 제1제어신호 발생부와, 상기 로우어드레스 스트로브 신호의 반전신호, 상기 칼럼어드레스 스트로브 신호, 제2인에이블 신호를 입력으로 하여 상기 제2제어신호를 발생하는 제2제어신호 발생부와, 상기 기입 제어신호, 상기 제2제어신호, 상기 로우어드레스 스트로브 신호의 반전신호, 상기 칼럼어드레스 스트로브 신호를 입력으로 하여 상기 제3제어신호를 발생하는 제3제어신호 발생부, 및 상기 로우어드레스 스트로브 신호의 반전신호, 상기 칼럼어드레스 스트로브 신호, 외부에서 인가되는 직접엑세스 테스트 제어신호를 입력으로 하여 상기 제1 및 제2인에이블 신호를 발생하는 인에이블 신호 발생부를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  11. 제10항에 있어서, 상기 제1제어신호 발생부는, 상기 로우어드레스 스트로브 신호를 반전시키는 제1인버터와, 상기 칼럼어드레스 스트로브 신호를 반전시키는 제2인버터와, 상기 제1 및 제2인버터의 출력신호들과 상기 제1인에이블 신호를 입력으로 하는 낸드게이트, 및 상기 낸드게이트의 출력신호를 반전시켜 상기 제1제어신호를 발생하는 제3인버터를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  12. 제10항에 있어서, 상기 제2제어신호 발생부는, 상기 로우어드레스 스트로브 신호의 반전신호 및 상기 칼럼어드레스 스트로브 신호를 입력으로 하는 낸드게이트와, 상기 제2인에이블 신호를 반전시키는 인버터, 및 상기 낸드게이트의 출력신호 및 상기 인버터의 출력신호를 입력으로 하여 상기 제2제어신호를 발생하는 노아게이트를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  13. 제10항에 있어서, 상기 제3제어신호 발생부는, 상기 로우어드레스 스트로브 신호의 반전신호에 의해 리셋되고 상기 칼럼어드레스 스트로브 신호에 응답하여 상기 제2제어신호를 지연시키는 플립플럽과, 상기 기입 제어신호를 반전시키는 제1인버터와, 상기 제1인버터의 출력신호 및 상기 플립플럽의 출력신호를 입력으로 하는 낸드게이트, 및 상기 낸드게이트의 출력신호를 반전시켜 상기 제3제어신호를 발생하는 제2인버터를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  14. 제10항에 있어서, 상기 인에이블 신호 발생부는, 상기 로우어드레스 스트로브 신호의 반전신호 및 상기 칼럼어드레스 스트로브 신호를 입력으로 하여 리셋신호를 발생하는 리셋신호 발생부와, 상기 칼럼어드레스 스트로브 신호 및 상기 직접엑세스 테스트 제어신호를 입력으로 하여 클락신호를 발생하는 클락신호 발생부와, 상기 리셋신호에 의해 리셋되고 상기 클락신호에 응답하여 논리"하이"데이터를 입력으로 받아들이는 플립플럽과, 상기 리셋신호에 의해 리셋되고 상기 클락신호에 응답하여 입력신호를 쉬프트시키는 6비트 쉬프트 레지스터와, 상기 6비트 쉬프트 레지스터의 출력신호의 반전신호 및 상기 플립플럽의 출력신호를 입력으로 하여 상기 입력신호인 상기 제1인에이블 신호를 발생하는 낸드게이트, 및 상기 리셋신호에 의해 리셋되고 상기 클락신호에 응답하여 상기 제1인에이블 신호를 지연시켜 상기 제2인에이블 신호를 발생하는 플립플럽을 구비하는 것을 특징으로 하는 반도체 메모리장치.
  15. 제14항에 있어서, 상기 리셋신호 발생부는, 상기 로우어드레스 스트로브 신호의 반전신호를 하나의 입력으로 하는 제1노아게이트와, 상기 제1노아게이트의 출력신호 및 상기 칼럼어드레스 스트로브 신호를 입력으로 하고 출력신호가 상기 제1노아게이트의 다른 입력으로 사용되는 제2노아게이트와, 상기 로우어드레스 스트로브 신호의 반전신호를 다시 반전시키는 인버터와, 상기 인버터의 출력신호 및 상기 제2노아게이트의 출력신호를 입력으로 하여 상기 리셋신호를 발생하는 낸드게이트를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  16. 제14항에 있어서, 상기 클락신호 발생부는, 상기 칼럼어드레스 스트로브 신호를 반전시키는 제1인버터와, 상기 직접엑세스 테스트 제어신호를 반전시키는 제2인버터와, 상기 제1 및 제2인버터의 출력신호들을 입력으로 하는 낸드게이트와, 상기 낸드게이트의 출력신호를 반전시켜 상기 클락신호를 발생하는 제3인버터를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  17. 제1항에 있어서, 상기 데이터 출력회로는, 상기 제3제어신호에 응답하여 상기 메모리 코아의 데이터라인에 전달된 데이터중 홀수 비트를 래치시키는 제1래치부와, 상기 제3제어신호에 응답하여 상기 메모리 코아의 데이터라인에 전달된 데이터중 짝수 비트를 래치시키는 제2래치부와, 로드신호에 응답하여 상기 제1래치부에 래치된 홀수 비트의 데이터를 받아들이고 상기 칼럼어드레스 스트로브 신호의 각 하강에지에서 상기 홀수 비트의 데이터를 하위 비트 방향으로 순차적으로 쉬프트시켜 각 상승에지에서 순차적으로 한 비트씩 출력하는 제1쉬프트 레지스터부와, 상기 로드신호에 응답하여 상기 제2래치부에 래치된 짝수 비트의 데이터를 받아들이고 상기 칼럼어드레스 스트로브 신호의 각 하강에지에서 상기 짝수 비트의 데이터를 하위 비트 방향으로 순차적으로 쉬프트시켜 한 비트씩 출력하는 제2쉬프트 레지스터부, 및 상기 칼럼어드레스 스트로브 신호의 각 하강에지에서 상기 제1쉬프트 레지스터의 출력을 순차적으로 상기 입출력핀을 통해 출력하고 각 상승에지에서 상기 제2쉬프트 레지스터의 출력을 순차적으로 상기 입출력핀을 통해 출력하는 멀티플렉서를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  18. 메모리셀 어레이와 주변회로를 포함하는 메모리 코아와, 상기 메모리 코아로부터 데이터를 받아 입출력핀을 통해 출력하는 데이터 출력회로를 구비하는 반도체 메모리장치의 테스트 방법에 있어서,
    로우어드레스 스트로브 신호를 엑티브시키는 단계;
    칼럼어드레스 스트로브 신호의 첫 번째 구동에서 엑티브되는 제1제어신호를 발생시기고, 상기 제1제어신호가 엑티브될 때 상기 메모리 코아로 입력되는 테스트 어드레스를 래치시키는 단계;
    상기 칼럼어드레스 스트로브 신호의 두 번째 구동에서 엑티브되는 제2제어신호를 발생시키고, 상기 제2제어신호가 엑티브될 때 상기 메모리 코아의 칼럼선택라인을 인에이블시키는 단계;
    상기 칼럼어드레스 스트로브 신호의 세 번째 구동에서 엑티브되는 제3제어신호를 발생시키고, 상기 제3제어신호가 엑티브될 때 상기 메모리 코아의 데이터라인에 전달된 데이터를 상기 데이터 출력회로에 래치시키는 단계; 및
    상기 칼럼어드레스 스트로브 신호의 네 번째 구동에서부터 순차적으로 동기시켜 상기 데이터 출력회로에 래치된 데이터의 최하위 비트(LSB)부터 순차적으로 입출력핀을 통해 출력시키는 단계를 구비하는 것을 특징으로 하는 반도체 메모리장치의 테스트 방법.
  19. 제18항에 있어서, 상기 래치된 데이터는 상기 칼럼어드레스 스트로브 신호의 상승에지 및 하강에지에서 연속적으로 상기 입출력핀을 통해 출력되는 것을 특징으로 하는 반도체 메모리장치의 테스트 방법.
  20. 제19항에 있어서, 상기 래치된 데이터의 홀수 비트는 상기 칼럼어드레스 스트로브 신호의 하강에지에서 상기 입출력핀을 통해 출력되고 짝수 비트는 상기 칼럼어드레스 스트로브 신호의 상승에지에서 상기 입출력핀을 통해 출력되는 것을 특징으로 하는 반도체 메모리장치의 테스트 방법.
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JP24754598A JP3711200B2 (ja) 1997-12-03 1998-09-01 直接アクセスモードテスト制御回路を備える高速半導体メモリ装置及びそのテスト方法
US09/198,704 US6141271A (en) 1997-12-03 1998-11-24 Circuits for testing memory devices having direct access test mode and methods for testing the same

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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100459690B1 (ko) * 1997-12-12 2005-01-17 삼성전자주식회사 직접 액세스 모드 테스트를 위한 반도체 메모리장치 및 그테스트 방법
KR100319897B1 (ko) * 2000-01-31 2002-01-10 윤종용 파이프라인 구조에서의 데이터 테스트 시간을 줄일 수있는 반도체 메모리장치
US7434151B2 (en) * 2004-09-30 2008-10-07 Hewlett-Packard Development Company, L.P. Read control systems and methods
KR100668756B1 (ko) * 2005-10-12 2007-01-29 주식회사 하이닉스반도체 반도체 장치
JP5145844B2 (ja) * 2007-09-26 2013-02-20 富士通セミコンダクター株式会社 半導体装置及びメモリシステム
US8356221B2 (en) 2010-08-24 2013-01-15 Apple Inc. Transition delay test function logic
KR101212760B1 (ko) * 2010-10-29 2012-12-14 에스케이하이닉스 주식회사 반도체 장치의 입출력 회로 및 방법 및 이를 포함하는 시스템
US20230377677A1 (en) * 2022-05-20 2023-11-23 Sandisk Technologies Llc Built-in high-frequency test circuitry without duty distortion

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03253000A (ja) * 1990-03-01 1991-11-12 Mitsubishi Electric Corp 半導体記憶装置
US5228000A (en) * 1990-08-02 1993-07-13 Mitsubishi Denki Kabushiki Kaisha Test circuit of semiconductor memory device
JP2568455B2 (ja) * 1990-08-16 1997-01-08 三菱電機株式会社 半導体記憶装置
US5254940A (en) * 1990-12-13 1993-10-19 Lsi Logic Corporation Testable embedded microprocessor and method of testing same
GR920100088A (el) * 1992-03-05 1993-11-30 Consulting R & D Corp Koloni S Διαφανής έλεγχος ολοκληρωμένων κυκλωμάτων.
JP2765376B2 (ja) * 1992-07-02 1998-06-11 日本電気株式会社 半導体メモリ
JP2845713B2 (ja) * 1993-03-12 1999-01-13 株式会社東芝 並列ビットテストモード内蔵半導体メモリ
JPH0877797A (ja) * 1994-09-01 1996-03-22 Fujitsu Ltd 半導体記憶装置
JP3753190B2 (ja) * 1995-04-26 2006-03-08 三菱電機株式会社 半導体装置
US5506499A (en) * 1995-06-05 1996-04-09 Neomagic Corp. Multiple probing of an auxilary test pad which allows for reliable bonding to a primary bonding pad
US5574692A (en) * 1995-06-07 1996-11-12 Lsi Logic Corporation Memory testing apparatus for microelectronic integrated circuit
JP2833563B2 (ja) * 1996-01-23 1998-12-09 日本電気株式会社 半導体記憶装置
JPH09213072A (ja) * 1996-02-09 1997-08-15 Nec Corp Ｄｒａｍリフレッシュ制御方式
US5668815A (en) * 1996-08-14 1997-09-16 Advanced Micro Devices, Inc. Method for testing integrated memory using an integrated DMA controller
US5877987A (en) * 1997-02-14 1999-03-02 Micron Technology, Inc. Method and circuit for self-latching data read lines in the data output path of a semiconductor memory device

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