TW397984B - High speed semiconductor memory device having direct access mode test control circuit and method for testing the same - Google Patents
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Description
才由埃罗 A7 B7 經濟部中央樣準局員工消费合作社印製 五、發明説明（1 ) 發明背景 1 ·發明範圍 本發明相關於一種高速半導體記憶裝置，而更特別，相 關於一種具有一直接存取模式測試控制線路之高速半導體 記憶裝置，且相關於一種用以測試該類似裝置之方法。 2 .相關技·藝的敘述 一般而言，一種高速半導體記憶裝置，包括如圖1顯示 之一記憶核心105、一輸入及輸出部份101、及介面邏輯 103。輸入及輸出部份1〇1接收供應到外部接腳pi至pn的 指令或數據，或輸出内部數據到外部接腳P1至Pn。介面 邏輯103從輸入/輸出部份101接收指令，及解碼接收的指 令’以產生控制記憶核心1 0 5的控制信號C 1至C η，且傳 輸輸入/輸出部份1 0 1的數據到記憶核心1 〇 5的一數據線 RWD<7:0>。 使用一直接存.取模式測試方法，用以測試上述高速半導 體記憶裝置之記憶核心的記憶胞。直接存取模式測試方法 旁路使用一測試裝置的介面邏輯1 〇 3，而直接連接外部接 腳P 1至Ρ η到記憶胞的控制信號〇 1至c η，以測試記憶核心 1 〇 5的記憶胞》藉直接存取模式測試方法，寫入數據到所 有的記憶胞’然後執行一讀取運作。比較寫入記憶胞的數 據與讀取的數據’藉以決定記憶胞的良窳。 圖2係一具有一傳統直接存取模式測試控制線路之一高 速半導體記憶裝置的方塊圖，而圖3係由一直接存取模式 測試方法中，於圖2之高速半導體記憶裝置讀取週期的一 -4 · ϋ張尺度適用中國國家標率(CNS ) Α4規格（210Χ 297公釐）" "' (請先閲讀背面之注意事項再填寫本頁) 裝 訂 線
經濟部中夬樣準局貝工消费合作杜印製 個時序圖， 參閱圖2，傳統高速半導體記憶裝置包括—記憶核心 2〇1 ' —控制器203、及一數據輪出部份2〇5。此地僅 顯示與讀取運作有關的方塊。 直接存取模式測試方法中圖2之高速半導體記憶裝置的 讀取運作，㈣圖3㈣序圖參考一起敛述。當供應到〆 外部接腳的一列位址重覆信$TestRASB降至，低，時，由〆 供應到位址接腳，例如，一列位址RADDR，的測試位址 TestADDR<l 1 :〇>觸發記憶核心2 〇 1的一對應字元線（未顯 不）。並且，當供應到另一外部接腳的一行位址重覆信號 TestCASB降至|低’時，由一供應到位址接腳，例如，一行 位址CADDR，的測試位址TestADDR<l 1:0>觸發記憶核心 201的一對應行選擇線CSL到，高，。此時，決定讀取或寫 入運作的控制信號TestWRITE係邏輯'低，，其致使讀取運 作。於是’傳輸從記憶核心2 〇 1讀取的數據到數據線 RWD<7:0>。 儲存傳輸到數據線RWD<7:0>的數據至數據輸出部份 2 0 5中’以對應控制信號TestReadL〇ad ’其產生介於供應 到一時脈腳之時脈信號TestCLK第一及第二的下降邊緣之 間。儲存在數據輸出部份2〇5中的數據，係透過一輸入/輸 出腳DQ<7:0>，於時脈信號TestCLK的下降及上升邊緣 時，序列輸出。 如上述’具有一直接存取模式測試控制線路之傳統高速 半導體記憶裝置中，需要一附加時脈腳，用以應用時脈信 -5- 本紙張尺度適用中國國家標準（CNS ) Μ規格（210X297公釐) I1Τ------^ (請先閲讀背面之注意事項再填寫本頁) 經濟部中央樣準局員工消费合作社印装 五、發明説明（3 ) 號TestCLK，在直接存取測試模式期間，控制讀取中的數 據輸出部份2〇5。然而，由於使用更多接腳用在直接存取 模式測試’以致可同時測試較少的半導體記憶裝置，所以 測試的時間増加。於是，必須減少測試接腳的數量，以增 加可同時測試之半導體記憶裝置的數量。 發明摘要 提供一高速半導體記憶裝置，其不需於一直接存取測試 模式之讀取運作時的一時脈腳，以提高測試效率，此係本 發明的一個目標。 於是’為達成上述本發明的目標，一半導體記憶裝置包 括一含有一記憶胞陣列及一周邊電路的記憶核心，及一個 於測試運作期間，依據由外部供應之一行位址重覆信號的 循序驅動’用以觸發從記憶核心讀取數據的控制器. 控制器包括一第一控制信號產生器，用以產生一第一控 制信號’其於行位址重覆信號的第一過渡期間被激勵，以 閉鎖由記憶核心接收之一測試位址；一第二控制信號產生 器’用以產生一第二控制信號，其於行位址重覆信號的第 二過渡期間被激勵，以觸發記憶核心的一行選擇線；一第 三控制信號產生器，用以產生一第三控制信號，其於行位 址重復信號的第三過渡期間被激勵，以閉鎖傳輸至在一數 據輸出部分中記憶核心之一數據線的數據；及一觸發信號 產生器，用以產生第一及第二觸發信號，以觸發第一及第 一控制信號產生器。 數據輸出部分包括第一及第二閉鎖、第一及第二位移記 -6- 本紙張尺度適用中國國家橾率（CNS > A4规格（210X297公釐） — — ——— I I I I I I 訂—— I I I 線 (請先閲讀背面之注意事項再填寫本頁) Α7 Β7 五、發明説明（ 錄器、及一多工哭唆 缺站 弟—閉鎖，閉鎖傳輸到記憶核心之教 :的數據疋奇數位元的數據，以對應第三控制信號，及 _閉鎖0鎖傳輸到記憶核心之數據線的數據之偶數位 =的數據’以對應第三控制信號β第-位移記錄器，接收 _ =於第_閉鎖中的奇數位元，以對應—負載信號，及依 低位疋万向，於每—行位址重覆信號的下降邊緣時， /位移奇，位it ’而於每_上升邊緣時，以序列輸出各 別位疋，及第二位移記錄器，接收閉鎖於第二閉鎖中的偶 數位元’以對應—負載信號，及依-低位it方向’於每一 行：址重覆信號的下降邊緣時，序列位移偶數位元，而於 每一上升邊緣時’以序列輸出各別位元。多工器，透過輪 入/輸出腳，於行位址重覆信號的每-下降邊緣時，序列 輸出第-位移記錄器的輸出，亦透過輸入/輸出腳，於行 位址重覆信號的每Γ上升邊緣時，序列輸出第二位 器的輸出。 也就是説，數據輸出部分閉鎖傳輸到記憶核心之數據線 的數據，以對應第三控制信號，且與行位址重覆信號同 步，序列輸出閉鎖數據，其從閉鎖數據的最小有效位元 (LSB)起始。特別地，透過輸入/輸出脚，於行位址重覆 信號的上升及下降邊緣時’序列輸出閉鎖數據。 圖示簡诚 上述本發明的目標及優點，由詳細的較佳具體實施例及 參閲附帶的圖示敘述’將變得至爲明顯，其中： 圖1顯示一典型高速半導體記憶裝置的結構； 本纸張尺度適用中國國家榇準（CNS ) Α4規格（2】0X297公着） ---------^------ίτ----- J (請先聞讀背面之注意事項再填寫本頁) 經Μ·部中央標準局兵工消费合作社印紫 經濟部中央標準局貝工消费合作杜印装 A7 B7 五、發明説明（5 ) 圖2係一具有直接存取模式測試控制線路之一高速半導 •體記憶裝置的方塊圖； 圖3係由一直接存取模式測試方法中，於圖2之高速半導 體記憶裝置讀取週期的一個時序圖； 圖4依據本發明的一個具體實施例，係一具有直接存取 模式測試控制線路之一高速半導體記憶裝置的方塊圖； 圖5係一顯示於圖4中之控制器的一個電路圖； 圖ό係一顯示於圖4中之數據輸出部份的一個電路圖；及 圖7係一由直接存取模式測試方法中，測試圖4之高速半 導體記憶裝置讀取週期的一個時序圖。 較佳具體會施例敘述 參閱圖4 ’依據本發明的一個具髏實施例，具有直接存 取模式測試控制線路之高速半導體記憶裝置，包括一記憶 核心401、一控制器403、及一數據輸出部份405 »圖4僅 顯示與讀取運作有關之方塊。 控制器403產生第一至第三控制信號COLLAT、 COLCYC、及TestReadLoad，以對應一列位址重覆信號 TestRASB、一行位址重覆信號TestCASB、及一供應到外 部接腳的寫入控制信號TestWRITE。記憶核心4 0 1包括一 記憶胞陣列及一周邊電路，且輸出數據到一數據線 RWD<7:0>，以對應第一及第二控制信號C0LLAT及 COLCYC ，及一供應到測試接腳的測試位址 TestADDR<ll:0>。數據輸出部份40 5接收傳輸到數據線 -8 - 本紙張尺度適用中國國家標準（CNS ) Α4规格（2!0Χ297公嫠） ---------^------1Τ------0 (請先《讀背面之注意事項再填寫本頁) 經漪部中央標準局只工消费合作社印紫 A7 ----— _ B7_ 五、發明説明（6 ) 〜 RWD<7:0>的數據’以第三控制信號TestRea(jL〇ad，及行 位址重覆信號TestCASB，透過一外部輸入/輸出腳]：^輪 出傳輸的數據。 依據本發明的半導體記憶裝置，控制器4 〇 3依據行位址 重覆信號TestCASB的循序驅動，觸發從記憶核心4 〇丨讀取 數據。於是，不需一附加時脈信號，用以控制數據輸出部 份405，且如此不需一附加時脈腳’用以供應時脈信號。 參閲圖5，控制器包括一第一控制信號產生器6〇1、— 第二控制信號產生器6 〇 3、一第三控制信號產生器6 〇 5 ' 及一觸發信號產生器607。 第一控制信號產生器6 0 1產生第一控制信號COLLAT， 其於行位址重覆信號TestCASB的第一過渡期間觸發，以 閉鎖測試位址TestADDRcl 1:0>，其由顯示於圖4中的記憶 核心4 0 1接收。第二控制信號產生器6 〇 3產生第二控制信 號COLCYC，其於行位址重覆信號TestCASB的第二過渡期 間觸發，以觸發一記憶核心4 〇丨的行選擇線C S L (未顯 示）。第三控制信號產生器605產生第三控制信號
TestReadLoad ’·其於行位址重覆信號TestcASB的第三過渡 期間觸發’以閉鎖傳輸到記憶核心4 〇丨之數據線 RWD<7:0>的數據，於顯示於圖4中的數據輸出部份405 中。觸發信號產生器607產生第一及第二觸發信號 COLLAT-ΕΝ及TS’以觸發第一及第二控制信號產生器 60 1 及603 〇 第一控制信號產生器601包括，一第一反轉器601a， -9 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） f請先閲讀背面之注意事項再填ic本頁j 裝_ ' >·ΙΤ A7 B7 五、發明説明（7 ) 用以反轉一列位址重覆信號TestRASB、一第二反轉器 6 0 1 b ’用以反轉行位址重覆信號TestCAS]B、一 NAND閘 001c，用以接收第一及第二反轉器601&及6011)的輸出 信號及第一觸發信號COLLAT-EN、及一第三反轉器 6 0 1 d，用以反轉NAND閘6 0 1 c的輸出信號，以產生第一 控制信號COLLAT。 第二控制k號產生器603包括，一 NAND閘6 0 3 a，用以 接收列位址重覆信號，及行位址重覆信號TestCASB之反 轉、一反轉器6〇3b，用以反轉第二觸發信號TS、及一 N 0 R閘6 0 3 c，用以接收該NAND閘6 0 3 a的輸出信號，及 該反轉器6 0 3 b的輸出信號，以產生第二控制信號 COLCYC 。 經漪部中央標準局只工消费合竹社印裝 I (請先閱讀背面41-注意^項再填寫本頁) 第二控制^5说產生器605包括，一正反器605a，由一 列位址重覆信號TestRASB之反轉重置，用以延遲第二控 制信號COLCYC，以回應行位址重覆信號TestCASB，一反 轉器605b，用以反轉寫入控制信號TestwRITE，一 NAND 閘605c，用以接收反轉器605b的輸出信號，及正反器 6 〇 5 a的輸出信號，及一反轉器6〇5d，用以反轉NAND閘 6〇5c的輸出信號，以產生該第三控制信號 TestReadLoad 0 觸發信號產生器607包括，一重置信號產生器607a、 一時脈信號產生器607b、一正反器607c ' — 6-位元位移 記錄器607d、一閉鎖607e、一反轉器607f、及一NAND 閘6 0 7 g。重置信號產生器6 〇 7 a，接收列位址重覆信號 _ -10-本纸張尺度通用中國國家標準（CNS ) A4規格（210X297公釐） ΓΤΟίφ ί 蛵濟部中央橾準局I工消费合作社印衷 五、發明説明（8 )
TestRASB ’及行位址重覆信號TestCASB之反轉，以產生 一重置信號RS。時脈信號產生器6〇7b，接收行位址重覆 信號TestCASB，及由一外部接腳供應的一直接存取測試 控制信號DAMODE，以產生一時脈信號c κ。正反器 6 07c，由重置信號RS重置，及接收I高，數據以對應該時 脈k號CK'。6 -位元位移記錄器6〇7d，由重置信號RS重 置，及位移一輸入信號以對應該時脈信號C κ。NAND閘 607g ’接收6 -位元位移記錄器607g的輸出信號，及正反 器607c的該輸出信號之反轉’以產生一 6_位元位移記錄 器607d的輸入信號，其係第一觸發信號c〇LLAT_EN。閉 鎖6 0 7 e，由列位址重覆信號TestRASB之反轉重置，及接 收第一觸發信號COLLAT-EN以對應該時脈信號C K，以產 生第二觸發信號TS。 重置信號產生器607a包括，一 NOR閘al，用以接收列 位址重覆信號TestRASB之反轉，一 NOR閘a2，用以接收 NOR閘al的輸出信號，及行位址重覆信號TestcASB，且 具有一輸出信號傳輸到NOR閘al，一反轉器a3，用以反 轉行位址重覆信號TestCASB之反轉，及一NAND閘a4，用 以接收反轉器a3及NOR閘a2的輸出信號，以產生重置信 號RS。 時脈信號產生器607b包括，一反轉器bl，用以反轉行 位址重覆信號TestCASB，一反轉器b2，用以反轉直接存 取測試測試控制信號DAMODE，一 NAND閘b 3，用以接收 反轉器bl及b2的輸出信號，及反轉器b4，用以反轉 -11 - 本紙張尺度遑用中國國家橾準（CMS } A4規格（210X297公釐） ---------^-- (請先閲讀背面之注意ί項再填寫本頁) *11 線 A7 B7 經满部中央標準局只工消費合作社印褽 移記錄器7 〇 7的輸出 五、發明説明（9 NAND閘b3的輸出信號，以產生時脈信號cK。 參閲圖6，數據輸出部分包括，一第一閉鎖7〇1、—第 二閉鎖703、一第一位移記錄器7〇5、—第二位移記錄器 707、及一多工器709。 第一閉鎖7 0 1 ’閉鎖傳輸到記憶核心4 0 1之數據線 rwd<7:〇>的數據之奇數位元RWD<〇，2，*，^，以對應 第二控制仏號TestReadLoad »第二閉鎖7 〇 3，閉鎖傳輸到 記憶核心401之數據線RWD<7:〇>的數據之偶數位元 RWD<1，3，5，7>，以對應第三控制信號TestRead]L〇ad。 第一位移記錄器7 〇 5，接收閉鎖於第一閉鎖7 〇 j中的奇數 位凡，以對應負載信號，負載，，及依一較低位元方向，於 每一行位址重覆信號TestCASB的下降邊緣時，序列位移 奇數位元數據’而於每—上升邊緣時，以序列輸出該各別 位元的數據。第二位移記錄器7〇7，接收閉鎖於第二閉鎖 703中的該偶數位元，以對應負載信號•負載•，及依一較 低位元方向，於每一行位址重覆信號下降邊 緣時，序列位移偶數位元的數據，而於每一上升邊緣時， 以序列輸出各別位元的數據。多工器7 〇 9，用以透過輸入 /輸出腳D Q，於行位址重覆信號TestCASB的每一下降邊 緣時，序列輸出第一位移記錄器705的輸出，亦於行位址 重覆信號TeStCASB的每一上升邊緣時，序列輸出第二位 第—閉鎖701包括四個閉鎖7〇13至7〇1{1，第一位移記 綠器705包括一個閉鎖705 a、三個正反器7〇灿至 -12- ^張尺度適财國國家縣（CNS ) A4規格（21GX297公缝 1T------.^. > I {請先閲讀背面之注意事項再填寫本頁)
五、發明説明（1〇 ) 經濟部中央橾车局負工消费合作杜印«. 705d、及四個多工器7〇5e至705h，第二閉鎖703包括四 個閉鎖703a至703d ’及第二位移記錄器707包括四個正 反器707a至707d、及四個多工器707e至707h。 圖4中本發明之高速半導體記憶裝置，於一直接存取模 式測試的讀取運作期間，將參閱圖7之時序圖而敘述如 下。當一列位址重覆信號TestRASB降至'低'時，記憶核心 4 0 1的一對應字元線（未顯示）’由一供應到位址接腳，例 如’一列位址RADDR，的測試位址TestADDR<l 1 :〇>而觸 發。並且，一第一控制信號COLLAT於行位址重覆信號 TestCASB ’例如’一第一’低’期間"的第一過渡期間被激 勵到'高'。於是’由記憶核心4 0 1，例如，閉鎖的行位址 CADDR，接收一測試位址TestADDR<l 1 :〇>。然後，一第 二控制信號COLCYC於行位址重覆信號TestCASB，例如， 一窠二’高'期間12的第二過渡期間被激勵到.高，。並且， 圖4及5中的電路，記憶核心4 0 1的行選擇線c S L由第一及 第一控制仏號激勵到'高1。於是，從記憶核心4 〇 1讀取的 數據傳輸到數據線RWD<7:0>。由行位址CADDR選擇行選 擇線CSL。然後’一第三控制信號TestReadLoad於行位址 重覆信號TestCASB ’例如，期間t3及t4，的第三過渡期 間被激勵到’高’。於是，傳輸到數據線RWD<7:0>的數據 閉鎖在數據輸出部份405中。 然後’閉鎖數據與第四及行位址重覆信號TestCASB&後 續過渡期間’例如’透過輸入/輸出腳D Q，從期間14的下 降邊緣及最小有效位元（L S B )同步序列輸出。更詳細說， -13- 本紙張尺度適用中國國家揉準（CNS ) A4洗格（210X297公羞） ---------裝-- (請先閲讀背面之注意事項再填寫本頁) 訂 線 A7 __________B7 五、發明説明（11 ) ' 閉鎖至數據輸出部份4 0 5的數據，在行位址重覆信號 TestCASB的期間t4之後，透過輸入/輸出腳DQ，於上升 及下降邊緣序列輸出。閉鎖數據的奇非偶位元〇，2，4及 6 ,透過輸入/輸出腳DQ，在行位址重覆信號丁以比八沾的 期間t4之後，於每一下降邊緣輸出，而偶位元1，3，5， 及7，透過輸入/輸出腳DQ，在行位址重覆信號TestCASB 的期間t4之後，於每一上升邊緣輸出。 依據本發明的半導體記憶裝置，無需附加時脈信號，僅 使用行位址重覆信號，於直接存取模式測試期間，可從記 憶核心讀取數據。於是，由於不需使用以供應時脈信號的 一附加時脈，所以增加可同時測試之半導體記憶裝置的數 量。也就是説，增加測試效率。 如上述，本發明僅敘述相關於讀取運作。然而，本發明 未限制圖解之具體實施例係可理解的，而且可由熟諳本技 藝者按照本發明的範圍’完成許多變化及修改。 l·--------^----1--1T-------.^ (請先閱讀背面之注意事項再填寫本頁) 經消部中央標準局兵工消费合作社印紫 -14- 本紙張尺度適用+國^^科.（CNS ) A4規格（2H)X297i瘦）
Claims (1)
- A8 B8經濟部中央標準局員工消費合作社印製 夂、申請專利範圍 l —種半導體記憶装置，其包含有： —記憶核心，包括一記憶胞陣列及一周邊電路；以 及 一控制器，用以於測試運作期間，依據由外部供應 之一行位址重覆信號的循序驅動，使能從該記憶核心讀 取數據。 2. 如申請專利範圍第1項之半導體記憶裝置，該控制器包 括： —第一控制信號產生器，用以產生一第一控制信 號，其於該行位址重覆信號的第一過渡期間被激勵，以 閉鎖由該記憶核心接收之一測試位址； 一第二控制信號產生器，用以產生一第二控制信 號，其於該行位址重覆信號的第二過渡期間被激勵，以 觸發該記憶核心的一行選擇線； —第三控制信號產生器，用以產生一第三控制信 號，其於該行位址重覆信號的第三過渡期間被激勵，以 閉鎖傳輸至在一數據輸出部分中該記憶核心之一數據線 的數據；以及 一觸發信號產生器，用以產生第一及第二觸發信 號，以觸發該第一及第二控制信號產生器。 3. 如申請專利範圍第2項之半導體記憶裝置，該第一控制 信號產生器包括： 一第一反轉器，用以反轉由外部供應的一列位址重 覆信號； -15- 本紙張尺度適用中國國家揉準（CNS ) A4规格（210X297公釐） 装------訂------線 广#先0讀背之法翥爭續存辕寫本 經濟部中央標準局員工消費合作社印裝 A8 B8 C8 ——___ D8 六、申請專利範圍 一第二反轉器，用以反轉該行位址重覆信號； 一 NAND閘，用以接收該第一及第二反轉器的輪出 信號及該第一觸發信號；以及 一第三反轉器，用以反轉該NAND閘的該輸出信 就’以產生該第一控制信號。 4. 如申請專利範圍第2項之半導體記憶裝置，該第二控制 信號產生器包括： 一 NAND閘，用以接收由外部供應的一列位址重覆 信號’及該行位址重覆信號之反轉； 一反轉器，用以反轉第二觸發信號；及 一 NOR閘’用以接收該NAND閘的的該輸出信號， 及該反轉器的該輸出信號，以該第二控制信號。 5. 如申請專利範圍第2項之半導體記憶裝置，該第三控制 信號產生器包括： 一正反器，由外部供應的一列位址重覆信號之反轉 重置，用以延遲該第二控制信號，以對應該行位址重覆 信號； 一第一反轉器，用以反轉由外部供應的一寫入控制 信號； 一 NAND閘，用以接收該第一反轉器的該輸出信 號，及該正反器的該輸出信號；以及 一第二反轉器，用以反轉該NAND閘的該輸出信 號，以產生該第三控制信號。 6. 如申請專利範圍第2項之半導體記憶裝置，該觸發信號 -16- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -----;--;--^-------W------^ (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局貝工消費合作社印製 A8 B8 C8 ______D8六、申請專利範圍 產生器包括： 一重置信號產生器，用以接收由外部供應的〜列位 址重覆信號’及該行位址重覆信號之反轉，以產生—重 置信號； 一時脈信號產生器，用以接收由外部供應的—行位 址重覆信號，及一由外部供應的一直接存取測試測試控 制信號，以產生一時脈信號； 一罘一正反器，由重置信號重置，及接收，高，數 據以對應該時脈信號； —6 _位元位移記綠器，由重置信號重置，及位移— 輸入信號以對應該時脈信號； NAND閘’用以接收該6 -位元位移記錄器的輸出 信號，及該第一正反器的該輸出信號之反轉，以產生第 一觸發信號；及 弟一正反器’由該列位址重覆信號之該反轉重 置’及延遲該第一觸發信號以對應該時脈信號，以產生 第二觸發信號。 7.如申請專利範圍第6項之半導體記憶裝置，該重置信號 產生器包括： ‘ 一第一 N 0 R閘，用以接收該列位址重覆信號之反 轉，有如一輸入； 一第二N 0 R閘’用以接收該第一 n 〇 r閘的該輸出 信號，及該行位址重覆信號，且輸出_信號到該第— NOR閘的另一輸入； _ -17- 本紙張Λ度逋用中國國家標準（CNS ) A4規格（210X297公釐） (請先聞讀背面之注意事項再填寫本頁) 裝· .1Τ 線 A8 B8 C8 D8 經濟部中央標準局員工消費合作社印製 六、申請專利範圍 一反轉器，用以反轉該行位址重覆信號之反轉；及 一 NAND閘，用以接收該反轉器的該輸出信號，該 第二NOR閘的該輸出信號，以產生該重置信號。 8. 如申請專利範圍第6項之半導體記憶裝置，該時脈信號 產生器包括： 一第一反轉器，用以反轉該行位址重覆信號； 一第二反轉器，用以反轉該直接存取測試測試控制 信號； 一 NAND閘，用以接收該第—及第二反轉器的該輸 出信號；及 一第二反轉器，用以反轉該NAND閘的該輸出信 號，以產生該時脈信號。 9. 如申請專利範園第2項之半導體記憶裝置，其中數據輸 出邵分閉鎖傳輸到該記憶核心之該數據線的數據，以對 應Μ第三控制信號，且與該行位址重覆信號序列同步， 其從琢行位址重覆信號的該第四過渡期間起始，以透過 該輸入/輸出腳輸出該閉鎖數據，其從一最小有效位元 (LSB)起始。 10. 如申請專利範圍第9項之半導體記憶裝置，其中閉鎖數 據係透過該輸入/輸出腳，於該行位址重覆信號的上升 及下降邊緣時序列輸出。 11. 如申請專利範圍第丨〇項之半導體記憶裝置，其中閉鎖 數據的奇數位元係透過該輸入/輸出腳，於該行位址重 覆信號的下降邊緣時輸出，而閉鎖數據的偶數位元係透 __-18- 本紙張尺度適用中國國家標準（CNS )八4規格（210X297公釐 ；--^--^------1T-------.it (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印裝 A8 B8 ^_ C8 " _________ D8 六、申請專利範圍^ '一"' ' 〜 過β輸人/輸出聊’於該行位址重覆信號的上升邊緣時 輸出。 12. 如申凊專利範固第9項之半導體記憶裝置，該數據輸出 部分包括： 一第—閉鎖’用以閉鎖傳輸到該記憶核心之該數據 線的數據之奇數位元，以對應該第三控制信號； 一第二閉鎖’用以閉鎖傳輸到該記憶核心之該數據 線的數據之偶數位元，以對應該第三控制信號； 一第一位移記錄器’用以接收閉鎖於該第—閉鎖中 的該奇數位元，以對應一負載信號，及依一較低位元方 向，於每一該行位址重覆信號的下降邊緣時，序列位移 該奇數位兀，而於每一上升邊緣時，以序列輸出該各別 位元； 一第二位移記錄器，用以接收閉鎖於該第二閉鎖中 的該偶數位元，以對應一負載信號，及依一低位元方 向’於每一該行位址重覆信號的下降邊緣時，序列位移 該偶數位元，而於每一上升邊緣時，以序列輸出該各別 位元；及 一多工器’用以透過这輸入/輸出腳，於該行位址重 覆信號的每一下降邊緣時，序列輸出該第一位移記錄器 的輸出，亦透過該輸入/輸出腳，於該行位址重覆信號 的每一上升邊緣時，序列輸出該第二位移記錄器的輸 出。 13. —種半導體記憶裝置，其包含： -19- 本紙張尺度適用中國國家梯準（CNS ) Α4規格（2Η>Χ297公釐） (請先閲讀背面之注$項再填寫本頁) 裝· ,1Τ 經濟部中央標準局員工消費合作社印製 A8 Β8 C8 -------- — D8 7、申請專利範圍 控制電路’用以產生第一至第三控制信號，以回 應-列位址重覆信號、—行位址重覆信號以及一於測試 運作期間由外部供應之寫入控制信號； μ —記憶核心，用以輸出數據到—數據線，以回應該 罘一及第二控制信號，及—由外部供應的測試位址；以 及 數據輸出電路，用以接收傳輸到該數據線的數 據，以回應該第三控制信號和該行位址重覆信號，以透 過—外部輸入/輸出腳，輸出該傳輸數據。 14·如申請專利範圍第13項之半導體記憶裝置，其中該第 控制信號於該行位址重覆信號的一第—過渡期間被激 勵。 15. 如申請專利範圍第1 3項之半導體記憶裝置，其中該第 二控制信號於該行位址重覆信號的一第二過渡期間被激 勵。 16. 如申請專利範圍第1 3項之半導體記憶裝置，其中該第 二挺制信號於該行位址重覆信號的一第三過渡期間被激 勵。 17. 如申請專利範圍第1 3項之半導體記憶裝置，其中當該 第一控制信號被激勵時，該測試位址被閉鎖於該記憶核 心中〇 18. 如申請專利範圍第1 3項之半導體記憶裝置，其中當該 弟一把制信號被激勵時，該記憶核心的一行選擇線被觸 發。 -20- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） --------^--^------#------.^ (請先閏讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 A8 B8 C8 D8 ------ " -------------- 六、申請專利範圍 19·如申請專利範固第13項之半導體記憶裝置，其中當該 第三控制信號被激勵時’傳輸到該記憶核心的該數& = 之該數據被閉鎖在該數據輸出電路中，而該閉鎖數據與 該行位址重覆信號’以同步序列輸出，其透過—輸入/ 輸出腳’從該行位址重覆信號的該第四過渡期間起始， 且從該閉鎖數據的最小有效位元（LSB)起始。 20.如申請專利範固第1 9項之半導體記憶裝置，其中該閉 鎖數據透過一輸入/輸出腳，於該行位址重覆信號的上 升及下降邊緣序列輸出。 21_如申請專利範圍第2 0項之半導體記憶裝置，其中閉鎖 數據的奇數位元係透過該輸入/輸出腳，於該行位址重 覆信號的下降邊緣時輸出’而閉鎖數據的偶數位元係透 過該輸入/輸出腳，於該行位址重覆信號的上升邊緣時 輸出。 22.如申請專利範圍第1 3項之半導體記憶裝置，該控制電 路包括： 一第一控制信號產生器，用以接收該列位址重覆信 號、該行位址重覆信號、及一第一觸發信號，以產生該 第一控制信號； 一第二控制信號產生器，用以接收該列位址重覆信 號的一反轉、該行位址重覆信號、及一第二觸發信號， 以產生該第二控制信號； 一第三控制信號產生器，用以接收該寫入控制信 號、該第二控制信號、該列位址重覆信號的該反轉、及 -21 - 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） ^--^--^------、ΤΓ------^ (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 A8 B8 C8 P8______ 六、申請專利範圍 該行位址重覆信號，以產生該第三控制信號；以及 一觸發信號產生器，用以接收該列位址重覆信號的 該反轉、該行位址重覆信號、及一由外部供應的直接存 取測試控制信號，以產生該第一及第二觸發信號。 23. 如申請專利範圍第2 2項之半導體記憶裝置，該第一控 制信號產生器包括： 一第一反轉器，用以反轉該列位址重覆信號； 一第二反轉器，用以反轉該行位址重覆信號； 一 NAND閘，用以接收該第一及第二反轉器的該輸 出信號，及該第一觸發信號；以及 --第三反轉器，用以反轉該NAND閘的該輸出信 號，以產生該第一控制信號》 24. 如申請專利範圍第2 2項之半導體記憶裝置，該第二控 制信號產生器包括： 一 NAND閘，用以接收該列位址重覆信號的該反 轉，及該行位址重覆信號； 一反轉器，用以反轉該第二觸發信號；以及 一 N 0 R閘，用以接收該NAND閘及該反轉器的該等 輸出信號，以產生該第二控制信號。 25. 如申請專利範園第2 2項之半導體記憶裝置，該第三控 制信號產生器包括： 一正反器，由該列位址重覆信號的該反轉重置，用 以延遲該第二控制信號，對應該行位址重覆信號； 一第一反轉器，用以反轉該寫入控制信號； _-22- 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -----；-----^------.1T------線· (請先閲讀背面之注意事項再填寫本頁) 經濟部中央橾準局員工消費合作社印製 A8 B8 C8 ______ D8 六、申請專利範圍 —NAND閘，用以接收該第一反轉器及該正反器的 該輪出信號；以及 —第二反轉器’用以反轉該NAND閘的該輸出信 號’以產生該第三控制信號。 26. 如申請專利範圍第2 2項之半導體記憶裝置，該觸發信 號產生器包括： ° —重置信號產生器，用以接收該列位址重覆信號， 及該行位址重覆信號之反轉，以產生一重置信號； 一時脈信號產生器，用以接收該行位址重覆信號， 及該直接存取測試測試控制信號，以產生一時脈信號； 一第一正反器，由該重置信號重置，及接收，高’ 數據以對應該時脈信號； 一 6 -位元位移記錄器，由該重置信號重置，及位移 一輸入信號以對應該時脈信號； 一 NAND閘，用以接收該6-位元位移記錄器的輸出 信號’及該第一正反器的該輸出信號之反轉，以產生該 第一觸發信號；以及 一第二正反器，由該重置信號重置，及延遲該第一 觸發信號以對應該時脈信號，以產生該第二觸發信號。 27. 如申請專利範圍第2 6項之半導體記憶裝置，該重置信 號產生器包括： 一第一 NOR閘，用以接收該列位址重覆信號之反 轉； 一第二NOR閘，用以接收該第一 NOR閘及該行位址 -23- i紙張尺度適用中國國家捸準（CNS ) A4規格（21〇χ297公釐） -----^-----^------il------.ii (請先聞讀背面之ίΐ·意事項再填寫本頁) 申請專利範圍 A8 B8 C8 D8 經濟部中央標準局員工消費合作社印製 重覆信號的該輸出信號，且輸出一信號到該第一 閘； 一反轉器’用以反轉該行位址重覆信號之反轉 及 —NAND問’用以接收該反轉器的該輸出信號 孩第二NOR閘的該輪出信號，以產生該重置信號。 汉如申請專利範園第26項之半導體記憶裝置，該時脈信 说產生器包括： 一第一反轉器，用以反轉該行位址重覆信號； 一第二反轉器，用以反轉該直接存取測試測試控制 信號； 一 NAND閘，用以接收該第一及第二反轉器的該輸 出信號；及 一第三反轉器，用以反轉該NAND閘的該輸出信 號，以產生該時脈信號。 29.如申請專利範圍第！ 3項之半導體記憶裝置，該數據輸 出電路包括： 一第一閉鎖’用以閉鎖傳輸到該記憶核心之該數據 線的數據之奇數位元，以對應該第三控制信號； 一第二閉鎖，用以閉鎖傳輸到該記憶核心之該數據 線的數據之偶數位元，以對應該第三控制信號； 一第一位移記錄器，用以接收閉鎖於該第一閉鎖中 的該奇數位兀，以對應一負載信號，及依一低位元方 向，於每一該行位址重覆信號的下降邊緣時序列位移該 NOR 以 及 -------------1------1Τ------^ (請先Η讀背面之注意事項再填寫本頁) -24- 本紙張尺度適用中國國家梯準（CNS ) Μ祝格（21〇 X 297公廣） ABCD 經濟部中央標準局員工消費合作社印製 $、申請專利範圍 奇ί位元，而於每一該行位址重覆信號的上升邊緣時 以輸出該各別位元； ’時’ H移記錄器，用以接收閉鎖於該第 的㈣數位元，以對應一負載信號，及依—低位元貞： 向’於每-該行位址重覆信號的τ降邊緣時序列位移該 偶數位元，以輸出該各別位元；以及 y多工器，用以透過該輸入/輸出腳，於該行位址重 覆信號的每-下降邊緣時，序列輸出該第—位移記錄器 的輸出，亦透過該輸入/輸出腳，於該行位址重覆信號 的每一上升邊緣時，輸出該第二位移記錄器的輸出。， 30. —種方法，用以測試一具有—記憶核心及一數據輸出電 路之半導體記憶裝置，其中該半導體記憶裝置包括一記 憶胞陣列及一周邊電路，該數據輸出電路用以透過一輸 入/輸出腳，從該記憶核心輸出數據，其步驟包括： a) 激勵一列位址重覆信號； b) 產生一第一控制信號，其於一行位址重覆信號的 第一過渡期間被激勵，而當第一控制信號被激勵時，閉 鎖一測試位址輸入至該記憶核心； c )產生一第二控制信號，其於該行位址重覆信號的 第二過渡期間被激勵’而當第二控制信號被激勵時，激 勵該記憶核心的一行選擇線； d)產生一第三控制信號，其於該行位址重覆信號的 第三過渡期間被激勵’而當第三控制信號被激勵時，閉 鎖傳輸至在該數據輸出電路中該記憶核心之一數據線的 25 本紙張尺度適用中國國家揉準（CNS >A4規格（210x297公釐） ；—---^------.訂------0 (請先聞讀背面之注意事項再填寫本页) A8 68 C8 ---—____ D8 六、申請專利範圍 數據；以及 e)序列輸出該數據，其閉鎖在該數據輸出電路中與 該行位址重覆信號同步，其從該行位址重覆信號的該第 四過渡期間起始，透過該輸入/輸出腳，從該最小有效 位元（LSB)起始。 31·如申請專利範圍第3 0項之測試方法，其中透過該輸入/ 輸出腳’於該行位址重覆信號的上升及下降邊緣時，序 列輸出該閉鎖數據。 32. 如申請專利範園第3 i項之測試方法，其中閉鎖數據的 奇數位元係透過該輸入/輸出脚，於該行位址重覆信號 的下降邊緣時輸出，而閉鎖數據的偶數位元係透過該輸 入/輸出腳，於該行位址重覆信號的上升邊緣時輸出。 33. —種半導體記憶裝置，包括： 一記憶核心，其包括一記憶胞陣列及一周邊電路； 以及 一控制器，用以於測試運作期間，依據由外部供應 之一行位址重覆信號的循序驅動，使能從該記憶核心寫 入數據。 -------^--^------ir------線. (請先Μ讀背面之注意事項再填寫本育) 經濟部中央橾準局—工消費合作社印繁 -26- 表紙張尺度適用中國國家標準（CNS ) 規格（210X297公釐）
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