KR100319897B1 - 파이프라인 구조에서의 데이터 테스트 시간을 줄일 수있는 반도체 메모리장치 - Google Patents

파이프라인 구조에서의 데이터 테스트 시간을 줄일 수있는 반도체 메모리장치 Download PDF

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Abstract

본 발명은 파이프라인 구조에서의 데이터 테스트 시간을 줄일 수 있는 반도체 메모리 장치에 대하여 개시된다. 본 발명은 클럭에 동기되어 동작되는, 복수개의 메모리 셀들을 포함하는 DQ 블락 내 선택되는 메모리 셀들의 데이터들이 데이터 라인들을 통하여 패드로 순차적으로 출력되는 파이프라인 구조를 갖는 반도체 메모리 장치에 있어서, 데이터 라인들 각각에 연결되어 데이터 라인 상의 데이터를 래치하는 단위 파이프라인 셀(UPL)이 다수개 직렬로 연결되어, 앞단의 UPL 데이터를 뒷단의 UPL 데이터로 전송하는 방식으로 데이터 라인들 상의 데이터들을 패드로 순차적으로 내보내는 파이프라인과, 테스트시 파이프라인의 마지막 UPL단에 연결되며 데이터 라인들 상의 데이터들의 불량 여부를 테스트하여 발생되는 출력신호를 패드로 연결시키는 비교 제어부를 구비하여, 클럭의 에지에서 DQ 블락의 불량 여부를 검증한다. 따라서, 본 발명은 파이프 라인 상의 데이터 테스트시 테스트 시간을 줄일 수 있다.

Description

파이프라인 구조에서의 데이터 테스트 시간을 줄일 수 있는 반도체 메모리 장치{Semiconductor memory device capable of test time reduction within pipeline}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 파이프라인 구조에서의 데이터 테스트 시간을 줄일 수 있는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 많은 수의 메모리 셀들로 구성된다. 그런데, 이러한 메모리 셀들 중에서 어느 하나의 메모리 셀이라도 제대로 동작하지 못하면 반도체 메모리 장치는 더 이상 적절한 역할을 수행하지 못한다. 더욱이 반도체 메모리 장치의 집적도가 증가함에 따라 메모리 셀들에 오동작이 발생할 확률이 높아지고 있다. 그리하여, 반도체 메모리 장치는 테스트를 통하여 불량 셀 여부를 가려내게 된다. 반도체 메모리 장치의 테스트 방법으로는 비트 단위(bit-by-bit)로 테스트 하는 방법과 병렬 비트 테스트 방법 등이 있다.
한편, 반도체 메모리 장치의 고성능화와 고속화에 따라 램버스 디램(Rambus DRAM)이 개발되어, 램버스 디램은 메모리 셀 어레이로부터 한번에 많은 양의 데이터들을 독출하여 저장한 후 클럭 주파수에 따라 고속으로 외부로 데이터를 내보내는 방식으로 동작된다. 이러한 데이터 전송방법은 파이프 라인 구조를 사용하여 구현하게 되는 데, 도 1은 종래의 파이프라인 구조를 나타낸다.
도 1의 파이프라인 구조는 다수개의 단위 파이프라인 셀(unit pipeline cell)(이하 '단위 파이프라인 셀'을 'UPL'이라고 칭한다)(110,111,112,…,117)들이 직렬로 연결되어 있다. 각 UPL(110,111,112,…,117)은 제어 신호들(wrtpipe,wrtpipe_b,load,load_b) 및 클럭 신호(tpclk,tpclk_b)에 응답하여 기존의 데이터를 다음 UPL단으로 전달시키면서 앞 UPL단의 데이터를 래치한다. 이러한 동작이 연결되는 파이프라인 구조에서는 설정된 데이터 비트들(RD<0>,RD<1>,…,RD<7>)의 데이터들을 UPL단을 통하여 순차적으로 패드(DQ0)로 내보내는 일련의동작이 수행된다.
이를 타이밍도로 나타내면 도 2와 같은 데, 통상의 디램 동작과 마찬가지로 로우 어드레스(RADR) 및 칼럼 어드레스(CADR)의 활성화에 해당되는 메모리 셀들의 독출 데이터들이 데이터 라인(RD<7:0>)에 실리게 된다. 이 후, 로직 '로우레벨'의 파이프라인 기입 신호(wrtpipe) 및 앞단 데이터 래치 신호(load)가 의미하는 파이프라인 데이터 독출 상태에서 클럭 신호(tpclk)의 에지 마다 독출된 메모리 셀 데이터들(RD<0>,RD<1>,…,RD<7>)을 순차적으로 출력한다.
그런데, 이와 같은 파이프 라인 구조에서 출력되는 데이터들은 클럭 신호(tpclk)에 응답하여 모두 출력되고 나서야 비로소 그 데이터 값의 양불량을 테스트하게 된다. 즉, 비트단위로 테스트가 이루어지게 된다. 그리하여, 여기서는 8개의 데이터들(RD<0>,RD<1>,…,RD<7>)을 테스트하기 위하여 8개의 클럭 신호(tpclk) 에지를 필요로 한다. 하지만, 파이프라인 구조의 램버스 디램은 복수개의 데이터 라인으로 구성되는 관계로, 하나의 램버스 디램을 테스트하는 데에 많은 수의 클럭(tpclk) 사이클이 소요되어 테스트 시간이 길어진다. 그리고, 램버스 디램이 한달에 수백만개씩 대량 생산됨에 따라 램버스 디램들의 테스트에 걸리는 시간 또한 엄청나게 된다. 이러한 테스트 시간은 테스트 단가를 올리게 되고 결국에는 생산성을 떨어뜨리게 된다.
따라서, 파이프라인 구조를 갖는 반도체 메모리 장치의 테스트 시간을 줄일 수 있는 방법이 불가피하게 요구된다.
본 발명의 목적은 테스트 시간을 줄일 수 있는 파이프라인 구조의 반도체 메모리 장치를 제공하는 것이다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 파이프라인 구조를 나타내는 도면이다.
도 2는 도 1의 파이프 라인 동작 타이밍도를 나타내는 도면이다.
도 3은 본 발명의 파이프 라인 구조를 포함하는 반도체 메모리 장치를 개략적으로 나타내는 도면이다.
도 4는 본 발명의 일실시예에 따른 도 3의 반도체 메모리 장치의 인터페이스로직 일부인 파이프 라인 구조를 나타내는 도면이다.
도 5는 도 4의 단위 파이프 라인 셀(UPL)을 나타내는 도면이다.
도 6은 도 4의 파이프 라인 구조의 동작 타이밍도를 나타내는 도면이다.
상기 목적을 달성하기 위하여 본 발명은, 클럭에 동기되어 동작되는, 복수개의 메모리 셀들을 포함하는 DQ 블락 내 선택되는 메모리 셀들의 데이터들이 데이터 라인들을 통하여 패드로 순차적으로 출력되는 파이프라인 구조를 갖는 반도체 메모리 장치에 있어서, 데이터 라인들 각각에 연결되어 데이터 라인 상의 데이터를 래치하는 단위 파이프라인 셀(UPL)이 다수개 직렬로 연결되어, 앞단의 UPL 데이터를 뒷단의 UPL 데이터로 전송하는 방식으로 데이터 라인들 상의 데이터들을 패드로 순차적으로 내보내는 파이프라인과, 테스트시 파이프라인의 마지막 UPL단에 데이터 라인들 상의 데이터들의 불량 여부를 테스트하여 발생되는 출력신호를 패드로 연결시키는 비교 제어부를 구비하여, 클럭의 에지에서 DQ 블락의 불량 여부를 검증한다.
상기 목적을 달성하기 위하여 본 발명의 다른 예는, 클럭에 동기되어 동작되는, 복수개의 메모리 셀들을 포함하는 DQ 블락을 다수개 가지고, DQ 블락 내 선택되는 메모리 셀들의 데이터들이 데이터 라인들을 통하여 패드로 순차적으로 출력되는 파이프라인 구조를 갖는 반도체 메모리 장치에 있어서, 데이터 라인들 각각에 연결되어 데이터 라인 상의 데이터를 래치하는 단위 파이프라인 셀(UPL)과, 데이터 라인들 중 일군의 데이터 라인들에 연결되는 UPL들이 다수개 직렬로 연결되어, 앞단의 UPL 데이터를 뒷단의 UPL 데이터로 전송하여 일군의 데이터 라인들 상의 데이터들을 순차적으로 내보내는 제1 파이프라인 셋트와, 데이터 라인들 중 나머지 일군의 데이터 라인들에 연결되는 UPL들이 다수개 직렬로 연결되어, 앞단의 UPL 데이터를 뒷단의 UPL 데이터로 전송하여 나머지 일군의 데이터 라인들 상의 데이터들을 순차적으로 내보내는 제2 파이프 라인 셋트와, 테스트시 제1 파이프라인 셋트의 마지막 UPL단에 연결되어 DQ 블락에서 제공되는 상기 데이터 라인들 상의 데이터들의 불량 여부를 테스트하는 제1 비교 제어부와, 테스트시 제2 파이프라인 셋트의 마지막 UPL단에 연결되어 DQ 블락과는 다른 DQ 블락에서 제공되는 데이터 라인들 상의 데이터들의 불량 여부를 테스트하는 제2 비교 제어부를 구비한다.
이와 같은 본 발명은 파이프라인 구조에서 DQ 블락의 데이터 라인들 상의 데이터들을 테스트할 때, 파이프라인 구조의 마지막 단에 연결되는 비교 제어부를 통하여 하나의 클럭 신호 에지만을 필요로 하여 데이터들의 양불량을 테스트할 수 있기 때문에, 테스트 시간을 크게 줄일 수 있다. 또한, 하나의 DQ 블락의 파이프 라인에 연결되는 하나의 패드를 통하여 2개의 DQ 블락들의 데이터들을 테스트하기 때문에, 테스트시 패드와 연결되는 외부 테스트기(tester)의 드라이버를 절약할 수 있다. 그리하여, 다수개의 패드들을 절약하게 되면, 이들 패드들과 연결되어지던 테스터기의 드라이버들을 다른 용도로 사용할 수 있게 되어 테스트기(tester)의 효용이 증대된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.
본 발명은 최근에 널리 사용되고 있는 램버스 디램(RAMBUS DRAM)에 대하여 기술된다. 램버스 디램은 일반적으로 행방향으로 다수개의 뱅크들이 배열되고 각 뱅크의 열방향으로는 일군의 데이터 라인들을 공유하는 DQ 블락들로 구성된다. 도 3에 도시되어 있는 램버스 디램은 크게 2개의 DQ 블락 그룹(DQA,DQB)으로 구성되고, DQ 블락 그룹(DQA,DQB) 각각에는 8개의 DQ 블락들(DQA0~DQA7, DQB0~DQB7)로 이루어진다. 각각의 DQ 블락(DQA0,DQA1,…,DQA7,DQB0,DQB1,…,DQB7)에서 제공되는 8개의 데이터 라인들은 인터페이스 로직을 통하여 파이프라인(pipeline) 방식으로 패드(DQ0,DQ1,…,DQ15)로 연결된다. 여기에서, 각 DQ 블락(DQA0,DQA1,…,DQA7,DQB0,DQB1,…,DQB7)에서 제공되는 데이터 라인의 수는 램버스 디램의 메모리 아키텍쳐(architecture)에 따라 다양한 수의 데이터 라인들로 구성될 수 있음은 물론이다.
도 4는 본 발명의 일실시예에 따른 도 3의 인터페이스 로직의 일부로서 DQA0 블락에 대응되는 파이프라인 구조를 나타내는 도면이다. 도 4의 파이프라인 구조(2)에는 기재의 단순화를 위하여 하나의 DQ 블락(DQA0)만이 예로 들어 기술된다. DQA0 블락에서 선택된 메모리 셀들로부터 독출되는 데이터들이 8개의 데이터 라인들(RD<7:0>)을 통하여 파이프 라인 구조로 전송된다.
파이프 라인 구조(2)에는 일종의 데이터 플립플롭(D F/F)처럼 동작하는 각 데이터 라인(RD<7:0>)으로 실리는 독출된 메모리 셀 데이터를 제어 신호들(wrtpipe.wrtpipe_b,load,load_b,tpclk,tpclk_b)에 의하여 그 메모리 셀 데이터 값을 래치하는 다수개의 UPL들(10,11,12,…,17)이 직렬로 연결되어 있다. 직렬로 연결되는 다수개의 UPL(10,11,12,…,17)들은 두 개의 그룹으로 나뉘어져서 즉, 짝수번의 데이터 라인들(RD<0>,RD<2>,RD<4>,RD<6>)에 연결되는 제1 UPL 그룹(10,12,14,16) 및 홀수번의 데이터 라인들(RD<1>,RD<3>,RD<5>,RD<7>)에 연결되는 제2 UPL 그룹(11,13,15,17)으로 구분된다. 제1 UPL 그룹(10,12,14,16)과 제2 UPL 그룹(11,13,15,17)의 마지막단인 UPL(10,11)에는 앞단의 다른 UPL들(10,12,14,11,13,15)과는 달리 비교 제어부(20,30)가 각각 연결된다. 그리고, UPL(16,17)의 출력 데이터는 출력 멀티플렉서(OUTMUX,40)를 통하여 패드(50)로 출력된다.
일반적인 파이프 라인 구조의 동작 즉, 클럭 신호에 응답하여 기존의 데이터를 다음단으로 전달시키면서 앞단의 데이터를 래치하여 설정된 데이터 비트들의 양만큼 순차적으로 진행하여 데이터를 내보내는 일련의 동작이 도 4에서도 동일하게 일어난다. 즉, 제1 UPL 그룹(10,12,14,16)에서는 클럭 신호(tpclk)에 응답하여 출력 멀티플렉서(OUTMUX)에 바로 연결되는 UPL(10)의 출력 데이터가 먼저 출력되고 다음에는 UPL(12)의 출력 데이터, UPL(14)의 출력 데이터, 그리고 마지막으로 UPL(16)의 출력 데이터가 순차적으로 출력된다. 마찬가지로, 제2 UPL 그룹(11,13,15,17)에서도 클럭 신호(tpclk)에 응답하여 UPL(11)의 출력 데이터가 먼저 출력되고 다음에는 UPL(13)의 출력 데이터, UPL(15)의 출력 데이터, 그리고 마지막으로 UPL(17)의 출력 데이터가 순차적으로 출력된다.
여기에서, 제1 UPL 그룹(10,12,14,16)에 작용되는 클럭 신호(tpclk)를 클럭 신호(tpclk)의 하강 에지(falling edge)로 설정하고 제2 UPL 그룹(11,13,15,17)에작용되는 클럭 신호(tpclk)를 클럭 신호(tpclk)의 상승 에지(rising edge)로 설정한다. 그러면, 출력 멀티플렉서(40)에서 클럭 신호(tpclk)의 하강 에지 및 상승 에지에 각각 응답하여 UPL(10)의 출력 데이터가 먼저 출력되고 다음에는 UPL(11)의 출력 데이터, UPL(12)의 출력 데이터, UPL(13)의 출력 데이터, UPL(14)의 출력 데이터, UPL(15)의 출력 데이터, UPL(16)의 출력 데이터, 그리고 UPL(17)의 출력 데이터가 순차적으로 패드(DQ0)로 출력되도록 제어한다. 이러한 동작은 앞서 설명한 도 2와 동일하다.
다시, 도 4를 참조하면, 제1 UPL 그룹(10,12,14,16)과 제2 UPL 그룹(11,13,15,17)의 마지막단인 UPL(10,11)에는 앞단의 다른 UPL들(10,12,14,11,13,15)과는 달리 비교 제어부(20,30)가 각각 연결된다. UPL(10)에 연결되는 비교 제어부(20)는 비교 체크 인에이블 신호(rd_match_enable)에 응답하여 DQA0 블락으로 기입하고자 했던 기입 데이터들(WDA0<7:0>)과 DQA0 블락에서 독출되는 독출 데이터들(RDA0<7:0>)을 비교기(21)에서 비교하여, 그 결과로서 에러 신호(errA0)를 출력한다. 그리고, 비교 체크 인에이블 신호(rd_match_enable)는 인버터(22)를 거쳐 2-입력 낸드 게이트(23)의 한쪽 입력으로 제공되고, 2-입력 낸드 게이트(23)의 나머지 입력으로는 테스트 모드 신호(mode)가 제공된다. 에러 신호(errA0)는 UPL(10)의 제1 비교 신호(cmpn)로 제공되고, 2-입력 낸드 게이트(23)의 출력은 UPL(10)의 제2 비교 신호(cmpp)로 제공된다.
이 비교 제어부(20)의 동작은 다음과 같다. 우선, 파이프 라인(2) 상의 데이터들을 테스트하기 위한 테스트 모드 신호(mode)가 로직 '로우레벨'이고 비교 체크 인에이블 신호(rd_match_enable)가 로직 '하이레벨'로 활성화될 때, 비교기(21)는 기입 데이터들(WDA0<7:0>)과 독출 데이터들(RDA0<7:0>)을 배타적 논리합(XOR) 동작을 수행하여, 기입 데이터들(WDA0<7:0>)과 독출 데이터들(RDA0<7:0>)이 동일하다면 로직 '로우레벨'의 에러 신호(errA0)를 출력한다. 이는 기입하고자 했던 데이터 값들이 메모리 셀들에 기입되었다가 그대로 독출되는 것으로서 메모리 셀들에 불량이 없다는 것을 의미한다.
반면, 기입 데이터들(WDA0<7:0>)과 독출 데이터들(RDA0<7:0>)이 하나라도 다르면 에러 신호(errA0)는 로직 '하이레벨'을 출력한다. 이는 기입하고자 했던 데이터 값들의 어느 하나가 메모리 셀에 잘못 기입되었거나 아니면 오동작 등으로 인한 잘못된 데이터를 독출하는 것으로서 메모리 셀 또는 내부 회로 동작 상에 불량이 있다는 것을 의미한다. 이 후, 에러 신호(errA0)는 클럭 신호(tpclk)의 하강 에지(falling edge)에서 패드(DQ0)로 출력된다.
따라서, 비교 제어부(20)는 DQA0 블락에서 데이터 라인들(RDA0<7:0>)로 제공되는 데이터들의 불량 여부를 파이프 라인 구조를 거치지 않고 바로 패드로 출력한다. 따라서, 파이프 라인 구조(2)에서 데이터 라인들(RD<7:0>, 도 1) 상의 데이터들의 불량 여부를 테스트하는 데 있어서, 종래에는 비트 단위별 테스트로 인해 8개의 클럭 에지(도 2)가 필요하던 것에 비하여, 본 발명의 비교 제어부(20)를 파이프라인 구조(2)의 마지막 단에 연결시키는 구조에서는 하나의 클럭 에지만을 필요로 한다. 그리하여, 본 발명의 파이프 라인 구조(2)는 테스트 시간을 크게 줄일 수 있다.
그리고, UPL(11)에 연결되는 비교 제어부(30)는 앞서 설명한 비교 제어부(20)과 동작상 거의 동일하다. 다만, 비교 제어부(20)가 DQA0 블락에서 제공되는 데이터들을 테스트하는 것임에 반하여 비교 제어부(30)은 DQA1 블락에서 제공되는 데이터들을 테스트한다는 점에서만 차이가 있다. 그래서, 비교 제어부(30)은 DQA1 블락으로 기입하고자 했던 기입 데이터들(WDA1<7:0>)과 DQA1 블락에서 독출되는 독출 데이터들(RDA1<7:0>)을 비교기(31)에서 비교하여, 그 결과로서 에러 신호(errA1)를 출력한다. 에러 신호(errA1)는 클럭 신호(tpclk) 상승 에지(rising edge)에서 패드(DQA0)로 전달된다.
여기에서, DQA0 블락의 에러 신호(errA0)와 DQA1 블락의 에러 신호는 출력 멀티플렉서(40)를 통하여 하나의 패드(DQ0)로 전달된다. 이는 종래의 파이프 라인 구조에서 하나의 DQ 블락 데이터들이 하나의 패드를 통하여 각각 출력되고 테스트되는 것에 비하여, 본 발명은 비교 제어부(30)가 DQA0 블락의 파이프 라인에 연결되기 때문에 하나의 패드(DQ0)를 이용하여 2개의 DQ 블락들(DQA0,DQA1)의 데이터들을 테스트하는 것이다. 그리하여 본 발명은 테스트시 패드(DQ1)과 연결되는 외부 테스트기(tester)의 드라이버를 절약할 수 있다. 이와 같은 방법으로 다수개의 패드들을 절약하게 되면, 이들 패드들과 연결되어지던 테스터기의 드라이버들을 다른 용도로 사용할 수 있게 되어 테스트기(tester)의 효용이 증대된다.
이러한 테스트 시의 동작을 타이밍도로 나타내면 도 6과 같다. 일반적인 DRAM의 동작과 같이, 외부 제어 신호들(/RAS,/CAS,/WE,CLK,ADDR 등, 미도시)에 응답하여 설정되는 로우 어드레스(RADR) 및 칼럼 어드레스(CADR)에 해당되는 메모리 셀들로 데이터들(WD<7:0>)을 기입하고, 해당 메모리 셀들에 저장된 데이터들(RD<7:0>)을 독출한다. 이 후, 비교 체크 인에이블 신호(rd_match_enable)의 로직 '하이레벨'로의 활성화에 응답하여 DQA0 블락의 에러 신호(errA0) 및 DQA1 블락의 에러 신호(errA1)가 출력된다(①). 이 후 클럭 신호(tpclk)의 하강 에지(falling edge)에서 에러 신호(errA0)에 따른 DQA0 블락의 불량 여부를(②), 클럭 신호(tpclk)의 상승 에지(rising edge)에서 에러 신호(errA1)에 따른 DQA1 블락의 불량 여부를(③) 나타내는 로직 레벨을 패드(DQ0)로 전달한다.
이러한 동작을 도 5의 UPL(10)의 구체적인 회로를 참조하여 설명한다. UPL(10)은 제어 신호들(wrtpipe.wrtpipe_b,load,load_b,tpclk,tpclk_b)에 응답하여 데이터 라인(RD<0>)의 데이터를 출력 신호(OUT)로 전송하거나 아니면 각 UPL(10,12,14,11,13,15) 앞단의 UPL에서 제공되는 파이프 라인 출력(pipe)을 출력 신호(OUT)로 전송한다. 그리고, 테스트시, 에러 신호들(errA0,errA1) 각각에 연결되는 제1 비교 신호(cmpn)와 제2 비교 신호(cmpp)에 응답하여 DQA0 블락의 데이터 라인(RDA0<7:0>)의 데이터들의 불량 여부를 나타낸다.
먼저, UPL(10)의 테스트시의 동작을 살펴보면, 제2 비교 신호(cmpp)는 테스트 모드 신호(mode)의 로직 '하이레벨'의 활성화 및 비교 체크 신호(rd_match_enable)의 로직 '로우레벨'의 비활성화에 응답하여 로직 '로우레벨'이 된다. 이로 인하여 트랜지스터(TP1)가 '턴-온'되어 노드 NA를 로직 '하이레벨'로 프리차지(precharge)시킨다. 이는 파이프라인 테스트의 초기화를 나타내며, 노드 NA는 패드(DQ0)로 전달되어 로직 '하이레벨'을 출력한다.
이 후, 비교 체크 인에이블 신호(rd_match_enable)의 로직 '하이레벨'로의 활성화에 응답하여 제2 비교 신호(cmpp)는 로직 '하이레벨'이 되어 트랜지스터(TP1)가 '턴-오프'되지만, 이전의 로직 '하이레벨'은 래치(LAT1)에 의하여 유지된다. 그리고, 로직 '하이레벨'의 비교 체크 인에이블 신호(rd_match_enable)에 응답하여 비교기(21, 도 4)에서 제공되는 DQA0 블락의 불량이 없음을 나타내는 에러 신호(errA0)의 로직 '로우레벨'에 의하여 트랜지스터(TN1)가 '턴-오프'이므로, 노드 NA는 여전히 로직 '하이레벨'을 유지한다. 그래서 로직 '하이레벨'의 노드 NA는 앞단 데이터 래치 신호(load)의 로직 '로우레벨' 및 클럭 신호(tpclk)의 하강 에지에 응답하여 출력 신호(OUT)로 전달된다. 로직 '하이레벨'의 출력 신호(OUT)는 출력 멀티플렉서(OUTMUX)를 통하여 패드(DQ0)로 전달되는 데, 파이프라인 테스트 초기시 설정되는 로직 '하이레벨'과 동일하다. 따라서, DQA0 블락의 불량이 없음을 검증하게 된다.
그러나, DQA0 블락의 불량이 있음을 나타내는 로직 '하이레벨'의 에러신호(errA0)와 연결되는 제1 비교 신호(cmpn)에 응답하여 트랜지스터(TN1)가 '턴-온'되어 노드 NA는 로직 '로우레벨'로 바뀐다. 이 후, 로직 '로우레벨'의 노드 NA는 앞단 데이터 래치 신호(load)의 로직 '로우레벨' 및 클럭 신호(tpclk)의 하강 에지에 응답하여 출력 신호(OUT)로 전달된다. 따라서, 패드(DQ0)로 전달되는 로직 '로우레벨'은 파이프라인 테스트 초기시 설정되는 로직 '하이레벨'에 반전되는 값이다. 이로써 DQA0 블락의 불량이 있음을 검증하게 된다.
다음으로, UPL(10)에서 파이프 라인 구조의 동작을 살펴보면, 데이터 라인(RD<0>)의 데이터를 출력 신호(OUT)로 전송하는 것은 파이프 라인 기입 신호(wrtpipe) 및 앞단 데이터 래치 신호(load)의 로직 '하이레벨'로의 활성화에 응답하여 동작된다. 즉, 데이터 라인 래치 신호(wrtpipe)의 로직 '하이레벨'에 응답하는 전송게이트(TG1)를 통하여 데이터 라인(RD<0>)의 데이터는 노드 NA로 전송된다. 래치(LAT1)에 의하여 노드 NA는 데이터 라인(RD<0>)의 데이터 로직레벨을 유지하고 노드 NB는 그 로직레벨에 반전된다. 노드 NB는 '하이레벨'의 데이터 라인 선택 신호(load)에 응답하는 전송게이트(TG2)를 통하여 노드 NC로 전달되는 데, 이 때 파이프 라인 출력(pipe)과 연결되는 전송게이트(TG5)는 '턴-오프'되기 때문에 파이프 라인 출력(pipe)은 노드 NC로 전달되지 않는다. 노드 NC는 인버터(INV1)에 의하여 반전되어 노드 ND로 전달된다. 이 후, 노드 ND는 클럭 신호(tpclk)의 하강 에지에 응답하는 전송게이트(TG3)를 통하여 노드 NE로 전달되고, 노드 NE 및 이에 반전되는 노드 NF는 래치(LAT2)에 의하여 그 로직레벨들을 각각 래치한다. 노드 NF는 클럭 신호(tpclk)의 상승 에지에 응답하는 전송게이트(TG4)를 통하여 노드NG로 전달되고, 노드 NG는 래치(LAT3)에 의하여 그 로직레벨을 래치하면서 그에 반전되는 로직레벨을 출력 신호(OUT)로 출력한다. 그리하여, UPL(10)은 데이터 라인 래치 신호(wrtpipe) 및 데이터 라인 선택 신호(load)의 로직 '하이레벨'로의 활성화에 응답하고 클럭 신호(tpclk)의 상승 에지에 응답하여 데이터 라인(RD<0>)의 데이터를 출력 신호(OUT)로 전달한다.
계속하여, UPL(10)은 앞단 데이터 래치 신호(load)의 로직 '로우레벨'로의 비활성화에 응답하여 앞단에서 제공되는 파이프 라인 출력(pipe)을 출력 신호(OUT)로 전송한다. 즉, 로직 '로우레벨'의 데이터 라인 선택 신호(load)에 응답하여 전송게이트(TG2)가 '턴-오프'되어 파이프 라인 출력(pipe)은 노드 NC로 전달된다. 이 때, 데이터 라인(RD<0>)의 데이터는 비록 데이터 라인 래치 신호(wrtpipe)의 로직 '하이레벨'에 응답하는 전송게이트(TG1)가 '턴-온'되어 노드 NB로 전달되지만, 로직 '로우레벨'의 데이터 라인 선택 신호(load)에 의하여 전송게이트(TG2)가 '턴-오프'되기 때문에 노드 NC로는 전달되지 않는다. 노드 NC로 전달된 파이프 라인 출력(pipe)은 인버터(INV1)를 통하여 노드 ND로 전달되고, 노드 ND는 클럭 신호(tpclk)의 하강 에지에 응답하는 전송게이트(TG3)와 래치(LAT2)를 통하여 노드 NF로 전달된다. 노드 NF는 클럭 신호(tpclk)의 상승 에지에 응답하는 전송게이트(TG4)와 래치(LAT3)를 통하여 출력 신호(OUT)로 출력한다. 따라서, UPL(10)은 데이터 라인 선택 신호(load)의 로직 '로우레벨'로의 비활성화에 응답하여 앞단에서 제공되는 파이프 라인 출력(pipe)을 출력 신호(OUT)로 전송한다.
그러므로, 앞에서 설정된 바와 같이 제1 UPL 그룹(10,12,14,16)에 속하는UPL(10)은 로직 '하이레벨'의 파이프라인 기입 신호(wrtpipe)에 의하여 래치되는 데이터 라인(RD<0>) 상의 데이터를 앞단 데이터 래치 신호(load)가 로직 '하이레벨'일 때 클럭 신호(tpclk)의 상승 에지(rising edge)에 응답하여 출력 신호(OUT)로 내보낸다. 반면, 앞단 데이터 래치 신호(load)가 로직 '로우레벨'일 때 파이프 라인 출력 신호(pipe)를 클럭 신호(tpclk)의 상승 에지에 응답하여 출력 신호(OUT)로 내보낸다. 따라서, 제1 UPL 그룹(10,12,14,16)에 속하는 나머지 다른 UPL들(12,14,16)도 UPL(10)과 동일하게 동작됨은 물론이다.
그리고, 제2 UPL그룹(11,13,15,17)에 속하는 UPL들(11,13,15,17)은 제1 UPL 그룹(10,12,14,16)과 클럭 신호(tpclk)의 하강 에지에 응답하여 데이터 라인(RD<0>)의 데이터를, 또는 파이프 라인 출력(pipe)을 출력한다는 점에서만 차이가 있다. 따라서, 설명의 중복을 피하기 위하여 UPL들(11,13,15,17)의 구체적인 동작 설명을 생략한다. 간단하게, UPL들(11,13,15,17) 각각은 로직 '하이레벨'의 파이프라이 기입 신호(wrtpipe)에 의하여 래치되는 데이터 라인들(RD<1>,RD<3>,RD<5>,RD<7>) 상의 데이터들을 앞단 데이터 래치 신호(load)가 로직 '하이레벨'일 때 클럭 신호(tpclk)의 하강 에지에 응답하여 출력 신호(OUT)로 출력하고, 앞단 데이터 래치 신호(load)가 로직 '로우레벨'일 때 앞단의 UPL에서 전달되는 파이프 라인 출력 신호(pipe)를 클럭 신호(tpclk)의 하강 에지에 응답하여 출력 신호(OUT)로 출력한다. 그러므로, 통상의 파이프 라인 구조가 갖는 동작(도 2)을 본 발명의 파이프 라인 구조에서도 수행하게 된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명은 파이프라인 구조의 데이터 라인들 상의 데이터들을 테스트할 때, 파이프라인 구조의 마지막 단에 연결되는 비교 제어부를 통하여 하나의 클럭 신호 에지만을 필요로 하여 데이터들의 양불량을 테스트할 수 있기 때문에, 테스트 시간을 크게 줄일 수 있다.
또한, 하나의 DQ 블락의 파이프 라인에 연결되는 하나의 패드를 통하여 2개의 DQ 블락들의 데이터들을 테스트하기 때문에, 테스트시 패드와 연결되는 외부 테스트기(tester)의 드라이버를 절약할 수 있다. 그리하여, 다수개의 패드들을 절약하게 되면, 이들 패드들과 연결되어지던 테스터기의 드라이버들을 다른 용도로 사용할 수 있게 되어 테스트기(tester)의 효용이 증대된다.

Claims (8)

  1. 클럭에 동기되어 동작되는, 복수개의 메모리 셀들을 포함하는 DQ 블락 내 선택되는 메모리 셀들의 데이터들이 데이터 라인들을 통하여 패드로 순차적으로 출력되는 파이프라인 구조를 갖는 반도체 메모리 장치에 있어서,
    상기 데이터 라인들 각각에 연결되어 상기 데이터 라인 상의 데이터를 래치하는 단위 파이프라인 셀(UPL)이 다수개 직렬로 연결되어, 앞단의 상기 UPL 데이터를 뒷단의 상기 UPL 데이터로 전송하여 상기 데이터 라인들 상의 데이터들을 상기 패드로 순차적으로 내보내는 파이프라인; 및
    테스트시, 상기 파이프라인의 마지막 상기 UPL단에 연결되어 상기 데이터 라인들 상의 데이터들의 불량 여부를 테스트하여 발생되는 출력신호를 상기 패드로 연결시키는 비교 제어부를 구비하여,
    상기 클럭의 에지에서 상기 DQ 블락의 불량 여부를 검증하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 비교 제어부는
    상기 선택되는 메모리 셀들에 기입하고자 했던 데이터들과 상기 메모리 셀들에서 독출되는 데이터들을 비교하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 마지막 UPL단은
    상기 테스트시, 상기 비교 제어부에서 제공되는 상기 DQ 블락의 불량임을 나타내는 에러 신호에 응답하여 파이프라인 테스트 초기에 설정되었던 상기 출력신호의 로직레벨을 반전시키는 것을 특징으로 하는 반도체 메모리 장치.
  4. 클럭에 동기되어 동작되는, 복수개의 메모리 셀들을 포함하는 DQ 블락을 다수개 가지고, 상기 DQ 블락 내 선택되는 메모리 셀들의 데이터들이 데이터 라인들을 통하여 패드로 순차적으로 출력되는 파이프라인 구조를 갖는 반도체 메모리 장치에 있어서,
    상기 데이터 라인들 각각에 연결되어 상기 데이터 라인 상의 데이터를 래치하는 단위 파이프라인 셀(UPL);
    상기 데이터 라인들 중 일군의 데이터 라인들에 연결되는 상기 UPL들이 다수개 직렬로 연결되어, 앞단의 상기 UPL 데이터를 뒷단의 상기 UPL 데이터로 전송하여 상기 일군의 데이터 라인들 상의 데이터들을 순차적으로 내보내는 제1 파이프라인 셋트;
    상기 데이터 라인들 중 나머지 일군의 데이터 라인들에 연결되는 상기 UPL들이 다수개 직렬로 연결되어, 앞단의 상기 UPL 출력을 뒷단의 상기 UPL 입력으로 전송하여 상기 나머지 일군의 데이터 라인들 상의 데이터들을 순차적으로 내보내는 제2 파이프 라인 셋트;
    테스트시, 상기 제1 파이프라인 셋트의 마지막 UPL단에 연결되어 상기 DQ 블락에서 제공되는 상기 데이터 라인들 상의 데이터들의 불량 여부를 테스트하는 제1 비교 제어부; 및
    테스트시, 상기 제2 파이프라인 셋트의 마지막 UPL단에 연결되어 상기 DQ 블락과는 다른 DQ 블락에서 제공되는 상기 데이터 라인들 상의 데이터들의 불량 여부를 테스트하는 제2 비교 제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4 항에 있어서, 상기 반도체 메모리 장치는
    상기 클럭의 에지에서 상기 제1 비교 제어부의 출력을, 상기 클럭의 다음 에지에서 상기 제2 비교 제어부의 출력을 상기 패드로 전송하는 출력 멀티플렉서를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제4 항에 있어서, 상기 제1 및 제2 비교 제어부는
    상기 DQ 블락 및 상기 다른 DQ 블락 각각에 대하여 상기 선택되는 메모리 셀들에 기입하고자 했던 데이터들과 상기 메모리 셀들에서 독출되는 데이터들을 각각 비교하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제4 항에 있어서, 상기 제1 및 제2 파이프라인 셋트의 마지막 UPL단들은
    상기 테스트시, 상기 비교 제어부에서 제공되는 상기 DQ 블락 및 상기 다른 DQ 블락의 불량임을 나타내는 에러 신호들 각각에 응답하여 파이프라인 테스트 초기에 설정되었던 상기 출력신호의 로직레벨을 반전시키는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제4 항에 있어서, 상기 데이터 라인들은
    상기 데이터 라인들 중 짝수번에 해당되는 데이터 라인들이 상기 일군의 데이터 라인들이고, 상기 데이터 라인들 중 홀수번에 해당되는 데이터 라인들이 상기 나머지 일군의 데이터 라인들인 것을 특징으로 하는 반도체 메모리 장치.
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