KR100618701B1 - 페일 측정이 가능한 메모리 장치 - Google Patents

페일 측정이 가능한 메모리 장치 Download PDF

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Abstract

메모리 장치의 외부로부터 인가되는 데이타를 수신하는 데이타 입력부와, 상기 데이타 입력부를 통과한 상기 데이타를 수신하여 저장하는 래치부와, 상기 데이타 입력부를 통과한 상기 데이타를 저장하는 메모리 셀 어레이와, 상기 래치부에 저장된 데이타와 상기 메모리 셀 어레이에 저장된 데이타가 상호 동일한 지 여부를 비교하는 데이타 압축기를 구비하여 페일 측정이 가능한 메모리 장치가 제공된다.

Description

페일 측정이 가능한 메모리 장치{Memory device capable of detecting its failure}
도 1은 종래 기술에 따른 메모리 장치의 페일 여부 측정 방법을 도시한다.
도 2는 본 발명에 따른 메모리 장치의 페일 여부 측정 방법을 도시한다.
도 3은 도 2의 래치부의 일 실시예를 설명하는 도면이다.
도 4는 도 3의 회로 동작을 설명하는 파형도이다.
도 5a, 5b는 본 발명에 따른 데이타 압축기의 일 실시예이다.
도 6과 도 7은 도5a의 비교기의 구체적인 실시예를 도시한다.
본 발명은 데이타 압축기를 이용하여 페일 측정이 가능한 메모리 장치에 관한 것이다.
일반적으로, 메모리 장치의 페일 여부를 테스트하는 방법은 다양하다. 종래의 경우, 메모리 장치의 페일 측정 방식중의 하나는 라이트 동작에 의하여 메모리 셀 어레이 내에 데이타를 기록한 다음, 리드 동작에 의하여 메모리 셀 어레이를 저장된 데이타를 독출하여 라이트된 데이타와 리드된 데이타의 동일 여부를 검사하는 것이다.
도 1은 종래 기술에 따른 메모리 장치의 페일 여부 측정 방법을 도시한다. 참고로, 지금부터 본 명세서에서 언급되는 메모리 장치는 DDR SDRAM 그룹(DDRⅠ, DDRⅡ, DDRⅢ,..)을 의미한다.
도 1에서, 라이트 커맨드가 활성화되면, 외부클락(clk)에 동기되어 데이타 입력부(101)로 인가된 데이타(Din<0:15>)는 글로벌 입출력 라인을 통하여 라이트 구동부(102)로 전달된다. 주지된 바와같이, DDR SDRAM 그룹의 메모리 장치에서는 라이트 구동부(102)에 인가되는 데이타를 이븐 데이타(gio_e<0:15>)와 아드 데이타(gio_o<0:15>)로 구분한다. 라이트 구동부(102)로부터 출력된 데이타(lin_e<0:15>, lin_o<0:15>)는 로컬 데이타 라인을 통하여 메모리 셀 어레이(103)에 인가된다.
다음, 리드 커맨드가 활성화되면, 메모리 셀 어레이(103)에 저장된 데이타는 로컬 데이타 라인을 통하여 입출력 감지증폭기(104)로 전달된다. 입출력 감지증폭기(104)에서 증폭된 데이타(tgo_e<0:15>, tgo_o<0:15>)는 글로벌 라인를 통하여 데이타 압축기(data compressor: 105)에 인가된다.
데이타 압축기(105)는 16비트의 데이타를 4비트로 압축한 후, 다시 이들 4비트를 1비트로 압축한다. 예컨대, 리드된 데이타(tgo_e<15>, tgo_e<14>, tgo_e<13>, tgo_e<12>)가 최초에 라이트된 데이타와 동일하면, 1비트의 하이 레벨 데이타(D3)로 표시하여 압축한다. 만약, 리드된 데이타(tgo_e<15>, tgo_e<14>, tgo_e<13>, tgo_e<12>)가 최초에 라이트된 데이타와 동일하지 않으면, 1비트의 로 우 레벨 데이타(D3)로 표시하여 압축한다. 이렇게 함으로써 압축된 데이타(D3)가 로우 레벨인 경우는 데이타 페일이 발생하였음을 나타낸다.
마찬가지로, 데이타(tgo_e<11>, tgo_e<10>, tgo_e<9>, tgo_e<8>)도 1비트의 데이타(D2)로 압축된다. 데이타(tgo_e<7>, tgo_e<6>, tgo_e<5>, tgo_e<4>)도 1비트의 데이타(D1)로 압축된다. 데이타(tgo_e<3>, tgo_e<2>, tgo_e<1>, tgo_e<0>)도 1비트의 데이타(D0)로 압축된다. 위의 경우와 마찬가지로, 데이타(D2, D1, D0)가 하이 레벨이면, 페일이 발생하지 않은 경우이고, 데이타(D2, D1, D0)가 로우 레벨이면 페일이 발생한 경우이다.
다음, 4비트의 데이타(D3, D2, D1, D0)는 1 비트의 데이타로 압축된다. 이 경우, 4비트의 데이타(D3, D2, D1, D0)가 모두 하이 레벨이면 압축된 1 비트의 데이타는 하이 레벨이 되며, 4비트의 데이타(D3, D2, D1, D0)중 적어도 하나 이상이로우 레벨이면 압축된 1 비트의 데이타는 로우 레벨이 되어 메모리 페일을 검출할 수 있다.
이와같이, 데이타 압축기(105)에서는 16비트의 데이타를 1비트의 데이타(tgo_e<0>, tgo_o<0>)로 압축하여 데이타 출력부(106)로 전달한다. 데이타 출력부(106)에 저장된 데이타는 DLL 회로(미도시)에서 발생된 클락에 동기되어 외부로 출력된다.
그런데, 종래의 경우 다음과 같은 문제점이 있다.
예컨대, 리드된 데이타(tgo_e<15>, tgo_e<14>, tgo_e<13>, tgo_e<12>)가 최초에 라이트된 데이타와 동일하지 않으면 로우 레벨 데이타(D3)로 표시되어 압축되 어야 한다. 그러나, 최초에 라이트된 데이타가 모두 하이 레벨의 데이타이고, 리드된 데이타가 모두 로우 레벨의 데이타인 경우에는 압축된 데이타는 하이 레벨을 출력하게 된다. 이는 메모리 장치의 페일을 검출하지 못하는 원인이 된다. 이러한 문제점이 생기는 이유는 최초에 라이트된 데이타와 압축기로 인가된 데이타가 동일한 데이타 인지 여부를 판별하는 수단이 없었기 때문이다.
본 발명은 전술한 문제점을 해결하기 위한 것으로, 라이트 커맨드에 의하여 인가되는 데이타를 소정의 래치부에 저장한 다음, 래치부의 데이타와 데이타 압축기에서 압축되는 데이타를 비교하여 메모리 장치의 라이트 및 리드 동작시 페일이 발생하는 지 여부를 검출하는 페일 측정이 가능한 메모리 장치를 제공한다.
본 발명에 따른 페일 측정이 가능한 메모리 장치는 상기 메모리 장치의 외부로부터 인가되는 데이타를 수신하는 데이타 입력부와, 상기 데이타 입력부를 통과한 상기 데이타를 수신하여 저장하는 래치부와, 상기 데이타 입력부를 통과한 상기 데이타를 저장하는 메모리 셀 어레이와, 상기 래치부에 저장된 데이타와 상기 메모리 셀 어레이에 저장된 데이타가 상호 동일한 지 여부를 비교하는 데이타 압축기를 구비한다.
본 발명의 상기 데이타 압축부는 상기 메모리 셀 어레이에 저장된 데이타의 논리치의 동일 여부를 검출하는 제 1 비교부와, 상기 메모리 셀 어레이에 저장된 데이타와 상기 래치부에 저장된 데이타의 동일 여부를 검출하는 제 2 비교부와, 상 기 제 1 비교부의 검출결과와 상기 제 2 비교부의 검출결과의 동일 여부를 검출하는 제 3비교부를 구비한다.
또한, 본 발명에 따른 페일 측정이 가능한 메모리 장치는 상기 메모리 장치의 외부로부터 인가되는 데이타를 수신하여 N 개의 이븐 데이타군과 N 개의 아드 데이타군으로 분류하여 출력하는 데이타 입력부와, 상기 N 개의 이븐 및 아드 데이타군중에서 각 데이타군의 첫번째 데이타를 저장하는 래치부와,상기 N 개의 이븐 및 아드 데이타군을 저장하는 메모리 셀 어레이와, 상기 래치부에 저장된 상기 각 데이타군의 첫번째 데이타의 논리 레벨과 그에 대응하는 상기 메모리 셀 어레이에 저장된 상기 N 개의 이븐 및 아드 데이타군의 논리 레벨의 동일 여부를 비교하는 데이타 압축기를 구비한다.
본 발명의 상기 데이타 압축부는 상기 메모리 셀 어레이에 저장된 상기 각 데이타군의 논리 레벨의 동일 여부를 검출하는 제 1 비교부와,상기 메모리 셀 어레이에 저장된 상기 각 데이타군의 첫번째 데이타의 논리 레벨과 그에 대응하는 상기 래치부의 각 데이타군의 첫번째 데이타의 논리 레벨의 동일 여부를 검출하는 제 2 비교부와, 상기 제 1 비교부의 검출결과와 상기 제 2 비교부의 검출결과의 동일 여부를 검출하는 제 3비교부를 구비한다.
(실시예)
이하, 도면을 참조하여 본 발명의 실시예에 대하여 성세히 설명한다.
도 2는 본 발명에 따른 메모리 장치의 페일 여부 측정 방법을 설명하는 도면이다.
도 2에서, 라이트 커맨드가 활성화되면, 외부 DLL클락에 동기되어 데이타 입력부(201)로 데이타(Din<0:15>)가 인가된다. 참고로, 데이타(Din<0:15>)는 4개의 데이타 패드를 통하여 인가된다. 제 1 데이타 패드를 통하여 데이타(Din<0>)가 인가되고, 제 2 데이타 패드를 통하여 데이타(Din<1>)가 인가되고, 제 3 데이타 패드를 통하여 데이타(Din<2>)가 인가되고, 제 4 데이타 패드를 통하여 데이타(Din<3>)가 인가된다. 그 후, 위의 경우와 마찬가지로, 제 1 내지 제 4 데이타 패드를 통하여 (Din<4:7>)가 인가된다. 그 다음, 제 1 내지 제 4 데이타 패드를 통하여 (Din<8:11>)가 인가된다. 마지막으로, 제 1 내지 제 4 데이타 패드를 통하여 (Din<12:15>)가 인가된다. 여기서, 데이타(Din<0:3>)는 동일한 논리 레벨이다. 마찬가지로, 데이타(Din<4:7>)는 동일한 논리 레벨이며, 데이타(Din<8:11>)는 동일한 논리 레벨이며, 데이타(Din<12:15>)는 동일한 논리 레벨이다.
도 2에 도시된 본 발명의 실시예가 적용되는 메모리 장치는 DDR SDRAM 그룹이기 때문에 데이타는 외부DLL클락(clk)의 라이징 에지 및 폴링 에지에 동기되어 인가된다. 따라서, 데이타 입력부(201)에 인가되는 데이타(Din<0:15>)는 이븐 데이타 16비트, 아드 데이타 16비트로 이루어져 있다는 사실을 인식하고 있어야 한다. 예컨대, 데이타(Din<1>)는 이븐 데이타(din_e<1>)와 아드 데이타(din_o<1>)로 구성되고, 데이타(Din<4>)는 이븐 데이타(din_e<4>)와 아드 데이타(din_o<4>)로 구성된다.
데이타 입력부(201)는 입력 데이타(Din<0:15>)를 이븐 데이타와 아드 데이타로 분리한다. 도시된 바와같이, 분리된 이븐 및 아드 데이타((gio_e<0:15>), (gio_o<0:15>))는 글로벌 입출력 라인을 통하여 라이트 구동부(202)에 인가된다.
라이트 구동부(202)에 인가된 데이타는 로컬 입출력 라인을 통하여 메모리 셀 어레이(203)에 인가된다.
래치부(207)는 데이타 입력부(201)로부터 출력되는 데이타중에서 이븐 데이타(gio_e<0,4, 8, 12>)와 아드 데이타(gio_o<0,4,8,12>)를 수신한다. 따라서, 래치부(207)에 저장된 데이타는 데이타 입력부(201)에 인가되는 데이타의 논리 레벨과 동일한 논리 레벨을 가진다. 여기서, 이븐 데이타(gio_e<0,4, 8, 12>)와 아드 데이타(gio_o<0,4,8,12>)만을 래치하는 이유는 다음과 같다. 예컨대, 이븐 데이타(gio_e<0>)의 논리 레벨은 이븐 데이타(gio_e<1:3>)의 논리 레벨과 동일하고, 이븐 데이타 데이타(gio_e<4>)의 논리 레벨은 이븐 데이타(gio_e<5:7>)의 논리 레벨과 동일하기 때문에, 그 중의 하나의 데이타만을 비교의 기준으로 하면 편리하기 때문이다. 데이타의 비교 방법은 압축기(205)의 동작을 설명할 때 구체적으로 설명될 것이다. 참고로, 압축기는 메모리 셀 어레이에서 독출된 데이타와 래치부에 저장된 데이타를 어떻게 비교하는 가를 설명한다.
래치부(207)는 신호(rdwtstbp, cnt<0:1>, write)를 수신한다. 라이트 신호(write)가 인에이블되면, 래치부(207)는 데이타 입력부(201)의 출력신호(gio_e<0, 4, 8, 12>), gio_o<0, 4, 8, 12>)를 수신하여 래치한다. 이 때, 데이타 입력부(201)의 출력신호는 도 4에서 알 수 있듯이 리드&라이트 스트로브 펄스 신호(rdwtstbp)에 동기되어 인가된다. 리드 명령이 인가되면, 제어신호(cnt<0:1>)에 의하여 래치부(207)에 저장된 데이타는 데이타 압축기(205) 로 전달된다.
다음, 리드 커맨드가 활성화되면, 메모리 셀 어레이(203)에 저장된 데이타는 로컬 입출력 라인을 통하여 입출력 감지증폭기(204)로 전달된다. 메모리 셀 어레이(203)에서 입출력 감지증폭기(204)로 전달되는 데이타는 이븐 데이타(lio_e<0:15>)와 아드 데이타(lio_o<0:15>)로 표시된다.
입출력 감지증폭기(204)에서 증폭된 데이타(tgo_e<0:15>, tgo_o<0:15>)는 데이타 압축기(205)에 인가된다.
데이타 압축기(205)는 입출력 감지증폭기(204)로부터의 데이타(tgo_e<0:15>, tgo_o<0:15>)와 래치부(207)로부터의 데이타(cgo_e<0, 4, 8, 12>, cgo_o<0, 4, 8, 12>)를 비교한다. 데이타 압축기(205)는 라이트 동작시 래치부에 저장된 데이타와 리드 동작에 의하여 리드된 데이타가 동일한지 여부를 비교한다.
데이타 압축기(205)의 출력신호(tgio_e<0>, tgio_o<0>)는 데이타 출력부(206)에 인가된다. 데이타 출력부(206)에 인가된 데이타는 DLL 회로(미도시)에서 발생된 내부클락에 동기되어 외부로 출력된다. 예컨대, 내부클락의 라이징 에지에 동기되어 신호(tgio_o<0>)가 출력되고, 내부클락의 폴링 에지에 동기되어 신호(tgio_e<0>)가 출력된다.
도 3은 도 2의 래치부의 일 실시예를 설명하는 도면으로, 도 3에서 사용되는 신호는 도 2에서 설명한 바와같다.
도 3의 래치부는 라이트 커맨드가 활성화된 경우, 라이트 신호(write)와 리드&라이트 스트로브 펄스 신호(rdwtstbp)에 의하여 데이타(gio_e<0>)를 수신 및 저 장하고, 리드 커맨드가 활성화된 후 인가되는 제어신호(cnt<0:1>)에 의하여 저장 데이타(gio_e<0>)를 데이타 압축기로 전달하는 회로이다. 래치부(207)에 인가되는 데이타(gio_e<0,4,8,12>, gio_o<0,4,8,12>)는 모두 8비트이므로, 래치부(207)는 도 3의 회로를 8개 구비한다.
도 4는 도 3의 회로 동작을 설명하는 파형도이다.
도 4에서, WT는 라이트 커맨드를 나타내고, RD는 리드 커맨드를 나타낸다. 나머지 신호는 도 2와 도 3에서 설명한 바와같다. 그리고, 도 4의 A와 B는 도 3에서 표시되어 있다.
도 3과 도 4에서 알 수 있듯이, 데이타(gio_e<0>)는 리드&라이트 스트로브 펄스 신호(rdwtstbp)가 로우 레벨(a 구간)로 천이하면 데이타 저장부(30)에 저장된다. 따라서 B노드의 출력은 도 4에서 알 수 있듯이, 하이 레벨이다.
다음, 리드&라이트 스트로브 펄스 신호(rdwtstbp)가 하이 레벨(b 구간)로 천이하면 데이타 저장부(30)에 저장된 데이타는 데이타 저장부(31)로 전달된다.
다음, 리드&라이트 스트로브 펄스 신호(rdwtstbp)가 로우 레벨(c 구간)로 천이하면 데이타 저장부(31)에 저장된 데이타는 데이타 저장부(32)로 전달된다. 따라서, A 노드의 파형은 도 4와 같다.
다음, 리드 커맨드에 의하여 활성화되는 제어신호(cnt<0>)가 하이 레벨이하면 데이타 저장부(32)에 저장된 데이타는 데이타 저장부(33)로 인가된다. 따라서, 데이타 압축기(205)로 데이타(cgo<0>)가 전달된다.
다음, 제어신호(cnt<0>)처럼 리드 커맨드에 의하여 활성화된 제어신호(cnt<1>)에 의하여 데이타 저장부(30)에 저장된 신호가 데이타 저장부(33)로 인가된다. 따라서, 데이타 압축기(205)로 전달되는 데이타(cgo_e<0>)의 파형은 도 4와 같다.
도 5a, 5b는 본 발명에 따른 데이타 압축기의 일 실시예이다.
도 5a의 비교기(51~54)는 입력 데이타가 모두 동일한 논리 레벨을 갖는 지 여부를 판별하는 회로이며, 도 6에 도5a의 비교기(51)의 구체적인 실시예를 도시하였다. 나머지 비교기(52~54)의 회로도 도 6과 동일하다. 따라서, 설명의 편의상 도 6을 참조하여 비교기(51)의 동작만을 설명하기로 한다.
도 6에서, 데이타(tgo_e<0:3>, tgo_o<0:3>)는 감지증폭기(204)로부터 출력된 데이타이다.
도 6에 도시된 바와같이, 낸드 게이트(601)는 이븐 데이타(tgo_e<0:1>)를 수신하고, 낸드 게이트(602)는 이븐 데이타(tgo_e<2:3>)를 수신하며, 노아 게이트(605)는 이븐 데이타(tgo_e<0:1>)를 수신하고, 노아 게이트(606)는 이븐 데이타(tgo_e<2:3>)를 수신한다. 낸드 게이트(601)의 출력신호와 낸드 게이트(602)의 출력신호는 노아 게이트(603)에 인가된다. 노아 게이트(603)의 출력신호는 인버터(604)에 인가된다. 노아 게이트(605)의 출력신호와 노아 게이트(606)의 출력신호는 낸드 게이트(607)에 인가된다. 인버터(604)의 출력신호와 낸드 게이트(607)의 출력신호는 낸드 게이트(608)에 인가된다. 낸드 게이트(608)의 출력신호는 "tgo_eA"이다.
낸드 게이트(611)는 아드 데이타(tgo_o<0:1>)를 수신하고, 낸드 게이트(612) 는 아드 데이타(tgo_o<2:3>)를 수신하며, 노아 게이트(615)는 아드 데이타(tgo_o<0:1>)를 수신하고, 노아 게이트(616)는 아드 데이타(tgo_o<2:3>)를 수신한다. 낸드 게이트(611)의 출력신호와 낸드 게이트(612)의 출력신호는 노아 게이트(613)에 인가된다. 노아 게이트(613)의 출력신호는 인버터(614)에 인가된다. 노아 게이트(615)의 출력신호와 노아 게이트(616)의 출력신호는 낸드 게이트(617)에 인가된다. 인버터(614)의 출력신호와 낸드 게이트(617)의 출력신호는 낸드 게이트(618)에 인가된다. 낸드 게이트(618)의 출력신호는 "tgo_oA"이다.
도 6에 도시된 회로의 동작은 다음과같다.
이븐 데이타(tgo_e<0:3>)의 논리 레벨이 모두 같은 경우, 낸드 게이트(608)의 출력신호(tgo_eA)는 하이 레벨이다. 즉, 이븐 데이타(tgo_e<0:3>)의 논리 레벨이 모두 하이 레벨 또는 모두 로우 레벨인 경우에는 낸드 게이트(608)의 출력신호(tgo_eA)는 하이 레벨이다. 그러나, 이븐 데이타(tgo_e<0:3>)중의 어느 하나가 다른 논리 레벨을 갖는 경우에는 낸드 게이트(608)의 출력신호(tgo_eA)는 로우 레벨이다.
아드 데이타(tgo_o<0:3>)의 경우도 위의 경우와 동일하다.
도 2에서 설명한 바와같이, 메모리 셀 어레이(203)에 저장되는 이븐 데이타(lio_e<0:3>)는 모두 동일한 논리 레벨을 갖는다. 따라서, 리드 동작에 의하여 메모리 셀 어레이(203)로부터 독출된 데이타(tgo_e<0:3>)가 모두 동일한 논리 레벨을 갖는 경우에만 낸드 게이트(608)의 출력신호(tgo_eA)는 하이 레벨이 된다. 만약, 메모리 셀 어레이에 저장된 데이타중의 적어도 하나에 페일이 발생한 경우 도 6의 회로에서 이를 검출한다. 페일이 있는 경우, 낸드 게이트(608)의 출력신호(tgo_eA)는 로우 레벨이 된다. 아드 데이타(tgo_o<0:3>)의 경우도 위의 경우와 마찬가지이다.
도 5a의 비교기(55~58)는 입력 데이타의 논리 레벨이 상호 일치하는 지를 비교하는 회로이며, 도 7에 도5a의 비교기(55)의 구체적인 실시예를 도시하였다. 나머지 비교기(56~58)의 회로도 도 7과 동일하다. 따라서, 설명의 편의상 도 7을 참조하여 비교기(55)의 동작만을 설명하기로 한다.
도 7에서, 데이타(cgo_e<0>, cgo_o<0>)는 래치부(207)에서 출력된 데이타이고, 데이타(tgo_e<0>, tgo_o<0>)는 비교부(51)에서 출력된 신호이다.
도 7에 도시된 바와같이, 낸드 게이트(701)는 데이타(cgo_e<0>)와 데이타(tgo_e<0>)를 수신하고, 노아 게이트(702)도 데이타(cgo_e<0>)와 데이타(tgo_e<0>)를 수신한다. 노아 게이트(702)의 출력신호는 인버터(703)에 인가된다. 낸드 게이트(702)의 출력신호와 인버터(703)의 출력신호는 낸드 게이트(704)에 인가된다. 낸드 게이트(704)의 출력신호는 "comp_e_on1"이다.
낸드 게이트(711)는 데이타(cgo_o<0>)와 데이타(tgo_o<0>)를 수신하고, 노아 게이트(712)도 데이타(cgo_o<0>)와 데이타(tgo_o<0>)를 수신한다. 노아 게이트(712)의 출력신호는 인버터(713)에 인가된다. 낸드 게이트(712)의 출력신호와 인버터(713)의 출력신호는 낸드 게이트(714)에 인가된다. 낸드 게이트(714)의 출력신호는 "comp_o_on1"이다.
도 7의 회로 동작은 다음과 같다.
데이타(cgo_e<0>)와 데이타(tgo_e<0>)의 논리 레벨이 모두 같으면 낸드 게이트(704)의 출력신호는 하이 레벨이며, 데이타(cgo_e<0>)와 데이타(tgo_e<0>)의 논리 레벨이 서로 다르면 낸드 게이트(704)의 출력신호는 로우 레벨이다.
데이타(cgo_e<0>)는 라이트 동작시 저장된 데이타이므로 리드되어 압축된 데이타(tgo_e<0>)와 동일한 논리 레벨을 갖는 경우, 페일이 발생하지 않았음을 의미한다. 반면에, 데이타(cgo_e<0>)와 데이타(tgo_e<0>)가 서로 다른 논리 값을 갖는 경우에는 메모리셀 어레이내에 페일이 발생하였음을 의미한다.
마찬가지로, 데이타(cgo_o<0>)와 데이타(tgo_o<0>)의 논리 레벨이 모두 같으면 낸드 게이트(714)의 출력신호는 하이 레벨이며, 데이타(cgo_o<0>)와 데이타(tgo_o<0>)의 논리 레벨이 서로 다르면 낸드 게이트(714)의 출력신호는 로우 레벨이다.
위의 경우와 마찬가지로, 데이타(cgo_o<0>)는 라이트 동작시 저장된 데이타이므로 리드된 데이타(tgo_o<0>)와 동일한 논리 레벨을 갖는 경우, 페일이 발생하지 않았음을 의미한다. 반면에, 데이타(cgo_o<0>)와 데이타(tgo_o<0>)가 서로 다른 논리 값을 갖는 경우에는 메모리셀 어레이내에 페일이 발생하였음을 의미한다.
도 5b는 도 5a의 비교기(51~58)의 출력신호를 수신하여 라이트된 데이타와 리드된 데이타가 상호 일치하는 지 여부를 최종적으로 종합하여 판별하는 회로이다.
도 5b에서, 낸드 게이트(501)는 비교기(51~54)의 출력신호중 데이타(tgo_eA, tgo_eB, tgo_eC, tgo_eD)를 수신한다. 낸드 게이트(502)는 비교기(55~58)의 출력 신호중 데이타(comp_e_on<1:4>)를 수신한다. 인버터(503)는 낸드 게이트(501)의 출력신호를 수신하며, 인버터(504)는 낸드 게이트(502)의 출력신호를 수신한다. 낸드 게이트(505)는 인버터(503)의 출력신호와 인버터(504)의 출력신호를 수신한다. 인버터(506)는 낸드 게이트(505)의 출력신호를 수신한다. 낸드 게이트(507)는 인버터(506)의 출력신호와 제어신호(/ctr)를 수신하며, 노아 게이트(508)는 인버터(506)의 출력신호와 제어신호(ctr)를 수신한다. 낸드 게이트(507)의 출력신호는 풀업 트랜지스터(P51)의 게이트에 인가되고, 노아 게이트(508)의 출력신호는 풀다운 트랜지스터(N51)의 게이트에 인가된다. 풀업 트랜지스터(P51)는 전원전압과 노드(a)사이에 연결되며, 풀다운 트랜지스터(N51)는 노드(a)와 접지사이에 연결된다. 노드(a)의 출력신호는 "tgio_e<0>"이다.
낸드 게이트(511)는 비교기(51~54)의 출력신호중 데이타(tgo_oA, tgo_oB, tgo_oC, tgo_oD)를 수신한다. 낸드 게이트(512)는 비교기(55~58)의 출력신호중 데이타(comp_o_on<1:4>)를 수신한다. 인버터(513)는 낸드 게이트(511)의 출력신호를 수신하며, 인버터(514)는 낸드 게이트(512)의 출력신호를 수신한다. 낸드 게이트(515)는 인버터(513)의 출력신호와 인버터(514)의 출력신호를 수신한다. 인버터(516)는 낸드 게이트(515)의 출력신호를 수신한다. 낸드 게이트(517)는 인버터(516)의 출력신호와 제어신호(/ctr)를 수신하며, 노아 게이트(518)는 인버터(516)의 출력신호와 제어신호(ctr)를 수신한다. 낸드 게이트(517)의 출력신호는 풀업 트랜지스터(P52)의 게이트에 인가되고, 노아 게이트(518)의 출력신호는 풀다운 트랜지스터(N52)의 게이트에 인가된다. 풀업 트랜지스터(P52)는 전원전압 과 노드(b)사이에 연결되며, 풀다운 트랜지스터(N52)는 노드(b)와 접지사이에 연결된다. 노드(b)의 출력신호는 "tgio_o<0>"이다.
도 5b의 회로 동작은 다음과 같다.
낸드 게이트(501)에 인가되는 신호가 모두 하이 레벨이고, 낸드 게이트(502)에 인가되는 신호가 모두 하에 레벨이 경우, 풀업 트랜지스터(P51)가 턴온된다. 따라서, 출력신호(tgio_e<0>)는 하이 레벨이다. 이 경우는 메모리 셀 어레이내에 페일이 없는 경우이다.
그러나, 낸드 게이트(501)에 인가되는 신호의 논리치가 서로 다르거나, 낸드 게이트(502)에 인가되는 신호의 논리치가 서로 다른 경우, 풀다운 트랜지스터(N51)가 턴온된다. 따라서, 출력신호(tgio_e<0>)는 로우 레벨이다. 이 경우는 메모리 셀 어레이내에 페일이 있는 경우이다.
마찬가지로, 낸드 게이트(511, 512)에 인가되는 신호가 모두 하이 레벨인 경우 출력신호(tgio_o<0>)는 하이 레벨이고, 낸드 게이트(511, 512)에 인가되는 신호가 서로 다른 경우 출력신호(tgio_o<0>)는 로우 레벨이다.
이상에서 알 수 있듯이, 본 발명은 라이트 동작시 래치부에 저장된 데이타와 리드 동작시 메모리 셀 어레이로부터 출력된 데이타를 데이타 압축기에서 비교하여 동일한지 여부를 판별한다. 비교 결과, 래치부에 저장된 데이타와 리드 동작시에 독출된 데이타가 동일하면 하이 레벨의 신호(tgio_e<0>, tgio_o<0>)를 출력한다. 반면에, 래치부에 저장된 데이타와 리드 동작시에 독출된 데이타가 서로 다르면 로우 레벨의 신호(tgio_e<0>, tgio_o<0>)를 출력한다.
따라서, 본 발명에서와 같이 데이타 비교 기능을 갖는 데이타 압축기를 사용함으로써 메모리 셀 어레이내에 데이타 페일이 있는 지 여부를 외부에서 측정할 수 있다.
이상에서 살펴 본 바와같이, 본 발명의 회로를 사용하는 경우, 메모리 셀 어레이내의 페일 발생 여부를 효과적으로 판별할 수 있다.
특히, 메모리 셀 어레이내에 라이트된 데이타군의 논리 레벨이 모두 바뀌는 경우에도 이를 판별할 수 있음을 알 수 있다.

Claims (4)

  1. 페일 측정이 가능한 메모리 장치에 있어서,
    상기 메모리 장치의 외부로부터 인가되는 데이타를 수신하는 데이타 입력부와,
    상기 데이타 입력부를 통과한 상기 데이타를 수신하여 저장하는 래치부와,
    상기 데이타 입력부를 통과한 상기 데이타를 저장하는 메모리 셀 어레이와,
    상기 래치부에 저장된 데이타와 상기 메모리 셀 어레이에 저장된 데이타가 상호 동일한 지 여부를 비교하는 데이타 압축기를 구비하는 페일 측정이 가능한 메모리 장치.
  2. 제 1항에 있어서,
    상기 데이타 압축부는
    상기 메모리 셀 어레이에 저장된 데이타의 논리치의 동일 여부를 검출하는 제 1 비교부와,
    상기 메모리 셀 어레이에 저장된 데이타와 상기 래치부에 저장된 데이타의 동일 여부를 검출하는 제 2 비교부와,
    상기 제 1 비교부의 검출결과와 상기 제 2 비교부의 검출결과의 동일 여부를 검출하는 제 3비교부를 구비하는 것을 특징으로 하는 페일 측정이 가능한 메모리 장치.
  3. 페일 측정이 가능한 메모리 장치에 있어서,
    상기 메모리 장치의 외부로부터 인가되는 데이타를 수신하여 N 개의 이븐 데이타군과 N 개의 아드 데이타군으로 분류하여 출력하는 데이타 입력부와,
    상기 N 개의 이븐 및 아드 데이타군중에서 각 데이타군의 첫번째 데이타를 저장하는 래치부와,
    상기 N 개의 이븐 및 아드 데이타군을 저장하는 메모리 셀 어레이와,
    상기 래치부에 저장된 상기 각 데이타군의 첫번째 데이타의 논리 레벨과 그에 대응하는 상기 메모리 셀 어레이에 저장된 상기 N 개의 이븐 및 아드 데이타군의 논리 레벨의 동일 여부를 비교하는 데이타 압축기를 구비하는 페일 측정이 가능한 메모리 장치.
  4. 제 3 항에 있어서,
    상기 데이타 압축부는
    상기 메모리 셀 어레이에 저장된 상기 각 데이타군의 논리 레벨의 동일 여부를 검출하는 제 1 비교부와,
    상기 메모리 셀 어레이에 저장된 상기 각 데이타군의 첫번째 데이타의 논리 레벨과 그에 대응하는 상기 래치부의 각 데이타군의 첫번째 데이타의 논리 레벨의 동일 여부를 검출하는 제 2 비교부와,
    상기 제 1 비교부의 검출결과와 상기 제 2 비교부의 검출결과의 동일 여부를 검출 하는 제 3비교부를 구비하는 것을 특징으로 하는 페일 측정이 가능한 메모리 장치.
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