KR100936791B1

KR100936791B1 - 반도체 메모리장치 및 이의 병렬 테스트방법

Info

Publication number: KR100936791B1
Application number: KR1020080019661A
Authority: KR
Inventors: 변희진
Original assignee: 주식회사 하이닉스반도체
Priority date: 2008-03-03
Filing date: 2008-03-03
Publication date: 2010-01-14
Also published as: KR20090094605A

Abstract

본 발명은 반도체 메모리장치의 병렬 테스트시 데이터를 압축한 결과가 칩 외부로 올바르게 출력되도록 하는 기술에 관한 것으로, 본 발명에 따른 반도체 메모리장치는, 병렬 테스트 모드시 리드된 데이터들을 압축해 압축결과를 출력하는 데이터 압축부; 및 상기 압축결과를 전달하는 테스트용 글로벌 입/출력 라인을 포함하며, 상기 압축결과가 상기 테스트용 글로벌 입/출력 라인에 실리는 타이밍에 인에이블되어 파이프래치로 전달되는 신호를 병렬 테스트 모드시의 핀스트로브 신호로 사용하는 것을 특징으로 한다.

메모리장치, 병렬 테스트, 핀스트로브 신호

Description

반도체 메모리장치 및 이의 병렬 테스트방법{Semiconcuctor memory device and paralel test method of the same}

본 발명은 반도체 메모리장치에 관한 것으로, 더욱 상세하게는 메모리장치의 병렬 테스트시 핀스트로브 신호의 타이밍이 어긋나 올바른 압축결과가 출력되지 못하는 문제점을 해결하기 위한 기술에 관한 것이다.

본 발명은 반도체 메모리장치의 병렬 테스트시 핀스트로브 신호의 타이밍을 어떻게 제어할 것인가에 관한 것이므로, 우선 메모리장치의 병렬 테스트란 무엇인가에 대하여 알아보기로 한다.

공정 기술의 발달과 더불어 반도체 메모리장치가 고집적화되면서 칩의 신뢰성을 보증하기 위해서 제조 후 고가의 테스트장비로 장시간에 걸쳐 테스트를 하게 된다.

소자 테스트 기술은 신뢰성 있게 테스트하는 것도 중요하지만, 수천만 개의 셀(cell)에 대하여 고속으로 테스트 가능하여야 한다. 특히, 반도체 메모리소자의 개발기간의 단축과 아울러 제품 출하까지 테스트시간의 단축 여부가 곧 바로 제품 제조비용(cost)에 영향을 미치기 때문에 테스트시간의 단축은 생산의 효율성 및 제조업체 간의 경쟁에서 매우 중요한 이슈로 작용하고 있다.

일반적으로 반도체 메모리장치에서는, 메모리 칩(memory chip)을 생산하여 셀의 우량/불량(pass/fail)여부를 가리고자 할 때 1개의 셀씩 테스트를 할 경우, 고집적화된 메모리장치의 테스트시간은 오래 걸릴 뿐 아니라 비용의 증가를 가져온다.

따라서, 테스트 시간을 줄이고자 하는 목적으로 병렬 테스트 모드를 사용한다.

병렬 테스트(parallel test)는 다수의 셀에 같은 데이터를 라이트한 후 리드시에 배타적 오아(exclusive or) 논리 게이트를 사용하여 압축해, 다수의 셀에서 같은 데이터가 읽혀지면 '1'로서 우량 판정을 내리고, 하나라도 다른 데이터가 읽혀지면 '0'으로 불량 처리함으로써 테스트시간을 줄인다.

즉, 다수개의 동일한 데이터를 쓰고 이를 한번에 읽으면서 모두 동일한 데이터가 올바로 쓰여졌는지를 확인해 불량 셀의 유무를 테스트하는 것을 병렬 테스트라 한다.

이제, 메모리장치에서의 핀스트로브 신호에 대해 알아본다.

동기식 반도체 메모리장치(SDRAM: Synchronous Dynamic Random Access Memory)가 SDR(Single Data Rate)에서 DDR(Double Data Rate), DDR2, DDR3 등으로 발전함에 따라 프리패치 스킴(prefetch scheme)을 사용하고 있다.

프리패치 스킴이란 메모리장치의 코어(core) 영역의 동작 스피드를 늘리는데 따르는 제약을 극복하기 위한 것인데, 동작 스피드를 늘리기 힘든 코어 영역에서는 데이터를 병렬(parallel)로 처리하고, 데이터의 입/출력 시에는 직렬(serial)로 빠르게 데이터를 입/출력하는 방식을 말한다.

그 예로, DDR2 메모리장치의 경우는 4비트 프리패치 스킴을 사용하고 있는데, 이는 리드(read) 명령에 의해 4비트의 데이터를 메모리 셀로부터 병렬로 리드하고, 리드된 4비트의 데이터를 2클럭 사이클(cycle) 동안 동일한 데이터 핀(DQ pin)을 통해 직렬로 출력하는 방식이다.

잘 알려진 바와 같이, 프리패치 스킴을 사용하기 위해서는 데이터 핀을 통해 데이터를 직렬로 연속적으로 출력해주기 위한 장치가 필요한데, 이러한 장치를 파이프래치(pipe latch)라고 한다. 그리고 데이터가 파이프래치에 실리는 타이밍을 결정해주는 신호가 필요한데 이러한 신호를 핀스트로브 신호 또는 파이프래치 입력신호라고 하며 보통 기호로 PIN 또는 PINB와 같이 표현한다.

도 1은 종래의 반도체 메모리장치에서 데이터가 글로벌 입/출력 라인(GIO) 또는 테스트용 글로벌 입/출력 라인(TGIO)으로 전달되는 부분을 도시한 도면이다.

로컬 입/출력 라인들(LIO/LIOB)을 통해 전달된 데이터들은 입/출력 스트로브 신호(IOSASTBP)에 의해 스트로빙(strobing)되는 입/출력 센스앰프들(110, IOSA: Input/Output Sense Amplifier)에 의해 증폭되어 글로벌 입출력 라인(GIO: Global Input/Output line)으로 전달되거나 압축부(140)로 전달된다.

GIO 드라이버들(120)은 입/출력 센스앰프들(110)에 의해 증폭된 데이터들을 글로벌 입/출력 라인들(GIO)에 실어주는 드라이버이며, 글로벌 입/출력 라인들(GIO)에 실린 데이터들은 글로벌 입/출력 라인(GIO)을 통해 데이터 핀(DQ pin) 부근의 파이프래치까지 전달되어 칩(chip) 외부로 출력된다.

TGO 드라이버들(130)은 PT 신호가 인에이블되는 병렬 테스트 모드시에 동작해 입/출력 센스앰프들(110)에 의해 증폭된 데이터들을 압축부(140)로 전달한다.

압축부(140)는 데이터들이 서로 동일한 논리값을 가지는지 아닌지를 판별하여 그 압축결과를 테스트용 글로벌 입/출력 라인(TGIO)으로 출력한다. 도면을 보면 압축부(140)로 입력되는 데이터들은 다수 개이지만(도면의 경우 16개) 압축부(140)로부터 압축결과는 하나만이 출력됨을 확인할 수 있다. 이는 압축결과는 여러 개의 데이터가 서로 동일한지 아닌지만을 판단한 결과이기 때문이다. 압축부(140)가 압축결과를 테스트용 글로벌 입/출력 라인(TGIO)에 실어주는 타이밍은 테스트 스트로브 신호(IOSASTBPT)에 의해 결정된다.

지연부(150)는 입/출력 스트로브 신호(IOSASTBP)를 지연시켜 테스트 스트로브 신호(IOSASTBPT)를 생성한다. 입/출력 스트로브 신호(IOSASTBP)는 데이터가 입/출력 센스앰프(110)로부터 글로벌 입/출력 라인(GIO) 또는 압축부(140)로 입력되는 타이밍을 결정하기 위한 신호이고, 테스트 스트로브 신호(IOSASTBPT)는 압축부(140)의 압축결과가 테스트용 글로벌 입/출력 라인(TGIO)으로 전달되는 타이밍을 결정하기 위한 신호이다. 따라서 지연부(150)는 압축부(140)가 데이터들을 압축해서 압축결과를 출력하는데 걸리는 시간만큼의 지연값을 가지게 된다. 지연부(150)는 병렬 테스트 모드가 아닐 시(PT 디스에이블시)에는 테스트 스트로브 신 호(IOSASTBPT)를 인에이블시키지 않는다. 병렬 테스트 모드가 아닐 때에는 압축결과를 테스트용 글로벌 입/출력 라인(TGIO)으로 전달할 필요가 없기 때문이다.

도 2는 도 1의 압축부(140)의 상세 도면이다.

압축부(140)는 앞서 설명한 바와 같이, 다수의 데이터들(TGO<0:15>)이 서로 동일한 논리값을 가지는지 아닌지를 판별한다.

압축부(140)가 한번에 압축하는 데이터의 갯수는 설계에 따라 달라질 수 있으나, 이하에서는 도면과 같이 압축부(140)가 16개의 데이터(TGO<0:15>)를 압축하는 것으로 가정하고 설명하기로 한다. 압축부(140)는 크게 조합부(210)와 출력부(220)로 구성된다. 조합부(210)는 데이터들(TGO<0:15>)을 압축하고, 출력부(220)는 조합부(210)에 의해 압축된 결과를 적절한 타이밍에 테스트용 글로벌 입/출력 라인(TGIO)으로 전달한다.

압축부(140)로 입력된 16개의 데이터(TGO<0:15>)는 4개의 배타적 노아게이트들(211)에 각각 4개씩 입력된다. 데이터들(TGO<0:3>, TGO<4:7>, TGO<8:11>, TGO<12:15>)이 서로 동일한 경우 배타적 노아게이트들(211)은 '하이'를 출력하지만, 하나라도 다른 데이터가 있는 경우에는 '로우'를 출력한다.

배타적 노아게이트들(211)의 출력은 앤드게이트(212+213)로 입력된다. 배타적 노아게이트들(211)의 출력이 모두 '하이'인 경우 앤드게이트(212+213)의 출력은 '하이'가 되지만 배타적 노아게이트들(211)의 출력중 하나라도 '로우'가 있는 경우 앤드게이트(212+213)의 출력은 '로우'가 된다. 즉, 앤드게이트(212+213)의 출력이 '하이'라 함은 압축부(140)로 입력된 16개의 데이터(TGO<0:15>)가 모두 동일하다는 것을 의미하게 되고, 이는 곧 16개의 데이터(TGO<0:15>) 중에는 잘못된 데이터가 없음을 의미한다. 앤드게이트(212+213)의 출력이 '로우'라 함은 압축부(140)로 입력된 16개의 데이터(TGO<0:15>) 중 적어도 하나 이상의 다른 데이터가 있다는 것을 의미하게 되고, 이는 곧 16개의 데이터(TGO<0:15>) 중 잘못된 데이터가 적어도 하나 이상 있다는 것을 의미하게 된다.

이렇게 조합부(210)에 의해 압축된 압축결과는 출력부(220)에 의해 출력된다. 출력부(220)가 조합부(210)의 압축결과를 출력하는 타이밍은 테스트 스트로브 신호(IOSASTBPT)에 의해 결정된다.

출력부(220)는 테스트 스트로브 신호(IOSASTBPT)와 조합부(210)의 압축결과를 반전하여 입력받아 풀업 트랜지스터(225)를 구동하는 낸드게이트(222)와, 테스트 스트로브 신호를 반전한 신호(IOSASTBPTB)와 조합부(210)의 압축결과를 반전하여 입력받아 풀다운 트랜지스터(226)를 구동하는 노아게이트(224)를 포함하여 구성된다.

테스트 스트로브 신호가 디스에이블된 동안(IOSASTBPT='로우', IOSASTBPTB='하이')에는 낸드게이트(222)와 노아게이트(224)는 풀업 및 풀다운 트랜지스터(225, 226)를 구동하지 못한다. 그러나 테스트 스트로브 신호가 인에이블된 동안(IOSASTBPT='하이', IOSASTBPTB='로우')에는 앤드게이트(212+213)의 출력값이 '하이'이면 풀다운 트랜지스터(226)가 온되어 테스트용 글로벌 입/출력 라인(TGIO)으로 '로우'가 전달된다. 그리고 앤드게이트(212+213)의 출력값이 '로우'이면 풀업 트랜지스터(225)가 온 되어 테스트용 글로벌 입/출력 라인(TGIO)으로 '하이'가 전 달된다.

즉, 출력부(220)는 테스트 스트로브 신호(IOSASTBPT)에 의해 스트로빙(strobing)되며, 앤드게이트(212+213)의 출력값을 반전하여 테스트용 글로벌 입/출력 라인(TGIO)으로 출력한다.

도 3은 종래의 반도체 메모리장치에서 노멀모드 또는 병렬 테스트 모드에 따라 핀스트로브 신호를 선택하는 부분을 도시한 도면이다.

도면의 PINB 신호는 노멀 모드시의 핀스트로브 신호로서, 입/출력 센스앰프(110)를 스트로빙하는 입/출력 스트로브 신호(IOSASTBP)를 이용해 만들어지는 신호이다. 그리고 입/출력 스트로브 신호(IOSASTBP)는 데이터가 로컬 입/출력 라인(LIO/LIOB)으로부터 글로벌 입출력 라인(GIO)으로 실리는 시점(노멀 모드시) 또는 데이터가 로컬 입/출력 라인(LIO/LIOB)으로부터 압축부(140)로 전달되는 시점을 결정하는 신호이다.

따라서 입/출력 스트로브 신호(IOSASTBP)가 인에이블되는 시점에 PINB 신호가 인에이블 되게 하고, 이를 핀 스트로브 신호로 사용하는 것이다. 데이터가 입/출력 스트로브 신호(IOSASTBP)에 의해 스트로빙되어 글로벌 입/출력 라인(GIO)에 실리는 것과 동시에 PINB 신호를 인에이블하여 전달한다면, 데이터와 PINB 신호가 같은 시점에 출발하여 비슷한 거리를 달리게 되기 때문에 데이터가 파이프래치에 입력되어야 할 시점을 맞추는 것이 가능하기 때문이다.

물론 입/출력 스트로브 신호(IOSASTBP)에 의해 PINB 신호가 생성되어 전달되면서 약간의 딜레이 튜닝 또는 펄스 폭의 조절은 있을 수 있지만, 기본적으로 PINB 신호는 입/출력 스트로브 신호(IOSASTBP)와 동일한 타이밍에 인에이블되어 전달되는 신호이다. 일반적으로, 입/출력 스트로브 신호(IOSASTBP)는 '하이'로 인에이블되는 반면에 PINB 신호는 '로우'로 인에이블되기 때문에 PINB 신호는 입/출력 스트로브 신호(IOSASTBP)를 반전하여 생성하게 된다.

도면을 참조하면, 노멀 모드시에는 병렬 테스트모드 신호(PT)가 '로우'레벨을 가지기 때문에 패스게이트 PG1이 온되어 PINB 신호가 그대로 핀스트로브 신호로서 전달된다. 핀스트로브 신호(PINB)는 쉬프트부(320)로 입력되는데 쉬프트부(320)에서는 핀스트로브 신호(PINSTB)를 반클럭씩 쉬프트시켜 PINB<0:3>을 생성한다. PINB<0>는 PINB 신호이고, PINB<1>, PINB<2>, PINB<3>은 각각 반클럭씩 쉬프트된 신호에 해당한다.

PINB<0>는 파이프래치에 첫번째로 도착하는 데이터를 입력하는 핀스트로브 신호이며, PINB<1>은 두번째로 도착하는 데이터를 입력하는 핀스트로브 신호, PINB<2>는 세번째로 도착하는 데이터를 입력하는 핀스트로브 신호, PINB<3>은 네번째로 도착하는 데이터를 입력하는 핀스트로브 신호이다. 프리패치를 4비트씩 하는 경우 파이프래치는 4개의 데이터를 프리패치하여 직렬로 출력하기 때문이다. 프리패치 스킴에 따라(몇 비트씩 하느냐에 따라) 핀스트로브 신호의 갯수는 PINB<0:N>과 같이 변경될 수 있다.

병렬 테스트 모드시에는 병렬 테스트 모드 신호(PT)가 '하이'레벨을 가지기 때문에 패스게이트 PG2가 온된다. 따라서 PINB 신호는 노멀 모드시와는 다르게 지연라인(310)를 더 거치게 된다. 병렬 테스트 모드시에는 데이터가 바로 출력되지 아니하며 도 3에 도시된 것과 같은 압축부(140)를 통해 압축이 된 후에 압축결과가 출력된다. 따라서 노멀 모드시보다 데이터가 출력되는데 더 많은 시간이 걸리며, 지연라인(310)는 이 지연값을 반영하기 위해 존재한다.

데이터는 병렬 테스트 모드시에 노멀 모드시보다 도 3의 압축부(140)의 지연값만큼 지연되어 출력되는 것이기 때문에, 지연라인(310)는 데이터가 압축부(140)를 통과하는데 걸리는 시간만큼의 지연 값을 갖도록 설계된다.

도 4는 도 3에서 설명한 것과 같은 방식으로 노멀 모드시의 핀스트로브 신호와 병렬 테스트 모드시의 핀스트로브 신호를 생성할 때의 문제점을 도시한 도면이다.

앞서 설명한 것과 같이, 병렬 테스트 모드시에는 데이터가 압축부(140)를 거쳐서 출력되어야 한다. 따라서 핀스트로브 신호(PINB)도 노멀 모드시보다는 더 지연되어야 하는데 이 지연값을 지연라인(310)를 통해 반영하고 있다. 이러한 지연라인(310)은 긴 길이(long length)를 갖는 인버터와 캐패시터 등으로 구성되어 전원전압의 변동과 같은 칩 내의 여러 가지 요소의 영향에 따른 스큐 변화(skew variation)가 크다. 따라서 지연라인(310)은 병렬 테스트 모드시 데이터가 압축부(140)를 통과하는데 걸리는 시간을 정확하게 반영하지 못한다.

도면의 상단은 노멀 모드시에 데이터(GIO)와 핀스트로브 신호(PINB) 사이의 타이밍을 도시하고 있다. 이때는 빠른 조건(FF, 칩의 PVT 조건 등이 빠른 특성을 가질 때)에서나 느린 조건(SS)에서나 핀 스트로브 신호(PINB)가 데이터(GIO)의 범위 내에서 인에이블되기 때문에, 데이터(GIO)가 올바르게 파이프래치에 입력되는 것이 가능하다. 노멀 모드시에는 데이터(GIO)와 핀스트로브 신호(PINB) 사이에 스큐 변화가 생길 요소가 적기 때문이다.

도면의 하단은 병렬 테스트 모드시에 데이터(TGIO, 병렬 테스트 모드시이므로 정확하게는 데이터를 압축한 결과)와 핀스트로브 신호(PINB) 사이의 타이밍을 도시하고 있다. 앞서 설명한 바와 같이, 지연라인(310)은 칩 내의 조건에 따라 지연값이 달라질 수밖에 없으며, 지연라인(310)의 지연값 변화량은 압축부(140)의 지연값 변화량과는 차이가 나기 마련이다. 따라서 칩 내의 조건이 변화하면 핀스트로브 신호(PINB)가 데이터(TGIO)의 범위를 벗어나서 인에이블 될 수 있다. 도면을 보면, 빠른 조건(FF)에서는 핀스트로브 신호(PINB)가 데이터(TGIO)의 범위 내에서 인에이블 되지만, 느린 조건(SS)에서는 핀스트로브 신호(PINB)가 데이터(TGIO)의 범위를 벗어나 인에이블되는 것을 확인할 수 있다. 이렇게 되면 데이터(TGIO)는 파이프래치에 올바르게 입력되는 것이 불가능 하다는 문제가 생긴다.

즉, 종래의 반도체 메모리장치에서는 병렬 테스트 모드시와 노멀 모드시의 데이터(TGIO, GIO)가 출력되는 지연값의 차이를 보상하기 위해, 병렬 테스트 모드시에는 지연라인(310)를 사용하고 노멀 모드시에는 지연라인(310)을 사용하지 않는 방법을 사용하고 있다. 그러나 지연라인(310)은 칩 내의 조건에 따라 지연값이 변할 수밖에 없으며, 이에 따라 병렬 테스트 모드시에 핀스트로브 신호(PINB)가 데이터(TGIO)의 범위를 벗어날 수도 있다는 문제점이 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 병렬 테스트 모드시에 핀스트로브 신호를 생성하는 방식을 개선하여, 칩 내의 조건이 변하더라도 핀스트로브 신호가 데이터의 범위 내에서 인에이블될 수 있도록 하는데 그 목적이 있다.

상기한 목적을 달성하기 위한, 본 발명에 따른 반도체 메모리장치는, 병렬 테스트 모드시 리드된 데이터들을 압축해 압축결과를 출력하는 데이터 압축부; 및 상기 압축결과를 전달하는 테스트용 글로벌 입/출력 라인을 포함하며, 상기 압축결과가 상기 테스트용 글로벌 입/출력 라인에 실리는 타이밍에 인에이블되어 파이프래치로 전달되는 신호를 병렬 테스트 모드시의 핀스트로브 신호로 사용하는 것을 일 특징으로 한다.

또한, 본 발명에 따른 반도체 메모리장치는, 입/출력 스트로브 신호에 응답하여, 로컬 입/출력 라인들의 데이터들을 증폭하는 다수의 입/출력 센스앰프들; 병렬 테스트시 상기 다수의 입/출력 센스앰프들에 의해 증폭된 데이터들을 압축하는 압축부; 및 상기 입/출력 스트로브 신호를 상기 압축부의 지연값만큼 지연시켜 상기 압축부의 압축결과가 테스트용 글로벌 입/출력 라인으로 전달되는 시점을 결정하는 신호인 테스트 스트로브 신호를 생성하는 지연부를 포함하며, 상기 테스트 스 트로브 신호를 병렬 테스트 모드시의 핀스트로브 신호로 사용하는 것을 다른 특징으로 한다.

또한, 본 발명에 따른 반도체 메모리장치의 병렬 테스트방법은, 리드된 데이터들을 압축하는 단계; 압축결과가 칩 외부로 출력하기 위해 테스트용 글로벌 입/출력 라인에 실리는 단계; 상기 압축결과가 상기 테스트용 글로벌 입/출력 라인에 실리는 시점에 병렬 테스트 모드시의 핀스트로브 신호를 인에이블하는 단계; 및 인에이블되어 전달되는 상기 병렬 테스트 모드시의 핀스트로브 신호에 응답하여, 상기 테스트용 글로벌 입/출력 라인으로 전달된 상기 압축결과를 파이프 래치에 실어주는 단계를 포함하는 것을 특징으로 한다.

본 발명은 종래와는 다르게, 병렬 테스트 모드시 압축된 데이터가 테스트용 글로벌 입/출력 라인에 전달되는 타이밍에 인에이블되는 신호를 병렬 테스트 모드시의 핀스트로브 신호로 사용한다.

따라서 압축된 데이터가 테스트용 글로벌 입/출력 라인에 실리는 것과 동일한 타이밍에 핀스트로브 신호가 인에이블되고, 압축된 데이터와 비슷한 거리를 달려 파이프래치 부근까지 전달된다. 그러므로 핀스트로브 신호가 압축된 데이터의 범위를 벗어나 인에이블되는 문제점은 발생되지 않으며, 압축된 데이터가 파이프래치에 안정적으로 입력될 수 있다는 장점이 있다.

이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 5는 본 발명의 일실시예에 따른 반도체 메모리장치의 구성도이다.

본 발명에 따른 반도체 메모리장치는, 병렬 테스트 모드시 리드된 데이터들을 압축해 압축결과를 출력하는 압축부(510); 및 압축결과를 전달하는 테스트용 글로벌 입/출력 라인(TGIO)을 포함하며, 압축부(510)의 압축결과가 테스트용 글로벌 입/출력 라인(TGIO)에 실리는 타이밍에 인에이블되어 파이프래치로 전달되는 신호를 병렬 테스트 모드시의 핀스트로브 신호(PINBT)로 사용하는 것을 특징으로 한다.

병렬 테스트 모드시 LIO/LIOB라인들에 실린 데이터들은 압축부(510)로 입력되어 압축된다. 배경기술 부분에서 설명한 바와 같이, 병렬 테스트 모드시에는 여러 셀에 동일한 데이터를 라이트하고 리드시 이 데이터들이 모두 동일한가를 판별하는데 이러한 판별작업을 하는 곳이 바로 압축부(510)이다. 따라서 압축부(510)로는 다수 개의 데이터들이 입력되지만 그 압축결과는 하나만이 출력된다. 압축부(510)로 출력되는 압축결과는 데이터들이 모두 동일한지 또는 하나라도 다른 데이터가 있는지에 대한 정보를 갖는다.

종래에는 데이터를 LIO/LIOB 라인으로부터 글로벌 입출력 라인(노멀 모드시) 또는 압축부(병렬 테스트 모드시)로 실어주는 타이밍에 노멀 모드의 핀스트로브 신호를 인에이블시켰다. 그리고 병렬 테스트 모드시의 핀스트로브 신호는 노멀 모드 의 핀스트로브 신호에 압축부(도 1의 140, 510) 만큼의 지연값을 추가하는 방법으로 생성했다. 따라서 칩 내의 여러 요소에 의해 지연부(도 1의 140)의 지연값이 변경되는 경우, 병렬 테스트 모드시의 핀스트로브 신호가 데이터의 범위를 벗어나는 문제가 생겼다.

그러나 본 발명은 압축부(510)의 압축결과가 테스트용 글로벌 입/출력 라인(TGIO)에 실리는 타이밍에 인에이블되는 신호를 병렬 테스트 모드시의 핀스트로브 신호(PINBT)로 사용한다. 따라서 압축부(510)의 압축결과가 테스트용 글로벌 입/출력 라인(TGIO)에 실림과 동시에 병렬 테스트 모드시의 핀스트로브 신호(PINBT)도 인에이블되어 둘이 비슷한 거리(파이프래치 까지의 거리)를 달리게 된다. 종래와 같이 지연부(도 1의 140)를 사용해 노멀 모드시의 핀스트로브 신호(PINBN)와 병렬 테스트 모드시의 핀스트로브 신호(PINBT)의 타이밍 차이를 맞추지 않고, 아예 양 신호를 따로 생성한다. 그러므로 핀스트로브 신호(PINBT)가 압축부(510)의 압축결과의 범위를 벗어나 압축결과가 파이프 래치에 제대로 실리지 못하는 문제가 생기지 않는다.

본 발명에서의 노멀 모드시의 핀스트로브 신호(PINBN)는 종래와 동일하게 생성된다. 노멀 모드시의 핀스트로브 신호(PINBN)는 데이터가 글로벌 입/출력 라인(GIO)에 실리는 타이밍에 인에이블되는 신호인 입/출력 스트로브 신호(IOSASTBP)로부터 생성된다.

병렬 테스트 모드시의 핀스트로브 신호(PINBT)는 압축결과가 테스트용 글로벌 입/출력 라인(TGIO)에 실리는 타이밍에 인에이블된다. 압축부(510)의 압축결과 가 테스트용 글로벌 입/출력 라인(TGIO)에 실리는 타이밍을 결정하는 신호가 테스트 스트로브 신호(IOSASTBPT)이므로, 병렬 테스트 모드시의 핀스트로브 신호(PINBT)는 테스트 스트로브 신호(IOSASTBPT)를 이용해 생성하면 된다.

노멀 모드시의 핀스트로브 신호(PINBN)와 병렬 테스트 모드시의 핀스트로브 신호(PINBT) 중 하나는 선택부(520)에 의해 선택되며, 선택된 핀스트로브 신호가 파이프래치에 데이터(압축결과)를 입력하는 타이밍을 선택하는 신호로 사용된다. 선택부(520)는 노멀 모드시(PT='로우')에는 노멀 모드시의 핀스트로브 신호(PINBN)를 선택해 출력하며(PINB=PINBN), 병렬 테스트 모드시(PT='하이')에는 병렬 테스트 모드시의 핀스트로브 신호(PINBT)를 선택해 출력한다(PINB=PINBT).

선택부(520)에 의해 선택된 핀스트로브 신호(PINB)는 쉬프터부(도 3의 320참조, 도 5에 미도시)에 입력되 반클럭씩 쉬프트된 PINB<0>(PINB와 동일), PINB<1>(PINB에서 0.5클럭 쉬프트), PINB<2>(PINB에서 1클럭 쉬프트), PINB<3>(PINB에서 1.5클럭 쉬프트)신호로 변환되어 파이프래치에 순서대로 입력되는 데이터의 입력 타이밍을 각각 결정해준다.

도 6은 도 5의 반도체 메모리장치의 보다 구체적인 실시예를 도시한 도면이다.

도면에 도시된 바와 같이, 본 발명에 따른 반도체 메모리장치는, 입/출력 스트로브 신호(IOSASTBP)에 응답하여, 로컬 입/출력 라인들(LIO/LIOB)의 데이터들을 증폭하는 다수의 입/출력 센스앰프들(610); 병렬 테스트시 다수의 입/출력 센스앰프들(610)에 의해 증폭된 데이터들을 압축하는 압축부(640); 입/출력 스트로브 신 호(IOSASTBP)를 압축부(640)의 지연값만큼 지연시켜 압축부(640)의 압축결과가 테스트용 글로벌 입/출력 라인(TGIO)으로 전달되는 시점을 결정하는 신호인 테스트 스트로브 신호(IOSASTBPT)를 생성하는 지연부(650)를 포함하며 테스트 스트로브 신호(IOSASTBPT)를 병렬 테스트 모드시의 핀스트로브 신호(PINBT)로 사용하는 것을 특징으로 한다.

다수의 입/출력 센스앰프들(610)은 로컬 입/출력 라인(LIO/LIOB)의 데이터들을 증폭해 글로벌 입/출력 라인(GIO, 노멀모드시) 또는 압축부(640, 병렬 테스트 모드시)로 전달한다. 입/출력 센스앰프(610)로부터 글로벌 입/출력 라인(GIO) 또는 압축부(640)로 데이터가 전달되는 시점은 입/출력 스트로브 신호(IOSASTBP)에 의해 결정된다. 즉, 입/출력 스트로브 신호(IOSASTBP)는 입/출력 센스앰프(610)의 스트로브 신호이다. 노멀 모드시의 핀스트로브 신호(PINBN)는, 종래와 마찬가지로 입/출력 스트로브 신호(IOSASTBP)를 반전하여 만들어질 수 있다. 반전을 하는 이유는 입/출력 스트로브 신호(IOSASTBP)는 '하이'로 인에이블되는 신호인데, 핀스트로브 신호(PINBN)는 '로우'로 인에이블되는 신호이기 때문이다.

도면의 GIO 드라이버(620)와 TGO 드라이버(630)는 입/출력 센스앰프(610)로부터 출력되는 데이터들을 글로벌 입/출력 라인(GIO) 또는 압축부(640)로 전달해주는 일반적인 드라이버에 해당한다.

압축부(640)는 입력된 데이터들을 압축한다. 종래기술에서 설명한 바와 같이 데이터들을 압축한다는 의미는 모든 데이터가 동일한 논리값을 가지는지, 즉 잘못 읽혀진 데이터가 있는지 없는지를 판별한다는 것을 의미한다. 압축부(640)에서 데 이터들을 압축한 결과 생성되는 압축결과는 테스트 스트로브 신호(IOSASTBPT)가 인에이블되는 타이밍에 테스트용 글로벌 입/출력 라인(TGIO)으로 전달된다. 즉, 테스트 스트로브 신호(IOSASTBPT)는 압축부(640)의 출력을 제어하는 스트로브 신호이다.

지연부(650)는 입/출력 스트로브 신호(IOSASTBP)를 압축부(640)의 지연값만큼 지연시켜 압축부(640)의 압축결과가 테스트용 글로벌 입/출력 라인(TGIO)으로 전달되는 시점을 결정하는 신호인 테스트 스트로브 신호(IOSASTBPT)를 생성한다. 그리고 병렬 테스트시의 핀스트로브 신호(PINBT)는 테스트 스트로브 신호(IOSASTBPT)를 이용하여 생성된다. 간단히 테스트 스트로브 신호(IOSASTBPT)를 반전하면 병렬 테스트시의 핀스트로브 신호(PINBT)가 될 수 있다.

본 발명에서의 병렬 테스트시의 핀스트로브 신호(PINBT)는 테스트 스트로브 신호(IOSASTBPT)를 이용하여 만들어진다. 따라서 압축부(640)의 압축결과가 테스트용 글로벌 입/출력 라인(TGIO)에 전달되는 시점과 동일한 시점에 병렬 테스트용 핀스트로브 신호(PINBT)가 인에이블되어 전달된다. 압축결과와 병렬 테스트용 핀스트로브 신호(PINBT)는 동일하게 출발하여 파이프래치까지 비슷한 거리를 달리게 되므로 본 발명에서는 종래와 같이 병렬 테스트용 핀스트로브 신호(PINBT)가 압축결과의 범위를 벗어나 인에이블되는 문제가 발생하지 않느다. 즉, 압축결과는 병렬 테스트용 핀스트로브 신호(PINBT)에 의해 안정적으로 파이프래치에 입력되게 된다.

노멀 모드이냐 병렬 테스트 모드이냐에 따라 핀스트로브 신호를 선택하기 위해 선택부(660)가 사용된다. 선택부(660)는 노멀 모드(PT='로우')에서는 노멀 모드 의 핀스트로브 신호(PINBN)를 선택해 출력하고, 병렬 테스트 모드(PT='하이')에서는 병렬 테스트용 핀스트로브 신호(PINBT)를 선택해 출력한다.

선택부(660)에 의해 선택된 신호는 종래와 마찬가지로 쉬프터부(도 3의 320, 도 6에는 미도시)에 입력되어 PINB<0>, PINB<1>, PINB<2>, PINB<3>등의 신호가 생성될 수 있다. 이에 대해서는 배경기술 부분 및 도 5의 설명 부분에서 상세히 설명하였으므로, 여기서는 더 이상의 설명을 생략하기로 한다.

본 발명은 어떠한 타이밍에 인에이블되는 어떠한 신호를 병렬 테스트 모드시의 핀스트로브 신호(PINBT)로 이용할 것인가에 관한 발명으로, 도 6의 입출력 센스앰프(610), 압축부(640), 지연부(650)는 모두 종래와 동일하게 구성될 수 있으므로, 이에 대한 설명은 배경기술 부분을 참조할 수 있다.

도 7은 본 발명에 따른 반도체 메모리장치에서 데이터(또는 압축결과)와 핀스트로브 신호의 타이밍을 도시한 도면이다.

병렬 테스트 모드시의 타이밍을 보면, 칩 내의 조건이 빠른 조건(FF)이던지 느린 조건(SS)이던지 핀스트로브 신호(병렬 테스트 모드이므로 PINB=PINBT)가 압축결과(TGIO)의 범위 내에서 인에이블되는 것을 확인할 수 있다. 압축결과가 테스트용 글로벌 입/출력 라인(TGIO)으로 전달되는 것과 동시에 핀스트로브 신호(PINBT)가 인에이블되고, 압축결과(TGIO)와 핀스트로브 신호(PINBT)가 비슷한 거리를 달려왔기 때문에 압축결과(TGIO)와 핀스트로브 신호(PINBT) 사이에 스큐의 변화(skew variation)가 생길 여지가 없어졌기 때문이다.

도 5와 도 6을 다시 참조하여 본 발명에 따른 반도체 메모리장치의 병렬 테 스트방법에 대해 살펴본다.

본 발명에 따른 반도체 메모리장치의 병렬 테스트방법은, 리드된 데이터들을 압축하는 단계; 압축결과가 칩 외부로 출력하기 위해 테스트용 글로벌 입/출력 라인(TGIO)에 실리는 단계; 상기 압축결과가 테스트용 글로벌 입/출력 라인(TGIO)에 실리는 시점에 병렬 테스트 모드시의 핀스트로브 신호(PINBT)를 인에이블하는 단계; 및 인에이블되어 전달되는 병렬 테스트 모드시의 핀스트로브 신호(PINBT)에 응답하여, 테스트용 글로벌 입/출력 라인(TGIO)으로 전달된 압축결과를 파이프 래치에 실어주는 단계를 포함한다.

동작을 순서대로 보면, 먼저 리드된 데이터들이 압축부(640)를 통해 압축된다. 그리고 데이터들을 압축한 결과 생성되는 압축결과가 칩 외부로 출력되기 위해 테스트용 글로벌 입/출력 라인(TGIO)에 실린다. 압축결과가 테스트용 글로벌 입/출력 라인(TGIO)에 실리는 시점과 동일한 시점에 병렬 테스트 모드시의 핀스트로브 신호(PINBT)가 인에이블된다. 압축결과와 병렬 테스트 모드시의 핀스트로브 신호(PINBT)는 모두 파이프래치 측으로 전달되는데, 병렬 테스트 모드시의 핀스트호(PINBT)가 인에이블된 동안 압축결과가 파이프래치로 입력된다. 그리고 파이프래치에 입력된 압축결과는 데이터 핀(DQ pin)을 통해 칩 외부로 출력된다.

본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

특히, 상기한 실시예에서는 일반적인 글로벌 입/출력 라인(GIO)과 테스트용 글로벌 입/출력 라인(TGIO)을 따로 도시하였지만, 메모리장치에 따라 일부의 글로벌 입/출력 라인(GIO)이 경우에 따라 테스트용 글로벌 입/출력 라인(TGIO)으로 사용될 수도 있을 것이다(노멀 모드시에는 데이터를 전달하다가 병렬 테스트 모드시에는 압축결과를 전달).

도 1은 종래의 반도체 메모리장치에서 데이터가 글로벌 입/출력 라인(GIO) 또는 테스트용 글로벌 입/출력 라인(TGIO)으로 전달되는 부분을 도시한 도면.

도 2는 도 1의 압축부(140)의 상세 도면.

도 3은 종래의 반도체 메모리장치에서 노멀모드 또는 병렬 테스트 모드에 따라 핀스트로브 신호를 선택하는 부분을 도시한 도면.

도 4는 도 3에서 설명한 것과 같은 방식으로 노멀 모드시의 핀스트로브 신호와 병렬 테스트 모드시의 핀스트로브 신호를 생성할 때의 문제점을 도시한 도면.

도 5는 본 발명의 일실시예에 따른 반도체 메모리장치의 구성도.

도 6은 도 5의 반도체 메모리장치의 보다 구체적인 실시예를 도시한 도면.

도 7은 본 발명에 따른 반도체 메모리장치에서 데이터(또는 압축결과)와 핀스트로브 신호의 타이밍을 도시한 도면.

Claims

병렬 테스트 모드시 리드된 데이터들을 압축해 압축결과를 출력하는 데이터 압축부; 및

상기 압축결과를 전달하는 테스트용 글로벌 입/출력 라인을 포함하며,

상기 압축결과가 상기 테스트용 글로벌 입/출력 라인에 실리는 타이밍에 인에이블되어 파이프래치로 전달되는 신호를 병렬 테스트 모드시의 핀스트로브 신호로 사용하는 것을 특징으로 하는 반도체 메모리장치.
제 1항에 있어서,

상기 병렬 테스트 모드시의 핀스트로브 신호는,

상기 압축결과를 상기 테스트용 글로벌 입/출력 라인에 실어주는 신호로부터 생성되는 것을 특징으로 하는 반도체 메모리장치.
입/출력 스트로브 신호에 응답하여, 로컬 입/출력 라인들의 데이터들을 증폭하는 다수의 입/출력 센스앰프들;

병렬 테스트시 상기 다수의 입/출력 센스앰프들에 의해 증폭된 데이터들을 압축하는 압축부; 및

상기 입/출력 스트로브 신호를 상기 압축부의 지연값만큼 지연시켜 상기 압축부의 압축결과가 테스트용 글로벌 입/출력 라인으로 전달되는 시점을 결정하는 신호인 테스트 스트로브 신호를 생성하는 지연부를 포함하며,

상기 테스트 스트로브 신호를 병렬 테스트 모드시의 핀스트로브 신호로 사용하는 것을 특징으로 하는 반도체 메모리장치.
제 3항에 있어서,

상기 테스트 모드시의 핀스트로브 신호는,

상기 압축결과가 메모리장치 외부로 출력되기 위해 파이프 래치에 입력되는 시점을 결정하는 신호인 것을 특징으로 하는 반도체 메모리장치.
제 3항에 있어서,

상기 반도체 메모리장치는,

상기 입/출력 스트로브 신호를 노멀 모드시의 핀스트로브 신호로 사용하는 것을 특징으로 하는 반도체 메모리장치.
제 3항에 있어서,

상기 지연부는,

병렬 테스트 모드가 아닐 시에는 상기 테스트 스트로브 신호를 디스에이블 시키는 것을 특징으로 하는 반도체 메모리장치.
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