KR20120098094A - 반도체 메모리 장치 - Google Patents

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Abstract

X1 모드를 지원하는 반도체 메모리 장치에 관한 것으로, 다수의 뱅크; 다수의 뱅크로부터 각각 제공되는 다수의 제1 리드 데이터를 압축하여 다수의 제2 리드 데이터를 출력하기 위한 다수의 압축블록; 다수의 제2 리드 데이터를 래치하여 제3 리드 데이터를 직렬로 출력하기 위한 다수의 파이프 래치부; 다수의 파이프 래치부로부터 각각 출력되는 제3 리드 데이터를 다수의 뱅크 어드레스와 리드 인에이블 신호에 응답하여 순차적으로 출력하기 위한 출력 제어부; 및 출력 제어부로부터 순차적으로 출력되는 제4 리드 데이터를 외부로 절달하기 위한 하나의 패드를 포함하는 반도체 메모리 장치가 제공된다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 반도체 메모리 장치의 테스트 아이템에 관한 것이다.
일반적으로, 디램(DRAM : Dynamic Random Access Memory)과 같은 반도체 메모리 장치는 다양한 테스트 아이템을 지원하고 있으며, 반도체 메모리 장치의 제작 비용 및 수율을 향상시키기 위해 다양한 테스트를 실시하고 있다. 그 중 테스트 시간을 단축하기 위한 병렬 테스트(Parallel test)라는 것이 있다.
먼저, 병렬 테스트의 배경에 대하여 살펴본다. 반도체 메모리 장치의 테스트 기술은 신뢰성있게 테스트하는 것도 중요하지만, 수천만 개의 메모리 셀에 대하여 고속으로 테스트하는 것도 중요하다. 특히, 반도체 메모리 장치의 개발 기간의 단축과 아울러 제품 출하까지 테스트 시간의 단축 여부가 곧바로 제품 제조비용에 영향을 미치기 때문에, 테스트 시간의 단축은 생산의 효율성 및 제조업체 간의 경쟁에서 매우 중요한 이슈로 작용하고 있다. 종래기술에 따른 반도체 메모리 장치는 메모리 셀의 우량/불량(pass/fail) 여부를 가리고자 할 때 1개의 메모리 셀마다 테스트를 실시하였는데, 이는 반도체 메모리 장치가 고직접화될수록 테스트 시간 또한 비례하여 증가하였다. 따라서, 테스트 시간을 줄이고자 하는 목적으로 병렬 테스트를 수행한다. 병렬 테스트의 동작 과정은 다음과 같다.
다음, 병렬 테스트의 동작을 간단하게 설명하면, 다수의 셀에 같은 데이터를 라이트(write)한 후 리드(read)시에 배타적 논리합(exclusive OR) 게이트를 사용하여, 다수의 셀에서 모두 같은 데이터가 읽혀지면 '1'을 출력함으로써 우량(pass) 판정을 내리고, 다수의 셀 중 어느 하나라도 다른 데이터가 읽혀지면 '0'을 출력함으로써 불량(fail) 판정을 내리게 된다. 이와 같은 병렬 테스트는 메모리 셀마다 테스트를 실시하는 것이 아니라, 한꺼번에 많은 뱅크를 동시에 활성화시켜 데이터의 라이트/리드 동작을 수행하기 때문에, 그만큼 테스트 시간을 단축시킬 수 있게 된다.
한편, DDR3(Double Data Rate 3) 디램은 X4 모드의 병렬 테스트, X8 모드의 병렬 테스트를 지원한다. X4 모드는 4 개의 패드를 사용하여 병렬 테스트를 수행하고, X8 모드는 8 개의 패드를 사용하여 병렬 테스트를 수행한다.
이하에서는 X4 모드의 병렬 테스트를 예로 들어 설명한다.
우선, 종래기술에 따른 반도체 메모리 장치의 리드 경로를 도 1을 참조하여 설명한다.
도 1에는 종래기술에 따른 반도체 메모리 장치의 리드 경로가 블록 구성도로 도시되어 있다.
도 1을 참조하면, 다수의 메모리 셀 어레이를 포함하는 제1 내지 제8 뱅크(111, 112, 113, 114, 115, 116, 117, 118)와, 제1 내지 제8 뱅크(111, 112, 113, 114, 115, 116, 117, 118)로부터 각각 출력되는 다수의 제1 내지 제8 뱅크 데이터(TGIO#_<0:127>)를 압축하여 다수의 제1 내지 제8 압축 데이터(GIO_OT#<0:7>)를 각각 출력하기 위한 제1 내지 제8 압축블록(121, 122, 123, 124, 125, 126, 127, 128)과, 다수의 제1 내지 제8 압축 데이터(GIO_OT#<0:7>) 및 리드 인에이블 신호(DRV_EN)에 응답하여 제1 내지 제4 리드 데이터(DATA_DRV<0:3>)를 제1 내지 제4 패드(DQ0, DQ1, DQ2, DQ3)로 출력하기 위한 리드 회로(130)를 포함한다. 여기서, 다수의 제1 내지 제8 뱅크 데이터(TGIO#_<0:127>)는 코어 영역에 배치된 각각의 제1 글로벌 입출력 라인을 통해 전달되며, 다수의 제1 내지 제8 압축 데이터(GIO_OT#<0:7>)는 페리 영역에 배치된 각각의 제2 글로벌 입출력 라인을 통해 전달된다.
한편, 리드 회로(130)는 제1 내지 제4 파이프 래치부(131A, 133A, 135A, 137A)와, 제1 내지 제4 출력회로부(131B, 133B, 135B, 137B)를 포함한다. 제1 파이프 래치부(131A)는 제1 및 제2 압축블록(121, 122) 중 어느 하나로부터 출력되는 다수의 제1 압축 데이터(GIO_OT0<0:7>) 또는 제2 압축 데이터(GIO_OT1<0:7>)를 직렬로 변환하여 제1 직렬 데이터(DOUT<0>)를 출력하고, 제2 파이프 래치부(133A)는 제3 및 제4 압축블록(123, 124) 중 어느 하나로부터 출력되는 다수의 제3 압축 데이터(GIO_OT2<0:7>) 또는 제4 압축 데이터(GIO_OT3<0:7>)를 직렬로 변환하여 제2 직렬 데이터(DOUT<1>)를 출력하고, 제3 파이프 래치부(135A)는 제5 및 제6 압축블록(125, 126) 중 어느 하나로부터 출력되는 다수의 제5 압축 데이터(GIO_OT4<0:7>) 또는 제6 압축 데이터(GIO_OT5<0:7>)를 직렬로 변환하여 제3 직렬 데이터(DOUT<2>)를 출력하고, 제4 파이프 래치부(137A)는 제7 및 제8 압축블록(127, 128) 중 어느 하나로부터 출력되는 다수의 제7 압축 데이터(GIO_OT6<0:7>) 또는 제8 압축 데이터(GIO_OT7<0:7>)를 직렬로 변환하여 제4 직렬 데이터(DOUT<3>)를 출력한다. 그리고, 제1 내지 제4 출력회로부(131B, 133B, 135B, 137B)는 리드 인에이블 신호(DRV_EN)에 응답하여 제1 내지 제4 직렬 데이터(DOUT<0:3>)를 제1 내지 제4 리드 데이터(DATA_DRV<0:3>)로써 제1 내지 제4 패드(DQ0, DQ1, DQ2, DQ3)로 출력한다.
이어서, 종래기술에 따른 반도체 메모리 장치의 라이트 경로를 도 2 및 도 3을 참조하여 설명한다.
도 2에는 종래기술에 따른 반도체 메모리 장치의 라이트 경로가 블록 구성도로 도시되어 있고, 도 3에는 도 2에 도시된 라이트 회로의 내부 구성도가 도시되어 있다.
도 2를 참조하면, 외부로부터 제1 내지 제4 라이트 데이터(DIN<0:3>)를 인가받기 위한 제1 내지 제4 패드(DQ0, DQ1, DQ2, DQ3)와, 데이터 스트로브 신호(DQS, DQSB), 라이트 인에이블 신호(GIO_EN), 그리고 제1 내지 제4 패드(DQ0, DQ1, DQ2, DQ3)를 통해 전달된 제1 내지 제4 라이트 데이터(DIN<0:3>)에 응답하여 제1 내지 제64 정렬 데이터(GIO_<0:63>)를 생성하기 위한 라이트 회로(140)를 포함한다. 여기서, 제1 내지 제64 정렬 데이터(GIO_<0:63>)는 각각의 글로벌 입출력 라인을 통해 전달되는데, 이때의 글로벌 입출력 라인은 도 1에 도시된 다수의 제1 내지 제8 압축 데이터(GIO_OT#<0:7>)가 전달되는 다수의 제2 글로벌 입출력 라인에 상응한다.
한편, 라이트 회로(140)는 제1 내지 제4 데이터 정렬블록(141, 143, 145, 147)을 포함한다. 제1 내지 제4 데이터 정렬블록(141, 143, 145, 147)은 데이터 스트로브 신호(DQS, DQSB)와 라이트 인에이블 신호(GIO_EN)에 응답하여 각각 대응되는 제1 내지 제4 라이트 데이터(DIN<0:3>)를 정렬시켜 64 개의 글로벌 입출력 라인 중에서 각각 대응되는 16 개의 글로벌 입출력 라인에 데이터를 싣게 된다. 예컨대, 도 3에 도시된 바와 같이, 제1 데이터 정렬블록(141)은 데이터 스트로브 신호(DQS, DQSB)와 라이트 인에이블 신호(GIO_EN)에 응답하여 제1 라이트 데이터(DIN<0>)를 정렬하고 16 개의 제1 정렬 데이터(GIO_OT#<0>, GIO_OT#<4>)를 출력한다. 물론, 도면에 도시되지 않았지만, 제2 데이터 정렬블록(143)은 데이터 스트로브 신호(DQS, DQSB)와 라이트 인에이블 신호(GIO_EN)에 응답하여 제2 라이트 데이터(DIN<1>)를 정렬하고 16 개의 제2 정렬 데이터(GIO_OT#<1>, GIO_OT#<5>)를 출력하고, 제3 데이터 정렬블록(145)은 데이터 스트로브 신호(DQS, DQSB)와 라이트 인에이블 신호(GIO_EN)에 응답하여 제3 라이트 데이터(DIN<2>)를 정렬하고 16 개의 제3 정렬 데이터(GIO_OT#<2>, GIO_OT#<6>)를 출력하며, 제4 데이터 정렬블록(147)은 데이터 스트로브 신호(DQS, DQSB)와 라이트 인에이블 신호(GIO_EN)에 응답하여 제4 라이트 데이터(DIN<3>)를 정렬하고 16 개의 제4 정렬 데이터(GIO_OT#<3>, GIO_OT#<7>)를 출력할 것이다.
이하, 상기와 같은 구성을 가지는 반도체 메모리 장치의 동작을 설명한다.
본 명세서에서는 라이트 동작이 실시된 다음 리드 동작이 실시되는 순서로 설명한다.
먼저, 반도체 메모리 장치의 라이트 경로의 동작을 설명한다.
라이트 동작에 따라 제1 내지 제4 패드(DQ0, DQ1, DQ2, DQ3)를 통해 제1 내지 제4 라이트 데이터(DIN<0:3>)가 인가되면, 제1 내지 제4 데이터 정렬블록(141, 143, 145, 147)은 데이터 스트로브 신호(DQS, DQSB)에 응답하여 제1 내지 제4 라이트 데이터(DIN<0:3>)를 정렬하고, 라이트 인에이블 신호(GIO_EN)에 응답하여 각각에 대응하는 16 개의 글로벌 입출력 라인을 구동하여 64 개의 글로벌 입출력 라인에 제1 내지 제64 정렬 데이터(GIO_<0:63>)를 각각 싣게 된다.
이렇게 실린 제1 내지 제64 정렬 데이터(GIO_<0:63>)는 최종적으로 다수의 뱅크, 예컨대 도 1의 제1 내지 제8 뱅크(111 내지 118)에 라이트된다.
다음, 반도체 메모리 장치의 리드 경로의 동작을 설명한다.
우선, 리드 동작에 따라 제1 뱅크(111), 제2 뱅크(113), 제3 뱅크(115), 그리고 제4 뱅크(117)가 활성화되면, 제1 압축블록(121), 제3 압축블록(123), 제5 압축블록(125), 그리고 제7 압축블록(127)은 제1 뱅크(111), 제2 뱅크(113), 제3 뱅크(115), 그리고 제4 뱅크(117)로부터 출력된 다수의 제1 뱅크 데이터(TGIO0_<0:127>), 다수의 제2 뱅크 데이터(TGIO1_<0:127>), 다수의 제3 뱅크 데이터(TGIO2_<0:127>), 다수의 제4 뱅크 데이터(TGIO3_<0:127>)를 각각 압축하여 다수의 제1 압축 데이터(GIO_OT0<0:7>), 다수의 제3 압축 데이터(GIO_OT2<0:7>), 다수의 제5 압축 데이터(GIO_OT4<0:7>), 그리고 다수의 제7 압축 데이터(GIO_OT6<0:7>)를 출력한다.
그러면, 제1 내지 제4 파이프 래치부(131A, 133A, 135A, 137A)는 다수의 제1 압축 데이터(GIO_OT0<0:7>), 다수의 제3 압축 데이터(GIO_OT2<0:7>), 다수의 제5 압축 데이터(GIO_OT4<0:7>), 그리고 다수의 제7 압축 데이터(GIO_OT6<0:7>)를 각각 직렬로 변환하여 제1 내지 제4 직렬 데이터(DOUT<0:3>)를 출력한다.
그리고, 제1 내지 제4 출력회로부(131B, 133B, 135B, 137B)는 리드 인에이블 신호(DRV_EN)에 응답하여 제1 내지 제4 직렬 데이터(DOUT<0:3>)를 제1 내지 제4 리드 데이터(DATA_DRV<0:3>)로써 제1 내지 제4 패드(DQ0, DQ1, DQ2, DQ3)로 출력한다.
이에 따라, 제1 내지 제4 패드(DQ0, DQ1, DQ2, DQ3)를 통해 출력된 제1 내지 제4 리드 데이터(DATA_DRV<0:3>)에 기초하여 제1 뱅크(111), 제2 뱅크(113), 제3 뱅크(115), 그리고 제4 뱅크(117)에 대한 우량/불량(pass/fail) 판정이 실시된다.
계속해서, 제5 뱅크(112), 제6 뱅크(114), 제7 뱅크(116), 그리고 제8 뱅크(118)가 활성화되면, 제2 압축블록(122), 제4 압축블록(124), 제6 압축블록(126), 그리고 제8 압축블록(128)은 제5 뱅크(112), 제6 뱅크(114), 제7 뱅크(116), 그리고 제8 뱅크(118)로부터 출력된 다수의 제5 뱅크 데이터(TGIO4_<0:127>), 다수의 제6 뱅크 데이터(TGIO5_<0:127>), 다수의 제7 뱅크 데이터(TGIO6_<0:127>), 다수의 제8 뱅크 데이터(TGIO7_<0:127>)를 각각 압축하여 다수의 제2 압축 데이터(GIO_OT1<0:7>), 다수의 제4 압축 데이터(GIO_OT3<0:7>), 다수의 제6 압축 데이터(GIO_OT5<0:7>), 그리고 다수의 제8 압축 데이터(GIO_OT7<0:7>)를 출력한다.
그러면, 제1 내지 제4 파이프 래치부(131A, 133A, 135A, 137A)는 다수의 제2 압축 데이터(GIO_OT1<0:7>), 다수의 제4 압축 데이터(GIO_OT3<0:7>), 다수의 제6 압축 데이터(GIO_OT5<0:7>), 그리고 다수의 제8 압축 데이터(GIO_OT7<0:7>)를 각각 직렬로 변환하여 제1 내지 제4 직렬 데이터(DOUT<0:3>)를 출력한다.
그리고, 제1 내지 제4 출력회로부(131B, 133B, 135B, 137B)는 리드 인에이블 신호(DRV_EN)에 응답하여 제1 내지 제4 직렬 데이터(DOUT<0:3>)를 제1 내지 제4 리드 데이터(DATA_DRV<0:3>)로써 제1 내지 제4 패드(DQ0, DQ1, DQ2, DQ3)로 출력한다.
이에 따라, 제1 내지 제4 패드(DQ0, DQ1, DQ2, DQ3)를 통해 출력된 제1 내지 제4 리드 데이터(DATA_DRV<0:3>)에 기초하여 제5 뱅크(112), 제6 뱅크(114), 제7 뱅크(116), 그리고 제8 뱅크(118)에 대한 우량/불량(pass/fail) 판정이 실시된다.
이와 같은 구성을 가지는 종래의 반도체 메모리 장치는 병렬테스트시 한꺼번에 많은 뱅크를 동시에 활성화시켜 데이터의 라이트/리드 동작을 수행하기 때문에, 그만큼 테스트 시간을 단축시킬 수 있는 이점이 있다.
그러나, 상기와 같은 구성을 가지는 반도체 메모리 장치는 다음과 같은 문제점이 있다.
주지한 바와 같이, X4 모드의 병렬 테스트시에는 제1 내지 제4 패드(DQ0, DQ1, DQ2, DQ3)를 사용하고 있음을 알 수 있다. 1개의 메모리 셀마다 테스트를 실시하는 것에 비해 병렬 테스트를 실시하는 것은 분명히 테스트 시간을 단축할 수 있지만, 다수의 반도체 메모리 장치를 한꺼번에 병렬 테스트함에 있어서는 테스트 시간을 단축시키는데 한계가 있다.
본 발명은 병렬 테스트를 실시할 때 전체 테스트 시간을 최소화하기 위한 반도체 메모리 장치를 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 X1 모드의 병렬 테스트를 지원하여 하나의 패드를 통해 병렬 테스트를 실시하기 위한 반도체 메모리 장치를 제공하는데 있다.
본 발명의 일 측면에 따르면, 본 발명은 인가된 다수의 데이터를 다수의 뱅크 어드레스와 리드 인에이블 신호에 응답하여 순차적으로 출력하기 위한 리드 회로; 및 리드 회로로부터 순차적으로 출력되는 데이터들을 외부로 절달하기 위한 하나의 패드를 포함한다.
본 발명의 다른 측면에 따르면, 본 발명은 다수의 뱅크; 다수의 뱅크로부터 각각 제공되는 다수의 제1 리드 데이터를 압축하여 다수의 제2 리드 데이터를 출력하기 위한 다수의 압축블록; 다수의 제2 리드 데이터를 래치하여 제3 리드 데이터를 직렬로 출력하기 위한 다수의 파이프 래치부; 다수의 파이프 래치부로부터 각각 출력되는 제3 리드 데이터를 다수의 뱅크 어드레스와 리드 인에이블 신호에 응답하여 순차적으로 출력하기 위한 출력 제어부; 및 출력 제어부로부터 순차적으로 출력되는 제4 리드 데이터를 외부로 절달하기 위한 하나의 패드를 포함한다.
본 발명의 또 다른 측면에 따르면, 본 발명은 외부로부터 제1 라이트 데이터를 인가받기 위한 하나의 패드; 및 테스트 모드신호, 데이터 스트로브 신호, 라이트 인에이블 신호, 그리고 하나의 패드를 통해 전달된 제1 라이트 데이터에 응답하여 다수의 제2 라이트 데이터를 생성하기 위한 라이트 회로를 포함한다.
본 발명은 X1 모드를 지원함으로써, 한 번에 테스트할 수 있는 반도체 메모리 장치의 수를 증가시킬 수 있다. 만약 한 번에 테스트할 수 있는 테스트 I/O가 64 개라면, X4 모드에서는 16개의 반도체 메모리 장치에 대하여 병렬 테스트를 실시할 수 있지만, X1 모드에서는 64개의 반도체 메모리 장치에 대하여 병렬 테스트를 실시할 수 있게 되는 것이다. 따라서, X1 모드의 병렬 테스트를 실시하는 경우 테스트 시간이 최소화되는 효과가 있다.
도 1은 종래기술에 따른 반도체 메모리 장치의 리드 경로를 보인 블록 구성도.
도 2는 종래기술에 따른 반도체 메모리 장치의 라이트 경로를 보인 블록 구성도.
도 3은 도 2에 도시된 라이트 회로에 포함된 제1 데이터 정렬부의 일예를 보인 블록 구성도.
도 4는 본 발명의 실시예에 따른 반도체 메모리 장치의 리드 경로를 보인 블록 구성도.
도 5는 도 4에 도시된 제1 뱅크와 제1 압축블록의 출력을 더욱 상세하게 설명하기 위한 블록 구성도.
도 6은 도 5에 도시된 제1 압축부의 일예를 보인 내부 구성도.
도 7은 도 4에 도시된 출력 제어부의 일예를 보인 블록 구성도.
도 8은 도 7에 도시된 출력 변환부의 일예를 보인 블록 구성도.
도 9는 도 8에 도시된 선택신호 생성부의 일예를 보인 내부 회로도.
도 10은 도 8에 도시된 순차적 전달부의 일예를 보인 내부 회로도.
도 11은 도 7에 도시된 출력 구동부의 일예를 보인 블록 구성도.
도 12는 본 발명의 실시예에 따른 반도체 메모리 장치의 라이트 경로를 보인 블록 구성도.
도 13은 도 12에 도시된 라이트 회로의 일예를 보인 블록 구성도.
도 14는 도 13에 도시된 제1 데이터 생성부의 일예를 보인 블록 구성도.
도 15는 도 14에 도시된 제1 래치부의 일예를 보인 내부 회로도.
도 16은 도 13에 도시된 제1 데이터 정렬블록의 일예를 보인 블록 구성도.
도 17은 도 16에 도시된 제1 데이터 정렬부의 일예를 보인 내부 회로도.
도 18은 본 발명의 실시예에 따른 반도체 메모리 장치의 라이트 경로의 동작을 설명하기 위한 타이밍도.
도 19는 본 발명의 실시예에 따른 반도체 메모리 장치의 리드 경로의 동작을 설명하기 위한 타이밍도.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명의 실시예에서는 설명의 편의를 위해 종래기술과 대응되는 신호에 대하여 그 명칭을 동일하게 기재하도록 한다. 한편, 신호 명칭 중 '#'는 대응되는 모든 숫자가 적용될 수 있음을 의미한다.
본 발명의 실시예에서는 리드 경로와 라이트 경로를 각각 분리하여 설명하기로 한다.
먼저, 도 4에는 본 발명의 실시예에 따른 반도체 메모리 장치의 리드 경로를 보인 블록 구성도가 도시되어 있다.
도 4를 참조하면, 다수의 셀 어레이를 포함하는 제1 내지 제8 뱅크(211, 212, 213, 214, 215, 216, 217, 218)와, 제1 내지 제8 뱅크로부터 각각 제공되는 다수의 제1 내지 제8 뱅크 데이터(TGIO#_<0:127>)를 압축하여 다수의 제1 내지 제8 압축 데이터(GIO_OT#<0:7>)를 출력하기 위한 제1 내지 제8 압축블록(221, 222, 223, 224, 225, 226, 227, 228)과, 다수의 제1 내지 제8 압축 데이터(GIO_OT#<0:7>)를 제1 및 제2 뱅크 어드레스(BK<0:1>)와 리드 인에이블 신호(DRV_EN)에 응답하여 순차적으로 출력하기 위한 리드 회로(230)와, 리드 회로(230)로부터 순차적으로 출력되는 리드 데이터(DATA_OUT)를 외부로 절달하기 위한 하나의 패드(DQ0)를 포함한다. 여기서, 다수의 제1 내지 제8 뱅크 데이터(TGIO#_<0:127>)는 각각 코어 영역에 배치된 다수의 제1 글로벌 입출력 라인(GL1)을 통해 전달되고, 다수의 제1 내지 제8 압축 데이터(GIO_OT#<0:7>)는 각각 페리 영역에 배치된 다수의 제2 글로벌 입출력 라인(GL2)을 통해 전달된다.
도 5에는 도 4에 도시된 제1 뱅크(211)와 제1 압축블록(221)의 출력을 더욱 상세하게 설명하기 위한 블록 구성도가 도시되어 있고, 도 6에는 도 5에 도시된 제1 압축부(221_1)의 일예를 보인 내부 구성도가 도시되어 있다.
도 5를 참조하면, 제1 뱅크(211)는 도면에 자세하게 도시되지 않았지만, 내부에 포함된 메모리 셀이 8 개의 옥텟 영역(OT)으로 구분되며, 그 8 개의 옥텟 영역은 각각 상부 영역(UP)과 하부 영역(DN)으로 구분된다. 이와 같은 구성을 가지는 제1 뱅크(211)는 리드 동작시 2 개의 옥텟 영역(OT)씩 쌍을 이뤄 제1 내지 제8 하부 뱅크 데이터(TGIO_OT#_DN<0:7>)와, 제1 내지 제8 상부 뱅크 데이터(TGIO_OT#_UP<0:7>)를 제1 압출블록(221)으로 출력한다. 이때, 제1 내지 제8 하부 뱅크 데이터(TGIO_OT#_DN<0:7>)와 제1 내지 제8 상부 뱅크 데이터(TGIO_OT#_UP<0:7>)는 제1 뱅크 데이터(TGIO_<0:127>)에 대응하며, 총 128개의 제1 글로벌 입출력 라인(GL1)을 통해 제1 압축블록(221)으로 출력된다.
그리고, 제1 압축블록(221)은 제1 내지 제8 압축부(221_1, 221_2, 221_3, 221_4, 221_5, 221_6, 221_7, 221_8)를 포함한다. 제1 내지 제8 압축부(221_1, 221_2, 221_3, 221_4, 221_5, 221_6, 221_7, 221_8)는 제1 뱅크(211)로부터 2 개의 옥텟 영역(OT)씩 쌍을 이뤄 제공되는 제1 내지 제8 하부 뱅크 데이터(TGIO_OT#_DN<0:7>)와 제1 내지 제8 상부 뱅크 데이터(TGIO_OT#_UP<0:7>) 중 각각 대응되는 한 쌍의 데이터들을 압축하여 제1 내지 제8 단위압축 데이터(GIO_OT0<#>)를 리드 회로(230)로 출력한다. 예컨대, 제1 압축부(221_1)는 도 6에 도시된 바와 같이, 제1 및 제2 하부 뱅크 데이터(TGIO_OT0_DN<0:7>, TGIO_OT1_DN<0:7>)를 각각 압축하여 제1 단위압축 데이터(GIO_OT0<0>)를 출력한다. 이와 같이 출력되는 제1 내지 제8 단위압축 데이터(GIO_OT0<#>)는 제1 압축 데이터(GIO_OT0<0:7>)에 대응되며, 총 8개의 제2 글로벌 입출력 라인(GL2)을 통해 리드 회로(230)로 출력된다.
한편, 제2 내지 제8 뱅크(212, 213, 214, 215, 216, 217, 218)는 상기의 제1 뱅크(211)와 동일한 구조를 가지며, 제2 내지 제8 압축블록(222, 223, 224, 225, 226, 227, 228)은 상기의 제1 압축블록(221)과 동일한 구조를 가지므로, 이에 대한 설명은 생략하도록 한다.
다시 도 4를 참조하면, 리드 회로(230)는 제1 내지 제8 압축 데이터(GIO_OT#<0:7>)를 래치하여 제1 내지 제4 직렬 데이터(DOUT<0:3>)를 출력하기 위한 제1 내지 제4 파이프 래치부(231, 233, 235, 237)와, 제1 내지 제4 파이프 래치부(231, 233, 235, 237)로부터 각각 출력되는 제1 내지 제4 직렬 데이터(DOUT<0:3>)를 제1 및 제2 뱅크 어드레스(BK<0:1>)와 리드 인에이블 신호(DRV_EN)에 응답하여 순차적으로 출력하기 위한 출력 제어부(239)를 포함한다. 여기서, 제1 파이프 래치부(231)는 제1 및 제2 압축블록(221, 222) 중 어느 하나로부터 출력되는 제1 압축 데이터(GIO_OT0<0:7>) 또는 제2 압축 데이터(GIO_OT1<0:7>)를 직렬로 변환하여 제1 직렬 데이터(DOUT<0>)를 출력하고, 제2 파이프 래치부(233)는 제3 및 제4 압축블록(223, 224) 중 어느 하나로부터 출력되는 다수의 제3 압축 데이터(GIO_OT2<0:7>) 또는 제4 압축 데이터(GIO_OT3<0:7>)를 직렬로 변환하여 제2 직렬 데이터(DOUT<1>)를 출력하고, 제3 파이프 래치부(235)는 제5 및 제6 압축블록(225, 226) 중 어느 하나로부터 출력되는 다수의 제5 압축 데이터(GIO_OT4<0:7>) 또는 제6 압축 데이터(GIO_OT5<0:7>)를 직렬로 변환하여 제3 직렬 데이터(DOUT<2>)를 출력하고, 제4 파이프 래치부(237)는 제7 및 제8 압축블록(227, 228) 중 어느 하나로부터 출력되는 다수의 제7 압축 데이터(GIO_OT6<0:7>) 또는 제8 압축 데이터(GIO_OT8<0:7>)를 직렬로 변환하여 제4 직렬 데이터(DOUT<3>)를 출력한다. 한편, 출력 제어부(239)는 도 7 내지 도 11에 도시되어 있다.
도 7에는 도 4에 도시된 출력 제어부(239)의 일예를 보인 블록 구성도가 도시되어 있고, 도 8에는 도 7에 도시된 출력 변환부의 일예를 보인 블록 구성도가 도시되어 있고, 도 9에는 도 8에 도시된 선택신호 생성부의 일예를 보인 내부 회로도가 도시되어 있고, 도 10에는 도 8에 도시된 순차적 전달부의 일예를 보인 내부 회로도가 도시되어 있으며, 도 11에는 도 7에 도시된 출력 구동부의 일예를 보인 블록 구성도가 도시되어 있다.
도 7을 참조하면, 출력 제어부(239)는 제1 및 제2 뱅크 어드레스(BK<0:1>)에 응답하여 제1 내지 제4 파이프 래치부(231, 233, 235, 237)로부터 출력되는 제1 내지 제4 직렬 데이터(DOUT<0:3>)를 직렬로 변환하여 변환 데이터(DOUB)를 출력하기 위한 출력 변환부(239A)와, 리드 인에이블 신호(DRV_EN)에 응답하여 변환 데이터(DOUTB)를 하나의 패드(DQ0)로 출력하기 위한 출력 구동부(239B)를 포함한다.
여기서, 출력 변환부(239A)는 도 8에 도시된 바와 같이, 제1 및 제2 뱅크 어드레스(BK<0:1>)를 디코딩하여 순차적으로 활성화되는 제1 내지 제4 선택신호(SEL<0:3>, SELB<0:3>)를 생성하기 위한 선택신호 생성부(239A_1)와, 제1 내지 제4 선택신호(SEL<0:3>, SELB<0:3>)에 응답하여 제1 내지 제4 직렬 데이터(DOUT<0:3>)를 순차적으로 전달하여 변환 데이터(DOUTB)를 출력하기 위한 순차적 전달부(239A_3)를 포함한다. 선택신호 생성부(239A_1)는 도 9에 도시된 바와 같이, 제1 및 제2 뱅크 어드레스(BK<0:1>)를 각각 반전시켜 출력하기 위한 반전부(239A_11)와, 제1 및 제2 뱅크 어드레스(BK<0:1>)와 반전부(239A_11)의 출력신호(BKB<0>, BKB<1>)를 논리 조합하여 제1 내지 제4 선택신호(SEL<0:3>, SELB<0:3>)를 출력하기 위한 논리 조합부(239A_13)를 포함한다. 순차적 전달부(239A_3)는 도 10에 도시된 바와 같이, 4 개의 3상 인버터의 출력이 병렬로 접속된 구조를 가지며 각각의 3상 인버터는 제1 내지 제4 선택신호(SEL<0:3>, SELB<0:3>)에 응답하여 제1 내지 제4 직렬 데이터(DOUT<0:3>)를 순차적으로 출력하게 된다. 이때, 출력되는 데이터가 변환 데이터(DOUTB)이며, 제1 내지 제4 직렬 데이터(DOUT<0:3>)의 반전 데이터이다.
그리고, 출력 구동부(239B)는 도 11에 도시된 바와 같이, 리드 인에이블 신호(DRV_EN)에 응답하여 출력 변환부(239A)로부터 출력되는 변환 데이터(DOUTB)의 슬루율을 조절하기 위한 프리 드라이빙부(239B_1)와, 프리 드라이빙부(239B_3)의 출력신호(DATAR, DATAF)의 구동력을 조절하여 리드 데이터(DATA_DRV)를 출력하기 위한 메인 드라이빙부(239B_3)를 포함한다. 프리 드라이빙부(239B_1)와 메인 드라이빙부(239B_3)는 공지공용의 기술이며, 본 발명의 요지를 흐트러뜨리지 않도록 하기 위해 자세한 설명은 생략하도록 한다.
다음, 도 12에는 본 발명의 실시예에 따른 반도체 메모리 장치의 라이트 경로를 보인 블록 구성도가 도시되어 있다.
도 12를 참조하면, 외부로부터 라이트 데이터(DIN)를 인가받기 위한 하나의 패드(DQ0)와, 테스트 모드신호(TP32X1), 데이터 스트로브 신호(DQS, DQSB), 라이트 인에이블 신호(GIO_EN), 그리고 하나의 패드(DQ0)를 통해 전달된 라이트 데이터(DIN)에 응답하여 제1 내지 제64 정렬 데이터(GIO_<0:63>)를 생성하기 위한 라이트 회로(240)를 포함한다. 여기서, 하나의 패드(DQ0)는 리드 경로 및 라이트 경로에서 공통으로 사용되는 패드이며, 라이트 데이터(DIN)는 예정된 버스트 길이(Burst Length)를 가진다. 또한, 제1 내지 제64 정렬 데이터(GIO_<0:63>)는 각각의 글로벌 입출력 라인에 실린다. 이때의 글로벌 입출력 라인은 리드 경로에 사용되는 다수의 제2 글로벌 입출력 라인(GL2)과 동일하다(도 4 참조).
한편, 도 13에는 도 12에 도시된 라이트 회로(240)의 일예를 보인 블록 구성도가 도시되어 있고, 도 14는 도 13에 도시된 제1 데이터 생성부(241)의 일예를 보인 블록 구성도가 도시되어 있고, 도 15에는 도 14에 도시된 제1 래치부(241A_1)의 일예를 보인 내부 회로도가 도시되어 있고, 도 16에는 도 13에 도시된 제1 데이터 정렬블록(243A)의 일예를 보인 블록 구성도가 도시되어 있으며, 도 17에는 도 16에 도시된 제1 데이터 정렬부(243A_1)의 일예를 보인 내부 회로도가 도시되어 있다.
도 13을 참조하면, 라이트 회로(240)는 라이트 데이터(DIN)와 데이터 스트로브 신호(DQS, DQSB)에 응답하여 제1 내지 제8 소오스 데이터(TDIN<0:7>)를 생성하기 위한 제1 데이터 생성부(241)와, 제1 내지 제8 소오스 데이터(TDIN<0:7>), 테스트 모드신호(TP32X1), 데이터 스트로브 신호(DQS, DQSB), 그리고 라이트 인에이블 신호(GIO_EN)에 응답하여 제1 내지 제64 정렬 데이터(GIO_<0:63>)를 생성하기 위한 제2 데이터 생성부(243)를 포함한다. 여기서, 제2 데이터 생성부(243)는 제1 내지 제4 데이터 정렬블록(243A, 243B, 243C, 243D)을 포함하는데, 이는 아래에서 자세하게 설명하도록 한다.
한편, 제1 데이터 생성부(241)는 도 14에 도시된 바와 같이, 라이트 데이터(DIN)를 데이터 스트로브 신호(DQS, DQSB)에 따라 쉬프팅하여 제1 내지 제8 소오스 데이터(TDIN<0:7>)를 생성하기 위한 제1 내지 제8 래치부(241A_1, 241A_3, 241A_5, 241A_7, 241B_1, 241B_3, 241B_5, 241B_7)를 포함한다. 예컨대, 제1 내지 제8 래치부(241A_1, 241A_3, 241A_5, 241A_7, 241B_1, 241B_3, 241B_5, 241B_7)는 도 15에 도시된 바와 같이, D 플립플롭으로 구현될 수 있다.
그리고, 제2 데이터 생성부(243)는 앞서 언급한 바와 같이, 제1 내지 제4 데이터 정렬블록(243A, 243B, 243C, 243D)을 포함한다. 제1 내지 제4 데이터 정렬블록(243A, 243B, 243C, 243D)은 모두 동일한 구조를 가지므로, 설명의 편의를 위해 제1 데이터 정렬블록(243A)만을 대표적으로 설명한다. 도 16을 보면, 제1 데이터 정렬블록(243A)은 라이트 데이터(DIN), 데이터 스트로브 신호(DQS, DQSB)와 라이트 인에이블 신호(GIO_EN), 그리고 테스트 모드신호(TP32X1)에 응답하여 제1 내지 제8 소오스 데이터(TDIN<0:7>)를 각각 정렬하고 제1 내지 제64 정렬 데이터(GIO_<0:63>) 중에서 대응되는 제1 내지 제16 정렬 데이터(GIO_OT#<0>, GIO_OT#<4>)를 생성하기 위한 제1 내지 제8 데이터 정렬부(243A_1, 243A_2, 243A_3, 243A_4, 243A_5, 243A_6, 243A_7, 243A_8)를 포함한다. 여기서, 제1 데이터 정렬부(243A_1)만을 대표적으로 설명하면, 도 17에 도시된 바와 같이, 테스트 모드신호(TP32X1)에 응답하여 제1 소오스 데이터(TDIN<6>)를 선택적으로 입력받기 위한 제1 입력부(243A_11)와, 제1 입력부(243A_11)를 통해 입력된 제1 소오스 데이터(TDIN<6>)와 라이트 인에이블 신호(GIO_EN)에 응답하여 대응하는 제2 글로벌 입출력 라인(GL2)에 제1 및 제2 정렬 데이터(GIO_OT6<0>, GIO_OT<4>)를 실어주기 위한 라인 구동부(243A_13)를 포함한다. 라인 구동부(243A_13)는 제1 입력부(243A_11)를 통해 입력된 제1 소오스 데이터(TDIN<6>)를 래치하기 위한 래치부(243A_131)와, 라이트 인에이블 신호(GIO_EN)에 응답하여 래치부(243A_131)에 래치된 데이터를 선택적으로 전달하기 위한 제1 및 제2 전달부(243A_133, 243A_135)와, 제1 및 제2 전달부(243A_133, 243A_135)의 출력에 응답하여 대응하는 제2 글로벌 입출력 라인(GL2)을 구동하기 위한 제1 및 제2 구동부(243A_137, 243A_139)를 포함한다. 한편, 제1 데이터 정렬부(243A_1)는 노말 모드 - 테스트 모드신호(TP32X1)가 비활성화된 상태임 - 시 하나의 패드(DQ0)를 통해 인가된 라이트 데이터(DIN)를 입력받기 위한 제2 입력부(243A_15)와, 테스트 모드신호(TP32X1)에 응답하여 제2 입력부(243A_15)를 차단하기 위한 차단부(243A_17)를 더 포함한다.
이하, 상기와 같은 구성을 가지는 본 발명의 실시예에 따른 반도체 메모리 장치의 동작을 도 18 및 도 19를 참조하여 상세하게 설명한다.
도 18에는 X1 모드의 병렬 테스트시 라이트 과정을 설명하기 위한 타이밍도가 도시되어 있고, 도 19에는 X1 모드의 병렬 테스트시 리드 과정을 설명하기 위한 타이밍도가 도시되어 있다.
먼저, 도 18을 참조하면, 라이트 커맨드(WT)가 인가되면, 라이트 레이턴시 이후에 버스트 길이(burst length)가 '8'인 라이트 데이터(DIN; B0 내지 B7)가 하나의 패드(DQ0)를 통해 입력된다.
그러면, 제1 데이터 생성부(241)는 데이터 스트로브 신호(DQS, DQSB)에 따라 라이트 데이터(DIN)를 쉬프팅하여 제1 내지 제8 소오스 데이터(TDIN<0:7>)를 생성한다. 그리고, 제2 데이터 생성부(243)는 제1 내지 제8 소오스 데이터(TDIN<0:7>), 테스트 모드신호(TP32X1), 데이터 스트로브 신호(DQS, DQSB), 그리고 라이트 인에이블 신호(GIO_EN)에 응답하여 제1 내지 제64 정렬 데이터(GIO_<0:63>)를 생성한다.
여기서, 제1 내지 제64 정렬 데이터(GIO_<0:63>)의 생성과정을 더욱 자세하게 설명하면, 제1 데이터 정렬블록(243A)은 데이터 스트로브 신호(DQS, DQSB)와 테스트 모드신호(TP32X1)에 응답하여 제1 내지 제8 소오스 데이터(TDIN<0:7>)를 각각 정렬하고, 제2 데이터 정렬블록(243B)은 데이터 스트로브 신호(DQS, DQSB)와 테스트 모드신호(TP32X1)에 응답하여 제1 내지 제8 소오스 데이터(TDIN<0:7>)를 각각 정렬하고, 제3 데이터 정렬블록(243C)은 데이터 스트로브 신호(DQS, DQSB)와 테스트 모드신호(TP32X1)에 응답하여 제1 내지 제8 소오스 데이터(TDIN<0:7>)를 각각 정렬하고, 제4 데이터 정렬블록(243D)은 데이터 스트로브 신호(DQS, DQSB)와 테스트 모드신호(TP32X1)에 응답하여 제1 내지 제8 소오스 데이터(TDIN<0:7>)를 각각 정렬한다. 이러한 상태에서, 라이트 인에이블 신호(GIO_EN)가 활성화되면, 제1 데이터 정렬블록(243A)은 제1 내지 제64 정렬 데이터(GIO_<0:63>) 중에서 제1 내지 제16 정렬 데이터(GIO_OT#<0>, GIO_OT#<4>)를 대응하는 16 개의 제2 글로벌 입출력 라인(GL2)에 실어주고, 제2 데이터 정렬블록(243B)은 제1 내지 제64 정렬 데이터(GIO_<0:63>) 중에서 제17 내지 제32 정렬 데이터(GIO_OT#<1>, GIO_OT#<5>)를 대응하는 16 개의 제2 글로벌 입출력 라인(GL2)에 실어주고, 제3 데이터 정렬블록(243C)은 제1 내지 제64 정렬 데이터(GIO_<0:63>) 중에서 제33 내지 제48 정렬 데이터(GIO_OT#<2>, GIO_OT#<6>)를 대응하는 16 개의 제2 글로벌 입출력 라인(GL2)에 실어주고, 제4 데이터 정렬블록(243D)은 제1 내지 제64 정렬 데이터(GIO_<0:63>) 중에서 제49 내지 제64 정렬 데이터(GIO_OT#<3>, GIO_OT#<7>)를 대응하는 16 개의 제2 글로벌 입출력 라인(GL2)에 실어준다. 즉, 제2 데이터 생성부(243)는 제1 내지 제64 정렬 데이터(GIO_<0:63>)를 64 개의 제2 글로벌 입출력 라인(GL2)에 실어주게 된다. 도면에는 설명의 편의상 두 개의 라이트 데이터(B0, B1)(B2, B3)(B4, B5)(B6, B7)에 대응하여 16 개의 제2 글로벌 입출력 라인(GL2)에 정렬 데이터(GIO_OT#<0>, GIO_OT#<4>)(GIO_OT#<1>, GIO_OT#<5>)(GIO_OT#<2>, GIO_OT#<6>)(GIO_OT#<3>, GIO_OT#<7>)가 실리는 과정이 개념적으로 도시되어 있음을 알 수 있다.
이에 따라, 64 개의 제2 글로벌 입출력 라인(GL2)에 실린 제1 내지 제64 정렬 데이터(GIO_<0:63>)는 라이트 동작시 인에이블된 리시버(도면에 미도시)를 통해 다수의 제1 글로벌 입출력 라인(GL1)에 실리고, 최종적으로 제1 내지 제8 뱅크(211, 212, 213, 214, 215, 216, 217, 218)에 저장된다.
다음, 도 19를 참조하면, 상기와 같이 라이트 동작이 완료된 상태에서, 리드 커맨드(RD)가 인가되면, 제1 및 제2 뱅크 어드레스(BK<0:1>) 이외에 다른 하나의 뱅크 어드레스(도면에 미도시)에 따라 제1 내지 제4 뱅크(211, 213, 215, 217)가 활성화되며, 활성화된 제1 내지 제4 뱅크(211, 213, 215, 217)로부터 제1 내지 제4 뱅크 데이터(TGIO0_<0:127>, TGIO1_<0:127>, TGIO2_<0:127>, TGIO3_<0:127>)가 출력된다.
그러면, 제1, 제3, 제5 및 제7 압축블록(221, 223, 225, 227)은 제1 내지 제4 뱅크 데이터(TGIO0_<0:127>, TGIO1_<0:127>, TGIO2_<0:127>, TGIO3_<0:127>)를 각각 압축하여 제1, 제3, 제5 및 제7 압축 데이터(GIO_OT0<0:7>, GIO_OT2<0:7>, GIO_OT4<0:7>, GIO_OT6<0:7>)를 출력한다. 이때, 제1, 제3, 제5 및 제7 압축 데이터(GIO_OT0<0:7>, GIO_OT2<0:7>, GIO_OT4<0:7>, GIO_OT6<0:7>)는 대응하는 32 개의 제2 글로벌 입출력 라인(GL2)에 실리게 된다.
이에 따라, 제1 내지 제4 파이프 래치부(231, 233, 235, 237)는 제1, 제3, 제5 및 제7 압축 데이터(GIO_OT0<0:7>, GIO_OT2<0:7>, GIO_OT4<0:7>, GIO_OT6<0:7>)에 대응하는 제1 내지 제4 직렬 데이터(DOUT<0:3>)를 출력하고, 출력 제어부(239)는 제1 내지 제4 직렬 데이터(DOUT<0:3>)를 제1 및 제2 뱅크 어드레스(BK<0:1>)와 리드 인에이블 신호(DRV_EN)에 따라 하나의 패드(DQ0)로 순차적으로 출력한다.
계속해서, 제1 및 제2 뱅크 어드레스(BK<0:1>) 이외에 다른 하나의 뱅크 어드레스(도면에 미도시)에 따라 제5 내지 제8 뱅크(212, 214, 216, 218)가 활성화되며, 활성화된 제5 내지 제8 뱅크(212, 214, 216, 218)로부터 제5 내지 제8 뱅크 데이터(TGIO4_<0:127>, TGIO5_<0:127>, TGIO6_<0:127>, TGIO7_<0:127>)가 출력된다.
그러면, 제2, 제4, 제6 및 제8 압축블록(222, 224, 226, 228)은 제5 내지 제8 뱅크 데이터(TGIO4_<0:127>, TGIO5_<0:127>, TGIO6_<0:127>, TGIO7_<0:127>)를 각각 압축하여 제2, 제4, 제6 및 제8 압축 데이터(GIO_OT1<0:7>, GIO_OT3<0:7>, GIO_OT5<0:7>, GIO_OT7<0:7>)를 출력한다. 이때, 제2, 제4, 제6 및 제8 압축 데이터(GIO_OT1<0:7>, GIO_OT3<0:7>, GIO_OT5<0:7>, GIO_OT7<0:7>)는 나머지 32 개의 제2 글로벌 입출력 라인(GL2)에 실리게 된다.
이에 따라, 제1 내지 제4 파이프 래치부(231, 233, 235, 237)는 제2, 제4, 제6 및 제8 압축 데이터(GIO_OT1<0:7>, GIO_OT3<0:7>, GIO_OT5<0:7>, GIO_OT7<0:7>)에 대응하는 제1 내지 제4 직렬 데이터(DOUT<0:3>)를 출력하고, 출력 제어부(239)는 제1 내지 제4 직렬 데이터(DOUT<0:3>)를 제1 및 제2 뱅크 어드레스(BK<0:1>)와 리드 인에이블 신호(DRV_EN)에 따라 하나의 패드(DQ0)로 순차적으로 출력한다.
따라서, 하나의 패드(DQ0)를 통해 출력되는 리드 데이터(DATA_DRV)에는 제1 내지 제8 뱅크(211, 212, 213, 214, 215, 216, 217, 218)에 대응하는 압축 데이터가 모두 포함된다.
이와 같은 본 발명의 실시예에 따르면, X1 모드를 지원하는 반도체 메모리 장치가 적용됨에 따라 한 번에 더욱 많은 반도체 메모리 장치를 병렬 테스트할 수 있어서 테스트 시간이 단축되는 이점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
211 ~ 218 : 제1 내지 제8 뱅크 221 ~ 228 : 제1 내지 제8 압축블록
230 : 리드 회로
231 ~ 237 : 제1 내지 제4 파이프 래치부
239 : 출력 제어부 239A : 출력 변환부
239A_1 : 선택신호 생성부 239A_11 : 반전부
239A_13 : 논리 조합부 239A_3 : 순차적 전달부
239B : 출력 구동부 239B_1 : 프리 드라이빙부
239B_3 : 메인 드라이빙부 240 : 라이트 회로
241 : 제1 데이터 생성부 243 : 제2 데이터 생성부
243A ~ 243D : 제1 내지 제4 데이터 정렬블록
243A_1 ~ 243A_8 : 제1 내지 제8 데이터 정렬부
243A_11 : 제1 입력부 243A_13 : 라인 구동부
243A_131 : 래치부
243A_133, 243A_135 : 제1 및 제2 전달부
243A_137, 243A_139 : 제1 및 제2 구동부
243A_15 : 제2 입력부 243A_17 : 차단부

Claims (41)

  1. 테스트 모드시 다수의 뱅크 어드레스와 리드 인에이블 신호에 응답하여 테스트될 모든 뱅크에 대응하는 다수의 압축 데이터를 순차적으로 출력하기 위한 리드 회로; 및
    상기 리드 회로로부터 순차적으로 출력되는 압축 데이터들을 외부로 전달하기 위한 하나의 패드
    를 포함하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 리드 회로는,
    상기 다수의 압축 데이터를 래치하기 위한 다수의 파이프 래치부; 및
    상기 다수의 파이프 래치부로부터 출력되는 각각의 래치 데이터들을 상기 다수의 뱅크 어드레스와 상기 리드 인에이블 신호에 응답하여 순차적으로 출력하기 위한 출력 제어부를 포함하는 반도체 메모리 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 다수의 압축 데이터는 각각의 글로벌 입출력 라인을 통해 상기 리드 회로로 인가되는 반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 각각의 글로벌 입출력 라인은 페리 영역에 배치되는 반도체 메모리 장치.
  5. 제2항에 있어서,
    상기 출력 제어부는,
    상기 다수의 뱅크 어드레스에 응답하여 상기 각각의 래치 데이터들을 직렬로 변환하여 출력하기 위한 출력 변환부; 및
    상기 인에이블 신호에 응답하여 상기 출력 변환부로부터 직렬로 전달되는 데이터들을 상기 하나의 패드로 출력하기 위한 출력 구동부를 포함하는 반도체 메모리 장치.
  6. 제5항에 있어서,
    상기 출력 변환부는,
    상기 다수의 뱅크 어드레스를 디코딩하여 순차적으로 활성화되는 다수의 선택신호를 생성하기 위한 선택신호 생성부; 및
    상기 다수의 선택신호에 응답하여 상기 각각의 래치 데이터들을 순차적으로 전달하기 위한 순차적 전달부를 포함하는 반도체 메모리 장치.
  7. 제6항에 있어서,
    상기 선택신호 생성부는,
    상기 다수의 뱅크 어드레스를 각각 반전시켜 출력하기 위한 반전부; 및
    상기 다수의 뱅크 어드레스와 상기 반전부의 출력신호를 논리 조합하여 상기 다수의 선택신호를 출력하기 위한 논리 조합부를 포함하는 반도체 메모리 장치.
  8. 제6항에 있어서,
    상기 순차적 전달부는 상기 각각의 래치 데이터들을 반전하여 출력하는 반도체 메모리 장치.
  9. 제5항에 있어서,
    상기 출력 구동부는,
    상기 인에이블 신호에 응답하여 상기 출력 변환부로부터 직렬로 출력되는 데이터들의 슬루율(slew rate)을 조절하기 위한 프리 드라이빙부; 및
    상기 프리 드라이빙부의 출력신호의 구동력을 조절하기 위한 메인 드라이빙부를 포함하는 반도체 메모리 장치.
  10. 제3항에 있어서,
    상기 하나의 패드는 외부로부터 라이트 데이터를 인가받으며,
    테스트 모드신호, 데이터 스트로브 신호, 라이트 인에이블 신호, 그리고 상기 하나의 패드를 통해 전달된 상기 라이트 데이터에 응답하여 상기 각각의 글로벌 입출력 라인에 실리는 다수의 라이트 데이터를 생성하기 위한 라이트 회로를 더 포함하는 반도체 메모리 장치.
  11. 제10항에 있어서,
    상기 하나의 패드를 통해 인가된 라이트 데이터는 예정된 버스트 길이(Burst Length)를 가지는 반도체 메모리 장치.
  12. 다수의 뱅크;
    상기 다수의 뱅크로부터 각각 제공되는 다수의 제1 리드 데이터를 압축하여 다수의 제2 리드 데이터를 출력하기 위한 다수의 압축블록;
    상기 다수의 제2 리드 데이터를 래치하여 제3 리드 데이터를 직렬로 출력하기 위한 다수의 파이프 래치부;
    상기 다수의 파이프 래치부로부터 각각 출력되는 제3 리드 데이터를 다수의 뱅크 어드레스와 리드 인에이블 신호에 응답하여 순차적으로 출력하기 위한 출력 제어부; 및
    상기 출력 제어부로부터 순차적으로 출력되는 제4 리드 데이터를 외부로 절달하기 위한 하나의 패드
    를 포함하는 반도체 메모리 장치.
  13. 제12항에 있어서,
    상기 다수의 압축블록은 상기 다수의 뱅크와 1대1 대응되게 구비되는 반도체 메모리 장치.
  14. 제13항에 있어서,
    상기 다수의 압축블록은 상기 다수의 제1 리드 데이터 중 예정된 데이터 수만큼씩 병렬로 입력받고 압축하여 상기 다수의 제2 리드 데이터를 출력하기 위한 다수의 단위압축부를 각각 포함하는 반도체 메모리 장치.
  15. 제12항에 있어서,
    상기 다수의 파이프 래치부는 상기 다수의 압축블록 중에서 그룹화된 압축블록으로부터 출력된 상기 다수의 제2 리드 데이터를 래치하는 반도체 메모리 장치.
  16. 제15항에 있어서,
    상기 그룹화된 압축블록은 2 개의 압축블록을 포함하는 반도체 메모리 장치.
  17. 제12항에 있어서,
    상기 다수의 제1 리드 데이터는 각각의 제1 글로벌 입출력 라인을 통해 상기 다수의 압출블록으로 입력되고,
    상기 다수의 제2 리드 데이터는 각각의 제2 글로벌 입출력 라인을 통해 상기 다수의 파이프 래치부로 입력되는 반도체 메모리 장치.
  18. 제17항에 있어서,
    상기 각각의 제1 글로벌 입출력 라인은 코어 영역에 배치되며,
    상기 각각의 제2 글로벌 입출력 라인은 페리 영역에 배치되는 반도체 메모리 장치.
  19. 제12항에 있어서,
    상기 출력 제어부는,
    상기 다수의 뱅크 어드레스에 응답하여 상기 다수의 파이프 래치부로부터 출력되는 각각의 제3 리드 데이터를 직렬로 변환하여 출력하기 위한 출력 변환부; 및
    상기 리드 인에이블 신호에 응답하여 상기 출력 변환부로부터 직렬로 전달되는 데이터들을 상기 하나의 패드로 출력하기 위한 출력 구동부를 포함하는 반도체 메모리 장치.
  20. 제19항에 있어서,
    상기 출력 변환부는,
    상기 다수의 뱅크 어드레스를 디코딩하여 순차적으로 활성화되는 다수의 선택신호를 생성하기 위한 선택신호 생성부; 및
    상기 다수의 선택신호에 응답하여 상기 다수의 파이프 래치부로부터 출력되는 각각의 제3 리드 데이터를 순차적으로 전달하기 위한 순차적 전달부를 포함하는 반도체 메모리 장치.
  21. 제20항에 있어서,
    상기 선택신호 생성부는,
    상기 다수의 뱅크 어드레스를 각각 반전시켜 출력하기 위한 반전부; 및
    상기 다수의 뱅크 어드레스와 상기 반전부의 출력신호를 논리 조합하여 상기 다수의 선택신호를 출력하기 위한 논리 조합부를 포함하는 반도체 메모리 장치.
  22. 제20항에 있어서,
    상기 순차적 전달부는 상기 다수의 파이프 래치부로부터 출력되는 각각의 제3 리드 데이터를 반전하여 출력하는 반도체 메모리 장치.
  23. 제19항에 있어서,
    상기 출력 구동부는,
    상기 인에이블 신호에 응답하여 상기 순차적 전달부로부터 순차적으로 전달되는 데이터들의 슬루율(slew rate)을 조절하기 위한 프리 드라이빙부; 및
    상기 프리 드라이빙부의 출력신호의 구동력을 조절하기 위한 메인 드라이빙부를 포함하는 반도체 메모리 장치.
  24. 제17항에 있어서,
    상기 하나의 패드는 외부로부터 제1 라이트 데이터를 인가받으며,
    테스트 모드신호, 데이터 스트로브 신호, 라이트 인에이블 신호, 그리고 상기 하나의 패드를 통해 전달된 상기 제1 라이트 데이터에 응답하여 상기 각각의 제2 글로벌 입출력 라인에 실리는 다수의 제2 라이트 데이터를 생성하기 위한 라이트 회로를 더 포함하는 반도체 메모리 장치.
  25. 제24항에 있어서,
    상기 제1 라이트 데이터는 예정된 버스트 길이(Burst Length)를 가지는 반도체 메모리 장치.
  26. 제25항에 있어서,
    상기 라이트 회로는,
    상기 제1 라이트 데이터와 상기 데이터 스트로브 신호에 응답하여 다수의 제3 라이트 데이터를 생성하기 위한 제1 데이터 생성부; 및
    상기 다수의 제3 라이트 데이터, 상기 테스트 모드신호, 상기 데이터 스트로브 신호, 그리고 상기 라이트 인에이블 신호에 응답하여 상기 다수의 제2 라이트 데이터를 생성하기 위한 제2 데이터 생성부를 포함하는 반도체 메모리 장치.
  27. 제26항에 있어서,
    상기 제1 데이터 생성부는 다수의 래치부를 포함하며,
    상기 다수의 래치부는 상기 제1 라이트 데이터의 상기 버스트 길이에 대응하여 상기 다수의 제3 라이트 데이터를 출력하는 반도체 메모리 장치.
  28. 제26항에 있어서,
    상기 제2 데이터 생성부는 다수의 데이터 정렬부를 각각 구비하는 다수의 데이터 정렬블록을 포함하며,
    상기 다수의 데이터 정렬부는 상기 제1 라이트 데이터의 상기 버스트 길이에 대응하여 구비되는 반도체 메모리 장치.
  29. 제28항에 있어서,
    상기 다수의 데이터 정렬부는,
    상기 테스트 모드신호에 응답하여 상기 다수의 제3 라이트 데이터 중에서 대응하는 어느 하나를 선택적으로 입력받기 위한 제1 입력부; 및
    상기 라이트 인에이블 신호에 응답하여 상기 제1 입력부를 통해 입력된 데이터를 대응하는 글로벌 입출력 라인에 실어주기 위한 라인 구동부를 포함하는 반도체 메모리 장치.
  30. 제29항에 있어서,
    상기 라인 구동부는,
    상기 제1 입력부를 통해 입력된 데이터를 래치하기 위한 래치부;
    상기 라이트 인에이블 신호에 응답하여 상기 래치부에 래치된 데이터를 선택적으로 전달하기 위한 제1 및 제2 전달부; 및
    상기 제1 및 제2 전달부의 출력에 응답하여 대응하는 제2 글로벌 입출력 라인을 구동하기 위한 제1 및 제2 구동부를 포함하는 반도체 메모리 장치.
  31. 제28항에 있어서,
    상기 다수의 데이터 정렬부는,
    노말 모드 - 상기 테스트 모드신호가 비활성화된 상태임 - 시 상기 하나의 패드를 통해 인가된 상기 제1 라이트 데이터를 입력받기 위한 제2 입력부; 및
    상기 테스트 모드신호에 응답하여 상기 제2 입력부를 차단하기 위한 차단부를 더 포함하는 반도체 메모리 장치.
  32. 외부로부터 제1 라이트 데이터를 인가받기 위한 하나의 패드; 및
    테스트 모드신호, 데이터 스트로브 신호, 라이트 인에이블 신호, 그리고 상기 하나의 패드를 통해 전달된 상기 제1 라이트 데이터에 응답하여 테스트될 모든 뱅크의 메모리 셀에 라이트하기 위한 다수의 제2 라이트 데이터를 생성하는 라이트 회로
    를 포함하는 반도체 메모리 장치.
  33. 제32항에 있어서,
    상기 제1 라이트 데이터는 예정된 버스트 길이(Burst Length)를 가지는 반도체 메모리 장치.
  34. 제32항 또는 제33항에 있어서,
    상기 다수의 제2 라이트 데이터는 각각의 글로벌 입출력 라인에 실리는 반도체 메모리 장치.
  35. 제34항에 있어서,
    상기 각각의 글로벌 입출력 라인은 페리 영역에 배치되는 반도체 메모리 장치.
  36. 제34항에 있어서,
    상기 라이트 회로는,
    상기 제1 라이트 데이터와 상기 데이터 스트로브 신호에 응답하여 다수의 제3 라이트 데이터를 생성하기 위한 제1 데이터 생성부; 및
    상기 다수의 제3 라이트 데이터, 상기 테스트 모드신호, 상기 데이터 스트로브 신호, 그리고 상기 라이트 인에이블 신호에 응답하여 상기 다수의 제2 라이트 데이터를 생성하기 위한 제2 데이터 생성부를 포함하는 반도체 메모리 장치.
  37. 제36항에 있어서,
    상기 제1 라이트 데이터 생성부는 다수의 래치부를 포함하며,
    상기 다수의 래치부는 상기 제1 라이트 데이터의 상기 버스트 길이에 대응하여 상기 다수의 제3 라이트 데이터를 출력하는 반도체 메모리 장치.
  38. 제36항에 있어서,
    상기 제2 데이터 생성부는 다수의 데이터 정렬부를 각각 구비하는 다수의 데이터 정렬블록을 포함하며,
    상기 다수의 데이터 정렬부는 상기 제1 라이트 데이터의 상기 버스트 길이에 대응하여 구비되는 반도체 메모리 장치.
  39. 제38항에 있어서,
    상기 다수의 데이터 정렬부는,
    상기 테스트 모드신호에 응답하여 상기 다수의 제3 라이트 데이터 중에서 대응하는 어느 하나를 선택적으로 입력받기 위한 제1 입력부; 및
    상기 라이트 인에이블 신호에 응답하여 상기 제1 입력부를 통해 입력된 데이터를 대응하는 글로벌 입출력 라인에 실어주기 위한 라인 구동부를 포함하는 반도체 메모리 장치.
  40. 제39항에 있어서,
    상기 라인 구동부는,
    상기 제1 입력부를 통해 입력된 데이터를 래치하기 위한 래치부;
    상기 라이트 인에이블 신호에 응답하여 상기 래치부에 래치된 데이터를 선택적으로 전달하기 위한 제1 및 제2 전달부; 및
    상기 제1 및 제2 전달부의 출력에 응답하여 상기 대응하는 글로벌 입출력 라인을 각각 구동하기 위한 제1 및 제2 구동부를 포함하는 반도체 메모리 장치.
  41. 제39항에 있어서,
    상기 다수의 데이터 정렬부는,
    노말 모드 - 상기 테스트 모드신호가 비활성화된 상태임 - 시 데이터를 입력받기 위한 제2 입력부; 및
    상기 테스트 모드신호에 응답하여 상기 제2 입력부를 차단하기 위한 차단부를 더 포함하는 반도체 메모리 장치.
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