KR100328809B1 - 웨이퍼 레벨 테스트 기능을 갖는 반도체 메모리 장치 - Google Patents

웨이퍼 레벨 테스트 기능을 갖는 반도체 메모리 장치 Download PDF

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Abstract

여기에 개시되는 반도체 메모리 장치에는, 입출력 라인 쌍들을 통해 상기 메모리 셀 어레이로부터 데이터 비트들을 읽는 읽기 회로와, 테스트 동작 모드 동안 순차적으로 활성화되는 스위치 제어 신호들을 발생하는 스위치 제어 회로와, 상기 테스트 동작 모드 동안 상기 읽기 회로로부터의 데이터 비트들을 받아들이는 스위치 회로가 제공된다. 상기 스위치 회로는 상기 순차적으로 활성화되는 스위치 제어 신호들에 응답해서 상기 패드들 중 대표 패드로 상기 입력된 데이터 비트들을 순차적으로 전달한다. 본 발명에 따르면, 웨이퍼 레벨에서 한정된 프로브 핀들을 이용하여 모든 메모리 셀들의 결함 여부가 정확하게 측정될 수 있다.

Description

웨이퍼 레벨 테스트 기능을 갖는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE WITH WAFER LEVEL TEST FUNCTION}
본 발명은 반도체 집적 회로들에 관한 것으로서, 구체적으로는 웨이퍼 레벨에서 메모리 셀들의 결함 여부를 정확하게 측정할 수 있는 반도체 메모리 장치에 관한 것이다.
반도체 집적 회로를 제조함에 있어서, 설계, 공정, 포장, 그리고 테스트를 포함하는 다양한 절차들이 필요로 된다. 게다가, 테스트는 기능적인 방법, 파라미터 방법 그리고 번-인 방법으로 분류된다. 이러한 방법에 있어서, 반도체 집적 회로들은 웨이퍼, 다이 (die) 또는 패키지 형태로 테스트될 것이다. 그리고, 포장이 비교적 비싼 절차이더라도, 반도체 메이커들은 테스트 이전에 (반도체 집적 회로 장치의 적절한 동작을 확보하기 이전에) 장치들을 포장하였다. 하지만, 반도체 집적 회로 장치의 구조가 점차적으로 복잡해짐과 연계하여 볼 때, 반도체 집적 회로 장치들을 포장하는 데 필요한 많은 비용으로 인해서, 동작하지 않는 (비정상적인) 반도체 집적 회로 장치들을 포장할 가능성을 줄이기 위해 반도체 집적 회로 장치들은 웨이퍼 또는 다이 형태에서 테스트될 필요가 있다. 게다가, 멀티칩 모듈들 (multichip modules)의 출현과 관련하여, 반도체 집적 회로 장치가 멀티칩 캐리어 (multichip carrier)에 실장되는 많은 구성 요소들 중 단지 하나의 구성 요소이기 때문에 웨이퍼 또는 다이 레벨 테스트가 반드시 요구된다.
반도체 웨이퍼 칩들을 테스트하기 위한 고정 프로브 보드 (fixed probe board)가 'FIXED PROBE BOARD'라는 제목으로 U.S. Patent No. 4,563,640에 게재되어 있다. 프로브 보드는 지지판 (support base)에 실장된 다수의 프로브 핀들 (probe needles (tips or pins))을 포함한다. 프로브 핀들의 구성은 테스트될 반도체 집적 회로의 패드들 (예를 들면, 데이터 입/출력용 패드들, 제어 신호용 패드들, 어드레스용 패드들, 명령용 패드들)에 대응한다. '640에 게재된 프로브 보드는 다이 또는 웨이퍼 형태의 많은 반도체 집적 회로들 (예를 들면, 동일한 행 또는 열에 배열된 집적 회로들)을 동시에 테스트 (이하 '패러렐 테스트'라 칭함)할 수 없는 문제점을 갖는다.
패러렐 테스트를 수행하기 위해서는, 동시에 테스트될 반도체 집적 회로들, 예를 들면, 반도체 집적 회로 메모리 장치들 각각에 할당되는 프로브 핀들의 수가 제한되어야 한다. 이는 프로브 카드 (프로브 보드에 상응함)의 프로브 핀들은 인접한 반도체 집적 회로 메모리 장치 영역에 배열됨 없이 임의의 테스트될 반도체 집적 회로 메모리 장치 영역 내에만 배열되어야 하기 때문이다. 그러므로, 테스트될 반도체 집적 회로 메모리 장치의 모든 패드들 특히, 데이터 입/출력용 패드들 (이하, 'DQ 패드'라 칭함)에 각각 대응하도록 프로브 카드의 프로브 핀들을 할당할 수 없다. 이는 한번에 많은 반도체 집적 회로 메모리 장치들을 테스트하기 위해서는 각 반도체 집적 회로 메모리 장치에 할당되는 프로브 핀들의 수를 줄어야 하고, 각 반도체 집적 회로 메모리 장치에 많은 프로브 핀들을 할당하기 위해서는 동시에 테스트되는 반도체 집적 회로 메모리 장치의 수가 줄어야 함을 의미한다.
웨이퍼 레벨에서 패러렐 테스트를 수행하기 위해서는, 먼저, 동시에 테스트될 장치들 각각의 DQ 패드들을 복수의 그룹들로 구분한다. 그 다음에, 각 그룹의 DQ 패드들 중 하나의 DQ 패드 (이하, '대표 DQ 패드'라 칭함)에만 프로브 핀을 할당한 후, 테스트될 반도체 집적 회로 메모리 장치들 각각의 대표 DQ 패드들을 통해 각 메모리 장치에 데이터 비트들이 쓰여진다. 이때, 각 그룹의 다른 DQ 패드들에도 대표 DQ 패드를 통해 입력되는 데이터 비트가 공통으로 제공된다. 마지막으로, 각 반도체 집적 회로 메모리 장치의 메모리 셀들로부터 읽혀 진 데이터 비트들 중 각 그룹에 대응하는 데이터 비트들, 예를 들면, 2개의 데이터 비트들을 비교하고, 상기 비교된 결과를 각 그룹의 대표 DQ 패드를 통해 외부로 출력한다. 그렇게 출력된 비교 결과를 이용하여 메모리 셀들의 결함 유무를 확인할 수 있다. 이러한 일련의 과정을 통해, 동시에 테스트되는 장치들에 집적된 메모리 셀들의 결함 여부를 측정할 수 있다.
하지만, 만약 각 그룹의 DQ 패드들에 대응하는 데이터 비트들의 로직 상태가 모두 바뀌면, 각 그룹의 DQ 패드들에 대응하는 데이터 비트들이 동일한 로직 상태를 갖기 때문에, 각 그룹의 DQ 패드들에 대응하는 메모리 셀들의 결함 유무를 찾을 수 없다는 것이 앞서 설명된 테스트 스킴의 문제점이다. 패러렐 테스트를 수행함에 있어서, 이러한 문제는 집적 회로 메모리 장치에 형성되는 DQ 패드들 (예를 들면, ×16, ×32, ×64, 등등의 입출력 구조에 대응하는 DQ 패드들)의 수가 많으면 많을수록 더욱 더 심각해질 수 있다.
본 발명은 한정된 프로브 핀들을 이용하여 웨이퍼 레벨에서 모든 메모리 셀들의 결함 여부를 정확하게 측정할 수 있는 반도체 메모리 장치를 제공하는 것이다.
도 1은 본 발명에 따른 반도체 집적 회로 메모리 장치를 보여주는 블록도;
도 2는 본 발명에 따른 웨이퍼 레벨에서 패러렐 테스트의 쓰기 동작에 관련된 반도체 집적 회로 메모리 장치의 DQ 패드들, 데이터 입력 버퍼들, 그리고 입출력 구동기들의 연결 관계를 보여주는 블록도;
도 3은 본 발명에 따른 웨이퍼 레벨에서 패러렐 테스트의 읽기 동작에 관련된 회로 구성을 보여주는 블록도; 그리고
도 4는 도 3의 스위치 회로의 바람직한 실시예이다.
* 도면의 주요 부분에 대한 부호 설명
10 : 비트 라인 감지 증폭기 및 Y-게이트 12 : 프로브 핀
14 : 프로브 카드 16 : 모드 레지스터 세트
18 : 스위치 회로
(구성)
본 발명의 특징에 따르면, 반도체 메모리 장치가 제공되며, 본 발명의 반도체 메모리 장치는 웨이퍼 레벨에서 한정된 프로브 핀들을 이용하여 모든 메모리 셀들의 결함 여부가 측정 가능하게 한다. 상기 반도체 메모리 장치는 데이터 비트 정보를 저장하는 메모리 셀 어레이와; 상기 메모리 셀 어레이에 쓰여질 데이터 비트들을 받아들이고, 상기 메모리 셀 어레이로부터 읽혀진 데이터 비트들을 외부로 출력하는 복수의 패드들과; 상기 복수의 패드들에 각각 대응하는 복수의 입출력 라인 쌍들과; 상기 복수의 입출력 라인 쌍들을 통해 상기 메모리 셀 어레이로부터 데이터 비트들을 읽는 읽기 수단과; 테스트 동작 모드 동안 순차적으로 활성화되는 스위치 제어 신호들을 발생하는 스위치 제어 수단 및; 상기 테스트 동작 모드 동안 상기 읽기 수단으로부터의 데이터 비트들을 받아들이는 스위치 수단을 포함한다. 상기 스위치 수단은 상기 순차적으로 활성화되는 스위치 제어 신호들에 응답해서 상기 패드들 중 대표 패드에 대응하는 데이터 출력 버퍼를 통해 상기 대표 패드로 상기 입력된 데이터 비트들을 순차적으로 전달한다.
이 실시예에 있어서, 상기 스위치 제어 수단은 모드 레지스터 세트 (MRS) 회로로 구성된다.
이 실시예에 있어서, 상기 대표 패드는 상기 테스트 동작 모드 동안 프로브 카드의 프로브 핀에 전기적으로 연결되는 반면에, 상기 복수의 패드들 중 다른 패드들은 상기 프로브 카드에 연결되지 않는다.
본 발명의 다른 특징에 따르면, 반도체 메모리 장치가 제공되며, 상기 반도체 메모리 장치는 데이터 비트 정보를 저장하는 메모리 셀 어레이와; 복수의 그룹들로 나눠지며, 각각이 상기 메모리 셀 어레이에 쓰여질 데이터 비트를 받아들이고 그리고 상기 메모리 셀 어레이로부터 읽혀진 데이터 비트를 외부로 출력하는 복수의 패드들과; 상기 복수의 패드들에 각각 대응하는 복수의 입출력 라인 쌍들과; 상기 입출력 라인 쌍들에 연결되며, 각각이 대응하는 입출력 라인 쌍을 통해 상기 메모리 셀 어레이로부터 데이터 비트를 읽는 복수의 입출력 라인 감지 증폭기들과; 상기 복수의 패드들에 각각 연결되며, 각각이 대응하는 입출력 라인 감지 증폭기로부터의 데이터 비트를 받아들여 대응하는 패드로 상기 입력된 데이터 비트를 전달하는 복수의 데이터 출력 버퍼들과; 테스트 동작 모드 동안 순차적으로 활성화되는 스위치 제어 신호들을 발생하는 스위치 제어 회로 및; 상기 패드들의 그룹들에 각각 대응하는 복수의 스위치부들을 갖는 스위치 회로를 포함한다. 상기 스위치부들 각각은 상기 테스트 동작 모드 동안 대응하는 그룹의 패드들에 관련된 입출력 라인 감지 증폭기들로부터의 데이터 비트들을 받아들이고; 상기 스위치부들 각각은 상기 테스트 동작 모드 동안 상기 순차적으로 활성화되는 스위치 제어 신호들에 따라, 대응하는 그룹의 패드들 중 대표 패드에 대응하는 데이터 출력 버퍼를 통해 상기 입력된 데이터 비트들을 상기 대표 패드로 순차적으로 전달한다.
이 실시예에 있어서, 상기 입출력 감지 증폭기들로부터 상기 데이터 출력 버퍼들로의 전송 경로들은 상기 테스트 동작 모드 동안 차단된다.
(작용)
이러한 장치에 의하면, 한정된 DQ 패드들 (또는 프로브 핀들)을 이용하여 반도체 집적 회로 메모리 장치에 집적되는 모든 메모리 셀들의 결함 여부를 웨이퍼 레벨에서 정확하게 측정할 수 있다.
(실시예)
본 발명에 따른 바람직한 실시예가 이하 참조도면들에 의거하여 상세히 설명된다.
도 1을 참조하면, 본 발명에 따른 반도체 집적 회로 메모리 장치 (예를 들면, DRAM)를 보여주는 블록도가 도시되어 있다. 메모리 장치가 ×32의 입출력 구조를 갖는다고 가정하여 본 발명을 설명한다. 그러므로, 데이터를 입/출력하기 위해서는, 32개의 DQ 패드들이 메모리 장치에 제공될 것이다. 도 1의 메모리 장치는 데이터 비트 정보를 저장하는 메모리 셀 어레이 (또는 뱅크)를 가지며, 어레이는, 예를 들면, 제 1 방향으로 8 개의 메모리 블록들 (BLK0)-(BLK7)로 분리되어 있다. 각 메모리 블록의 우측에는, 두 쌍의 입출력 라인들이 제 1 방향과 직교하는 제 2 방향으로 배열되어 있다. 마찬가지로, 각 메모리 블록의 좌측에는, 두 쌍의 입출력 라인들이 제 2 방향으로 배열되어 있다. 예를 들면, 메모리 블록 (BLK0)의 좌측에는 입출력 라인 쌍들 (IO0) 및 (IO1)이 배열되고, 그것의 우측에는 입출력 라인 쌍들 (IO2) 및 (IO3)이 배열된다.
32개의 DQ 패드들 (PAD0)-(PAD31)에 대응하는 입출력 라인 쌍들 (IO0)-(IO31) 각각의 일끝에는, 대응하는 입출력 구동기들 (IODRV0)-(IODRV31) 및 입출력 감지 증폭기들 (IOSA0)-(IOSA31)이 도면에 도시된 바와 같이 연결된다. 각 입출력 구동기 (IODRV0)-(IODRV31)는 기입될 데이터 비트를 받아들여 대응하는 쌍의 입출력 라인들 (IO0)-(IO31)을 구동한다. 각 입출력 라인 쌍 (IO0)-(IO31)은 대응하는 비트 라인 감지 증폭기 및 열 게이트 (10)를 통해 대응하는 비트 라인 쌍 (BL) 및 (BLB)에 연결된다. 이로써, 입출력 라인 쌍들 (IO0)-(IO31)의 데이터 비트들은 대응하는 메모리 블록들 (BLK0)-(BLK7)으로 전달된다. 각 메모리 블록 (BLK0)-(BLK7)에 쓰여진 데이터는 잘 알려진 읽기 동작에 따라 감지 증폭기 및 열 게이트 (10) 그리고 입출력 라인 쌍들 (IO0)-(IO31)을 통해 입출력 감지 증폭기들 (IOSA0)-(IOSA31)에 의해서 읽혀진다.
이 실시예에 있어서, 읽기 수단은 입출력 라인 쌍에 대응하는 입출력 감지 증폭기, 그리고 비트 라인 감지 증폭기 및 Y-게이트를 포함하며, 쓰기 수단은 입출력 라인 쌍에 대응하는 입출력 구동기, 그리고 비트 라인 감지 증폭기 및 Y-게이트를 포함한다.
도 2를 참조하면, 본 발명에 따른 반도체 집적 회로 메모리 장치 중 웨이퍼 레벨에서 패러렐 테스트의 쓰기 동작에 관련된 DQ 패드들, 데이터 입력 버퍼들, 그리고 입출력 구동기들의 연결 관계를 보여주는 블록도가 도시되어 있다. 앞서 설명된 바와 같이, 패러렐 테스트를 받는 반도체 집적 회로 메모리 장치가 ×32의 입출력 구조를 갖기 때문에, 32개의 DQ 패드들 (PAD0)-(PAD31)이 반도체 메모리 장치에 제공된다. 도시의 편의를 위해 반도체 집적 회로 메모리 장치의 일측을 따라 패드들 (PAD0)-(PAD31)이 서로 인접하여 배열되어 있지만, 다른 형태로 배열될 수 있음은 자명하다.
설명의 편의를 위해서, 패러렐 테스트될 반도체 집적 회로 메모리 장치에 제공되는 32개의 DQ 패드들 (PAD0)-(PAD31)은 8개의 그룹들 (MDQ0)-(MDQ7)로 구분되며, 각 그룹 (MDQ0)-(MDQ7)은 4개의 DQ 패드들로 이루어진다. 각 그룹 (MDQ0)-(MDQ7)의 DQ 패드들 중 하나의 DQ 패드 (대표 DQ 패드)가, 도면에 도시된 바와 같이, 프로브 핀(12)을 통해 프로브 카드 (14)에 전기적으로 연결되어 있다. 예를 들면, 그룹 (MDQ0)의 대표 DQ 패드는 PAD0이고, 그룹 (MDQ1)의 대표 DQ 패드는 PAD4이다. 그러므로, 32개의 DQ 패드들 (PAD0)-(PAD31) 중 대표 DQ 패드들은 PAD0, PAD4, …, PAD28이 된다. 그러므로, 32개의 DQ 패드들 (PAD0)-(PAD31) 중 단지 8개의 DQ 패드들 (PAD0), (PAD4), …, (PAD28)이 대응하는 프로브 핀들 (12)을 통해 프로브 카드 (14)에 연결된다.
반도체 집적 회로 메모리 장치의 DQ 패드들 (PAD0)-(PAD31) 각각에는, 대응하는 데이터 입력 버퍼들 (DIN_BUF0)-(DIN_BUF31)이 연결되어 있다. 데이터 입력 버퍼들 (DIN_BUF0)-(DIN_BUF31)은, 정상적인 동작 동안, 대응하는 DQ 패드들 (PAD0)-(PAD31)을 통해 메모리 셀 어레이에 쓰여질 데이터 비트들을 입력받아 래치한다. 그리고, DQ 패드들 (PAD0)-(PAD31)에 각각 대응하는 입출력 구동기들 (IODRV0)-(IODRV31)은, 앞서 설명된 바와 같이, 대응하는 데이터 입력 버퍼들 (DIN_BUF0)-(DIN_BUF31)로부터의 데이터 비트들을 받아들여 대응하는 입출력 라인 쌍들 (IO0)-(IO31)을 구동한다.
이러한 DQ 패드 및 버퍼 구성에 있어서, 웨이퍼 레벨에서 수행되는 패러렐 테스트의 쓰기 동작 동안, 그룹들 (MDQ0)-(MDQ7)의 대표 DQ 패드들 (PAD0), (PAD4), …, (PAD28)은 대응하는 프로브 핀들 (12)을 통해 프로브 카드 (14)에 연결된다. 각 그룹 (MDQ0)-(MDQ7)의 DQ 패드들 중 대표 DQ 패드를 제외한 나머지 DQ 패드들에는 프로브 카드 (14)의 프로브 핀들이 할당되지 않음을 알 수 있다. 대표 DQ 패드들 (PAD0), (PAD4), …, (PAD28)에는, 대응하는 프로브 핀들 (12)을 통해 프로브 카드 (14)로부터 테스트될 반도체 집적 회로 메모리 장치의 메모리 셀 어레이에 쓰여질 데이터 비트들이 제공된다. 각 대표 DQ 패드 (PAD0), (PAD4), …, (PAD28)에 제공된 데이터 비트는, 도 2에 도시된 바와 같이, 대응하는 데이터 입력 버퍼 뿐만 아니라 대응하는 그룹의 나머지 데이터 입력 버퍼들에 전달된다. 예를 들면, 그룹 (MDQ0)의 대표 DQ 패드 (PAD0)에 제공되는 데이터 비트 (로직 '1' 또는 '0')는 대응하는 데이터 입력 버퍼 (DIN_BUF0)로 전달되고, 이와 동시에 상기 데이터 비트는 점선으로 도시된 전송 경로를 통해 나머지 데이터 입력 버퍼들 (DIN_BUF1)-(DIN_BUF3)로도 전달된다. 결과적으로, 각 그룹 (MDQ0)-(MDQ7)의 DQ 패드들에 대응하는 입출력 라인 쌍들은 대응하는 입출력 구동기들에 의해서 동일한 로직 상태로 구동된다. 그렇게 구동된 입출력 라인 쌍들 (IO0)-(IO31)의 데이터 비트들은 앞서 설명된 것과 동일한 방법으로 대응하는 메모리 블록들 (BLK0)-(BLK31)으로 전달된다 (또는 쓰여진다).
본 발명에 따른 웨이퍼 레벨에서 패러렐 테스트의 읽기 동작에 관련된 회로 구성을 보여주는 블록도가 도 3에 도시되어 있다.
도 3을 참조하면, 반도체 집적 회로 메모리 장치는 DQ 패드들 (PAD0)-(PAD31)에 전기적으로 연결된 32개의 데이터 출력 버퍼들 (DOUT_BUF0)-(DOUT_BUF31)을 포함하며, 상기 데이터 출력 버퍼들 (DOUT_BUF0)-(DOUT_BUF31)은대응하는 멀티플렉서들 (MUX0)-(MUX31)을 통해 대응하는 입출력 감지 증폭기들 (IOSA0)-(IOSA31)에 각각 연결된다. 이러한 배열에 따르면, 정상적인 동작 동안, 입출력 감지 증폭기들 (IOSA0)-(IOSA31)에 의해서 읽혀 진 데이터 비트들은 대응하는 멀티플렉서들 (MUX0)-(MUX31) 및 데이터 출력 버퍼들 (DOUT_BUF0)-(DOUT_BUF31)을 통해 대응하는 DQ 패드들 (PAD0)-(PAD31)로 각각 전달된다.
이 실시예에 있어서, 웨이퍼 레벨에서 패러렐 테스트가 수행될 때, 동시에 테스트되는 반도체 집적 회로 메모리 장치들에 제공되는 멀티플렉서들 (MUX0)-(MUX31)의 경로들은 패러렐 테스트를 알리는 신호 (TE)에 의해서 차단됨에 유의해야 한다.
본 발명의 반도체 집적 회로 메모리 장치에는, 모드 레지스터 세트 (MRS) 회로 (16)가 제공된다. 모드 레지스터 세트 회로 (16)는 웨이퍼 레벨에서 패러렐 테스트가 수행될 때 순차적으로 활성화되는 제 1 내지 제 4 스위치 제어 신호들 (ø1)-(ø4)을 발생하도록 설계된다. 상기 스위치 제어 신호들 (ø1)-(ø4)은 더미 패드 또는 반도체 집적 회로 메모리 장치에서 정상적으로 사용되지 않는 다른 패드를 이용하여 외부로부터 제공될 수 있다. 또는, 모드 레지스터 세트 회로 (16)와 다른 내부 회로를 반도체 집적 회로 메모리 장치에 별도로 구현하여 스위치 제어 신호들 (ø1)-(ø4)을 발생할 수 있음은 자명하다.
4개의 DQ 패드들의 그룹들 (MDQ0)-(MDQ7)에 각각 대응하는 스위치 회로들 (18_0)-(18_7)은 대응하는 그룹들의 입출력 감지 증폭기들로부터의 데이터 비트들을 받아들이도록 연결되어 있다. 그리고, 그렇게 입력된 데이터 비트들은 상기 제1 내지 제 4 스위치 제어 신호들 (ø1)-(ø4)에 따라 데이터 출력 버퍼들을 통해 대응하는 대표 DQ 패드들로 순차적으로 전달한다. 그룹 (MDQ0)에 대응하는 스위치 회로의 바람직한 실시예가 도 4에 도시되어 있다. 다른 그룹들 (MDQ1)-(MDQ7)에 각각 대응하는 스위치 회로들 (18_1)-(18_7) 역시 도 4와 동일하게 구성되며, 그것에 대한 설명은 그러므로 생략된다. 도 4에 도시된 바와 같이, 스위치 회로 (18_0)는 4개의 전송 게이트들 (TG1)-(TG4)로 구성되며, 각 전송 게이트 (TG1)-(TG4)는 도 4에 도시된 바와 같이 연결된 PMOS 트랜지스터, NMOS 트랜지스터, 그리고 인버터로 이루어져 있다.
이러한 구성에 따르면, 모드 레지스터 세트 회로 (16)로부터의 스위치 제어 신호 (ø1)가 하이 레벨로 활성화될 때, 전송 게이트 (TG1)의 경로가 형성되며, 그 결과 입출력 감지 증폭기 (IOSA0)로부터의 데이터 비트 (D0)가 데이터 출력 버퍼 (DOUT_BUF0)를 통해 그룹 (MDQ0)의 대표 DQ 패드 (PAD0)로 전달된다. 이때, 다른 스위치 제어 신호들 (ø2)-(ø4)은 MRS (16)에 의해서 로우 레벨을 갖기 때문에, 전송 게이트들 (TG2)-(TG4)의 경로들은 형성되지 않는다. 그 다음에, 스위치 제어 신호 (ø2)가 하이 레벨로 활성화될 때, 전송 게이트 (TG2)의 경로가 형성되며, 그 결과 입출력 감지 증폭기 (IOSA1)로부터의 데이터 비트 (D1)가 데이터 출력 버퍼 (DOUT_BUF0)를 통해 그룹 (MDQ0)의 대표 DQ 패드 (PAD0)로 전달된다. 이러한 방법에 따라 나머지 데이터 비트들 역시 대표 DQ 패드 (PAD0)로 전달된다. 마찬가지로, 다른 그룹에 대응하는 데이터 비트들 역시 대응하는 스위치 회로, 데이터 출력 버퍼 및 대표 DQ 패드를 통해 순차적으로 출력된다. 그러므로, 각 그룹의 데이터 비트들은 모드 레지스터 세트 회로 (16)의 제어 하에서 각 그룹에 대응하는 스위치 회로들 (18_0)-(18_7)을 통해 각 그룹 (MDQ0)-(MDQ7)의 대표 DQ 패드들 (PAD0), (PAD4), …, (PAD28)로 순차적으로 전달된다.
본 발명의 반도체 집적 회로 메모리 장치에 따르면, 웨이퍼 레벨에서 많은 장치들을 동시에 테스트하고자 할 때 DQ 패드들보다 적은 수의 한정된 프로브 핀들을 이용하여 모든 DQ 패드들을 통해 메모리 셀들의 결함 여부를 측정하는 효과를 얻을 수 있다. 비록 임의의 그룹에 대응하는 입출력 감지 증폭기들에 의해서 읽혀진 데이터 비트들 각각의 로직 상태가 본래의 상태에서 바뀌더라도, 모든 메모리 셀들의 결함 여부를 정확하게 측정할 수 있다.
앞서 설명된 바와 같이, 웨이퍼 레벨에서 많은 반도체 집적 회로 메모리 장치들을 동시에 측정하고자 할 때, 한정된 DQ 패드들 (또는 프로브 핀들)을 이용하여 반도체 집적 회로 메모리 장치에 집적되는 모든 메모리 셀들의 결함 여부를 웨이퍼 레벨에서 정확하게 측정할 수 있다. 그리고, 본 발명에 따른 반도체 집적 회로 메모리 장치는 웨이퍼 레벨에서 모든 메모리 셀들의 결함 여부가 정확하게 측정되어야 하는 산업 분야 예를 들면, 다이 산업 (die business) (완제품으로 반도체 집적 회로 메모리 장치를 거래하는 것이 아니라 웨이퍼 상태의 제품으로 거래하는 것을 칭함)에 매우 유용하다.

Claims (11)

  1. 데이터 비트 정보를 저장하는 메모리 셀 어레이와;
    상기 메모리 셀 어레이에 쓰여질 데이터 비트들을 받아들이고, 상기 메모리 셀 어레이로부터 읽혀진 데이터 비트들을 외부로 출력하는 복수의 패드들과;
    상기 복수의 패드들에 각각 대응하는 복수의 입출력 라인 쌍들과;
    상기 복수의 입출력 라인 쌍들을 통해 상기 메모리 셀 어레이로부터 데이터 비트들을 읽는 읽기 수단과;
    테스트 동작 모드 동안 순차적으로 활성화되는 스위치 제어 신호들을 발생하는 스위치 제어 수단 및;
    상기 테스트 동작 모드 동안 상기 읽기 수단으로부터의 데이터 비트들을 받아들이는 스위치 수단을 포함하며, 상기 스위치 수단은 상기 순차적으로 활성화되는 스위치 제어 신호들에 응답해서 상기 패드들 중 대표 패드에 대응하는 데이터 출력 버퍼를 통해 상기 대표 패드로 상기 입력된 데이터 비트들을 순차적으로 전달하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 스위치 제어 수단은 모드 레지스터 세트 (MRS) 회로로 구성되는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 대표 패드는 상기 테스트 동작 모드 동안 프로브 카드의 프로브 핀에 전기적으로 연결되는 반면에, 상기 복수의 패드들 중 다른 패드들은 상기 프로브 카드에 연결되지 않는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 대표 패드를 통해 데이터 비트를 받아들이고, 상기 입력된 데이터 비트를 상기 복수의 입출력 라인 쌍들을 통해 상기 메모리 셀 어레이에 쓰는 쓰기 수단을 부가적으로 포함하는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 테스트 동작 모드는 상기 메모리 셀 어레이에 저장된 데이터 비트들 모두가 정확하게 테스트되도록 웨이퍼 레벨에서 수행되는 반도체 메모리 장치.
  6. 데이터 비트 정보를 저장하는 메모리 셀 어레이와;
    복수의 그룹들로 나눠지며, 각각이 상기 메모리 셀 어레이에 쓰여질 데이터 비트를 받아들이고 그리고 상기 메모리 셀 어레이로부터 읽혀진 데이터 비트를 외부로 출력하는 복수의 패드들과;
    상기 복수의 패드들에 각각 대응하는 복수의 입출력 라인 쌍들과;
    상기 입출력 라인 쌍들에 연결되며, 각각이 대응하는 입출력 라인 쌍을 통해상기 메모리 셀 어레이로부터 데이터 비트를 읽는 복수의 입출력 라인 감지 증폭기들과;
    상기 복수의 패드들에 각각 연결되며, 각각이 대응하는 입출력 라인 감지 증폭기로부터의 데이터 비트를 받아들여 대응하는 패드로 상기 입력된 데이터 비트를 전달하는 복수의 데이터 출력 버퍼들과;
    테스트 동작 모드 동안 순차적으로 활성화되는 스위치 제어 신호들을 발생하는 스위치 제어 회로 및;
    상기 패드들의 그룹들에 각각 대응하는 복수의 스위치부들을 갖는 스위치 회로를 포함하며,
    상기 스위치부들 각각은 상기 테스트 동작 모드 동안 대응하는 그룹의 패드들에 관련된 입출력 라인 감지 증폭기들로부터의 데이터 비트들을 받아들이고; 상기 스위치부들 각각은 상기 테스트 동작 모드 동안 상기 순차적으로 활성화되는 스위치 제어 신호들에 따라, 대응하는 그룹의 패드들 중 대표 패드에 대응하는 데이터 출력 버퍼를 통해 상기 입력된 데이터 비트들을 상기 대표 패드로 순차적으로 전달하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 스위치 제어 회로는 모드 레지스터 세트 (MRS) 회로로 구성되는 반도체 메모리 장치.
  8. 제 6 항에 있어서,
    상기 각 그룹의 패드들 중 대표 패드는 상기 테스트 동작 모드 동안 프로브 카드의 프로브 핀에 전기적으로 연결되는 반면에, 상기 각 그룹의 패드들 중 다른 패드들은 상기 프로브 카드에 전기적으로 연결되지 않는 반도체 메모리 장치.
  9. 제 6 항에 있어서,
    상기 복수의 패드들 각각에 연결된 복수의 데이터 입력 버퍼들 및;
    상기 데이터 입력 버퍼들에 각각 대응하는 복수의 입출력 구동기들을 부가적으로 포함하며,
    상기 각 그룹의 패드들에 대응하는 데이터 입력 버퍼들은 상기 테스트 동작 모드 동안 상기 대표 패드를 통해 동일한 데이터 비트를 받아들이고; 상기 각 그룹의 패드들에 대응하는 입출력 구동기들은 대응하는 데이터 입력 버퍼들로부터의 데이터 비트들을 대응하는 입출력 라인 쌍들을 통해 상기 메모리 셀 어레이에 전달하는 반도체 메모리 장치.
  10. 제 6 항에 있어서,
    상기 테스트 동작 모드는 웨이퍼 레벨에서 수행되는 반도체 메모리 장치.
  11. 제 6 항에 있어서,
    상기 입출력 감지 증폭기들로부터 상기 데이터 출력 버퍼들로의 전송 경로들은
    상기 테스트 동작 모드 동안 차단되는 반도체 메모리 장치.
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