JP4591024B2 - 信号検査回路および半導体記憶装置 - Google Patents
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Description
半導体メモリ101の入出力部(I/O)から出力される64ビットの出力信号D0〜D63は、一致比較回路102と選択回路103にそれぞれ入力される。
一致比較回路102は、64ビットの出力信号D0〜D63の値をそれぞれ所定の期待値と比較し、その結果を8ビットの信号DA0〜DA7に圧縮して出力する。
選択回路103は、64ビットの出力信号D0〜D63から8ビットの信号を選択して、圧縮を行わずに出力する。
選択回路104は、一致比較回路102の出力信号と、選択回路103の出力信号とをそれぞれ入力し、何れか一方を選択して出力する。
選択回路103より出力される8ビットの信号DB0〜DB7は、一致比較回路102の出力信号DA0〜DA7に基づいて半導体メモリ101の不良が検出された際、この不良をより詳しく解析するために用いられる。
図14および図15に示す一致比較回路102によると、半導体メモリ101の出力信号D0〜D63は、それぞれ排他的反転論理和回路(図14の‘EXNOR’)において期待値信号EVとの一致/不一致をそれぞれ検出される。排他的反転論理和回路の出力信号は、両者が一致する場合に‘1’、両者が一致しない場合に‘0’となる。
この排他的反転論理和回路の出力信号は、ツリー状に接続されたAND回路(図14の‘AND’)によって8つの論理積に圧縮される。すなわち、排他的反転論理和回路より出力される64ビットの信号が、それぞれ8ビットずつの信号を含む8つの信号群に区分されて、各信号群の論理積が演算される。半導体メモリ101の出力信号D0〜D63の中に期待値信号EVと一致しないものが含まれていると、この信号に対応する排他的反転論理和回路の出力信号が‘0’になり、この出力信号を含んだ信号群の論理積も‘0’になる。従って、ツリー状に接続されたAND回路において演算される論理積に基づいて、半導体メモリ101の出力信号D0〜D63の中に期待値信号EVと一致しないものが含まれているか否かを調べることができる。
半導体メモリ101の出力信号D0〜D63は、それぞれ8ビットずつの信号を含む8つの信号群に区分されて、信号群ごとに3ステート出力回路TS0〜TS7へ入力される。
3ステート出力回路TS0〜TS7は、選択信号SEL0〜SEL7に従って何れか1つが活性状態に設定され、残りが不活性状態に設定される。3ステート出力回路TS0〜TS7は、活性状態に設定された場合に、入力の信号群を論理反転させて出力し、不活性状態に設定された場合に、出力を高インピーダンス状態にする。
3ステート出力回路TS0〜TS7がそれぞれ持つ8つの出力端子は、共通の8つの出力端子に並列接続される。この共通の出力端子から、8ビットの信号DB0〜DB7が出力される。
pチャンネルMOS型のトランジスタQp101およびnチャンネルMOS型のトランジスタQn101は、各ビットの入力信号を論理反転させて出力するインバータ回路を構成している。このインバータ回路と電源電圧VDDとを接続する配線にはpチャンネルMOS型のトランジスタQp102が挿入されており、インバータ回路とグランドレベルGNDとを接続する配線にはnチャンネルMOS型のトランジスタQn102が挿入されている。トランジスタQp102のゲートには、インバータ回路IV101によって選択信号SEL(‘SEL’は、選択信号SEL0〜SEL7の何れか1つを示す)を論理反転させた信号SELnが入力される。トランジスタQn102のゲートには、インバータ回路IV102によって信号SELnを論理反転させた信号SELp(すなわち選択信号SELと同一論理値の信号)が入力される。
選択信号SELがハイレベルの場合、信号SELnがローレベル、信号SELpがハイレベルになり、トランジスタQp102およびQn102が共にオンする。この場合、トランジスタQp101およびQn101で構成されるインバータ回路が活性状態になるため、3ステート出力回路の出力信号は、半導体メモリ101の出力信号を論理反転させた信号になる。
一方、選択信号SELがローレベルの場合、信号SELnがハイレベル、信号SELpがローレベルになり、トランジスタQp102およびQn102が共にオフする。この場合は、トランジスタQp101およびQn101で構成されるインバータ回路が不活性状態になるため、3ステート出力回路の出力は高インピーダンス状態になる。
n個(nは1より大きい任意の整数を示す)の出力端子を有し、第1の検査モードにおいて、入力される複数のバイナリ信号から一部のバイナリ信号を選択して上記n個の出力端子より出力し、第2の検査モードにおいて、上記入力されるバイナリ信号が所定の期待値を有するか否かの検査結果を上記n個の出力端子より出力する信号検査回路であって、上記n個の出力端子に対応付けられたn個の入力端子をそれぞれ含むm個(mは1より大きい任意の整数を示す)の入力端子群と、
上記第1の検査モードにおいて、上記m個の入力端子群のうち選択した1つの入力端子群より入力されるバイナリ信号を同一値のまま、もしくは論理反転して出力し、残りの入力端子群より入力されるバイナリ信号を第1の値を持つバイナリ信号に変換して出力し、
上記第2の検査モードにおいて、上記m個の入力端子群より入力されるバイナリ信号のうち、上記期待値と一致するバイナリ信号を上記第1の値を持つバイナリ信号に変換して出力し、上記期待値と一致しないバイナリ信号を第2の値を持つバイナリ信号に変換して出力する第1の論理回路と、異なる入力端子群に属するとともに同一の出力端子に対応付けられたm個の入力端子より入力されるm個のバイナリ信号に応じて上記第1の論理回路から出力されるm個のバイナリ信号の中に、上記第2の値を持つバイナリ信号が含まれている場合は所定の値を持ち、上記第2の値を持つバイナリ信号が含まれていない場合には当該所定の値を論理反転した値を持つバイナリ信号を、上記n個の出力端子のそれぞれについて生成して上記n個の出力端子に出力する第2の論理回路と、
を有し、
上記第1の論理回路は、上記入力端子群ごとに、当該入力端子群が上記第1の検査モードにおいて選択されない場合に上記第2の値、選択される場合に上記第1の値を持ち、上記第2の検査モードにおいては上記第1の値を持つ制御信号をそれぞれ入力し、上記入力端子ごとに、当該入力端子から入力されるバイナリ信号と上記期待値を持つバイナリ信号とが一致するか、もしくは、当該入力端子の属する入力端子群に対応して入力される上記制御信号が上記第2の値を持つ場合に上記第1の値を持ち、当該入力端子から入力されるバイナリ信号と上記期待値を持つバイナリ信号とが一致せず、かつ、当該入力端子の属する入力端子群に対応して入力される上記制御信号が上記第1の値を持つ場合に上記第2の値を持つバイナリ信号をそれぞれ出力し、
上記第2の論理回路は、異なる入力端子群に属するとともに同一の出力端子に対応付けられたm個の入力端子より入力されるm個のバイナリ信号に応じて上記第1の論理回路から出力されるm個のバイナリ信号の中に、上記第2の値を持つバイナリ信号が含まれている場合は上記第2の値を持ち、上記第2の値を持つバイナリ信号が含まれていない場合には上記第1の値を持つバイナリ信号を、上記n個の出力端子のそれぞれについて生成する論理積生成回路と、当該論理積生成回路が生成するn個のバイナリ信号を入力し、上記所定の値を上記第2の値に設定した場合には、上記n個の出力端子に、上記論理積生成回路が生成したn個のバイナリ信号をそのまま出力し、上記所定の値を上記第1の値に設定した場合には、上記n個の出力端子に、上記論理積生成回路が生成したn個のバイナリ信号を論理反転して出力する出力設定回路と、を有する。
また、本発明の信号検査回路は、
n個(nは1より大きい任意の整数を示す)の出力端子を有し、第1の検査モードにおいて、入力される複数のバイナリ信号から一部のバイナリ信号を選択して上記n個の出力端子より出力し、第2の検査モードにおいて、上記入力されるバイナリ信号が所定の期待値を有するか否かの検査結果を上記n個の出力端子より出力する信号検査回路であって、
上記n個の出力端子に対応付けられたn個の入力端子をそれぞれ含むm個(mは1より大きい任意の整数を示す)の入力端子群と、
上記第1の検査モードにおいて、上記m個の入力端子群のうち選択した1つの入力端子群より入力されるバイナリ信号を同一値のまま、もしくは論理反転して出力し、残りの入力端子群より入力されるバイナリ信号を第1の値を持つバイナリ信号に変換して出力し、上記第2の検査モードにおいて、上記m個の入力端子群より入力されるバイナリ信号のうち、上記期待値と一致するバイナリ信号を上記第1の値を持つバイナリ信号に変換して出力し、上記期待値と一致しないバイナリ信号を第2の値を持つバイナリ信号に変換して出力する第1の論理回路と、
異なる入力端子群に属するとともに同一の出力端子に対応付けられたm個の入力端子より入力されるm個のバイナリ信号に応じて上記第1の論理回路から出力されるm個のバイナリ信号の中に、上記第2の値を持つバイナリ信号が含まれている場合は所定の値を持ち、上記第2の値を持つバイナリ信号が含まれていない場合には当該所定の値を論理反転した値を持つバイナリ信号を、上記n個の出力端子のそれぞれについて生成する第2の論理回路と、
を有し、
上記第1の論理回路は、上記入力端子群ごとに、当該入力端子群が上記第1の検査モードにおいて選択されない場合に論理値0、選択される場合に論理値1を持ち、上記第2の検査モードにおいて論理値1を持つ制御信号をそれぞれ入力し、上記入力端子ごとに、当該入力端子から入力されるバイナリ信号と上記期待値を持つバイナリ信号との排他的反転論理和と、当該入力端子の属する入力端子群に対応して入力される上記制御信号の論理反転信号と、の論理和を演算した結果に相当するバイナリ信号をそれぞれ出力し
上記第2の論理回路は、異なる入力端子群に属するとともに同一の出力端子に対応付けられたm個の入力端子より入力されるm個のバイナリ信号に応じて上記第1の論理回路から出力されるm個のバイナリ信号の論理積に相当するバイナリ信号を、上記n個の出力端子のそれぞれについて生成する。
上記信号検査回路は、上記n個の出力端子に対応付けられたn個の入力端子をそれぞれ含むm個(mは1より大きい任意の整数を示す)の入力端子群であって、上記メモリ部から出力されるバイナリ信号を入力する入力端子群と、
上記第1の検査モードにおいて、上記m個の入力端子群のうち選択した1つの入力端子群より入力されるバイナリ信号を同一値のまま、もしくは論理反転して出力し、残りの入力端子群より入力されるバイナリ信号を第1の値を持つバイナリ信号に変換して出力し、上記第2の検査モードにおいて、上記m個の入力端子群より入力されるバイナリ信号のうち、上記期待値と一致するバイナリ信号を上記第1の値を持つバイナリ信号に変換して出力し、上記期待値と一致しないバイナリ信号を第2の値を持つバイナリ信号に変換して出力する第1の論理回路と、
異なる入力端子群に属するとともに同一の出力端子に対応付けられたm個の入力端子より入力されるm個のバイナリ信号に応じて上記第1の論理回路から出力されるm個のバイナリ信号の中に、上記第2の値を持つバイナリ信号が含まれている場合は所定の値を持ち、上記第2の値を持つバイナリ信号が含まれていない場合には当該所定の値を論理反転した値を持つバイナリ信号を、上記n個の出力端子のそれぞれについて生成して上記n個の出力端子に出力する第2の論理回路と、
を有し、
上記第1の論理回路は、上記入力端子群ごとに、当該入力端子群が上記第1の検査モードにおいて選択されない場合に上記第2の値、選択される場合に上記第1の値を持ち、上記第2の検査モードにおいては上記第1の値を持つ制御信号をそれぞれ入力し、上記入力端子ごとに、当該入力端子から入力されるバイナリ信号と上記期待値を持つバイナリ信号とが一致するか、もしくは、当該入力端子の属する入力端子群に対応して入力される上記制御信号が上記第2の値を持つ場合に上記第1の値を持ち、当該入力端子から入力されるバイナリ信号と上記期待値を持つバイナリ信号とが一致せず、かつ、当該入力端子の属する入力端子群に対応して入力される上記制御信号が上記第1の値を持つ場合に上記第2の値を持つバイナリ信号をそれぞれ出力し、
上記第2の論理回路は、異なる入力端子群に属するとともに同一の出力端子に対応付けられたm個の入力端子より入力されるm個のバイナリ信号に応じて上記第1の論理回路から出力されるm個のバイナリ信号の中に、上記第2の値を持つバイナリ信号が含まれている場合は上記第2の値を持ち、上記第2の値を持つバイナリ信号が含まれていない場合には上記第1の値を持つバイナリ信号を、上記n個の出力端子のそれぞれについて生成する論理積生成回路と、当該論理積生成回路が生成するn個のバイナリ信号を入力し、上記所定の値を上記第2の値に設定した場合には、上記n個の出力端子に、上記論理積生成回路が生成したn個のバイナリ信号をそのまま出力し、上記所定の値を上記第1の値に設定した場合には、上記n個の出力端子に、上記論理積生成回路が生成したn個のバイナリ信号を論理反転して出力する出力設定回路と、を有する。
また、本発明の半導体記憶装置は、メモリ部と、n個(nは1より大きい任意の整数を示す)の出力端子を有し、第1の検査モードにおいて、上記メモリ部から出力される複数ビットのバイナリ信号から一部を選択して上記n個の出力端子より出力し、第2の検査モードにおいて、上記メモリ部から出力されるバイナリ信号が所定の期待値を有するか否かの検査結果を上記n個の出力端子より出力する信号検査回路と、を有し、
上記信号検査回路は、
n個(nは1より大きい任意の整数を示す)の出力端子を有し、第1の検査モードにおいて、入力される複数のバイナリ信号から一部のバイナリ信号を選択して上記n個の出力端子より出力し、第2の検査モードにおいて、上記入力されるバイナリ信号が所定の期待値を有するか否かの検査結果を上記n個の出力端子より出力する信号検査回路であって、
上記n個の出力端子に対応付けられたn個の入力端子をそれぞれ含むm個(mは1より大きい任意の整数を示す)の入力端子群と、
上記第1の検査モードにおいて、上記m個の入力端子群のうち選択した1つの入力端子群より入力されるバイナリ信号を同一値のまま、もしくは論理反転して出力し、残りの入力端子群より入力されるバイナリ信号を第1の値を持つバイナリ信号に変換して出力し、上記第2の検査モードにおいて、上記m個の入力端子群より入力されるバイナリ信号のうち、上記期待値と一致するバイナリ信号を上記第1の値を持つバイナリ信号に変換して出力し、上記期待値と一致しないバイナリ信号を第2の値を持つバイナリ信号に変換して出力する第1の論理回路と、
異なる入力端子群に属するとともに同一の出力端子に対応付けられたm個の入力端子より入力されるm個のバイナリ信号に応じて上記第1の論理回路から出力されるm個のバイナリ信号の中に、上記第2の値を持つバイナリ信号が含まれている場合は所定の値を持ち、上記第2の値を持つバイナリ信号が含まれていない場合には当該所定の値を論理反転した値を持つバイナリ信号を、上記n個の出力端子のそれぞれについて生成する第2の論理回路と、
を有し、
上記第1の論理回路は、上記入力端子群ごとに、当該入力端子群が上記第1の検査モードにおいて選択されない場合に論理値0、選択される場合に論理値1を持ち、上記第2の検査モードにおいて論理値1を持つ制御信号をそれぞれ入力し、上記入力端子ごとに、当該入力端子から入力されるバイナリ信号と上記期待値を持つバイナリ信号との排他的反転論理和と、当該入力端子の属する入力端子群に対応して入力される上記制御信号の論理反転信号と、の論理和を演算した結果に相当するバイナリ信号をそれぞれ出力し
上記第2の論理回路は、異なる入力端子群に属するとともに同一の出力端子に対応付けられたm個の入力端子より入力されるm個のバイナリ信号に応じて上記第1の論理回路から出力されるm個のバイナリ信号の論理積に相当するバイナリ信号を、上記n個の出力端子のそれぞれについて生成する。
(第1の検査モード時)
上記第1の検査モードにおいて、上記第1の論理回路からは、上記m個の入力端子群のうち選択された1つの入力端子群より入力されるバイナリ信号が同一値のまま、もしくは論理反転されて出力される。また、残りの入力端子群より入力されるバイナリ信号が、上記第1の値を持つバイナリ信号に変換されて出力される。
そのため、異なる入力端子群に属するとともに同一の出力端子に対応付けられたm個の入力端子より入力されるm個のバイナリ信号に応じて上記第1の論理回路から出力されるm個のバイナリ信号のうち、上記第1の論理回路で選択されていない入力端子群に属する入力端子より入力される(m−1)個のバイナリ信号に応じて上記第1の論理回路から出力される(m−1)個のバイナリ信号は、その何れも、上記第1の値に変換される。
その結果、ある1つの出力端子に対応付けられているm個の入力端子より入力されるm個のバイナリ信号の中に上記第2の値を持つバイナリ信号が含まれているか否かは、これらm個の入力端子のうち、上記第1の論理回路で選択された入力端子群に属する入力端子より入力されるバイナリ信号が上記第2の値を持つか否かに応じて決定される。
従って、上記第2の論理回路において上記n個の出力端子のそれぞれについて生成されるバイナリ信号は、上記第1の論理回路で選択された入力端子群より入力されるバイナリ信号に応じた値を持つ。
(第2の検査モード時)
上記第2の検査モードにおいて、上記第1の論理回路からは、上記m個の入力端子群より入力されるバイナリ信号のうち、上記期待値と一致するバイナリ信号が上記第1の値を持つバイナリ信号に変換されて出力される。また、上記期待値と一致しないバイナリ信号が、第2の値を持つバイナリ信号に変換されて出力される。
そのため、異なる入力端子群に属するとともに同一の出力端子に対応付けられたm個の入力端子より入力されるm個のバイナリ信号の中に上記期待値と一致しないバイナリ信号が1つでも含まれている場合、当該出力端子について上記第2の論理回路において生成されるバイナリ信号は上記所定の値を持つ。これに対し、当該m個のバイナリ信号が全て上記期待値と一致する場合、当該出力端子について上記第2の論理回路において生成されるバイナリ信号は上記所定の値を論理反転した値を持つ。
従って、上記第2の論理回路において上記n個の出力端子のそれぞれについて生成されるバイナリ信号の値は、各出力端子に対応付けられているm個の入力端子より入力されるバイナリ信号の中に上記期待値と一致しないバイナリ信号が含まれるか否かの検査結果を表す。
これにより、上記第2の検査モードにおいて、ある1つの出力端子に対応付けられているm個のバイナリ信号が全て上記期待値と一致する場合、上記第2の論理回路では、当該出力端子について、上記期待値と同じ値を持つバイナリ信号が生成される。一方、当該m個のバイナリ信号の中に上記期待値と一致しない信号が含まれている場合、上記第2の論理回路では、当該出力端子について、上記期待値と異なる値を持つバイナリ信号が生成される。
これにより、上記第2の検査モードかつ上記第1の出力モードにおいて、ある1つの出力端子に対応付けられているm個のバイナリ信号が全て上記期待値と一致する場合、上記第2の論理回路では、当該出力端子について、上記期待値と同じ値を持つバイナリ信号が生成される。一方、当該m個のバイナリ信号の中に上記期待値と一致しない信号が含まれている場合、上記第2の論理回路では、当該出力端子について、上記期待値と異なる値を持つバイナリ信号が生成される。
また上記第2の検査モードかつ上記第2の出力モードにおいて、ある1つの出力端子に対応付けられているm個のバイナリ信号の中に上記期待値と一致しない信号が含まれている場合、上記第2の論理回路では、上記期待値に関わらず上記所定の値を持つバイナリ信号が生成される。一方、当該m個のバイナリ信号が全て上記期待値と一致する場合、上記第2の論理回路では、上記期待値に関わらず上記所定の値を論理反転した値を持つバイナリ信号が生成される。
この場合、上記第2の論理回路は、異なる入力端子群に属するとともに同一の出力端子に対応付けられたm個の入力端子より入力されるm個のバイナリ信号に応じて上記第1の論理回路から出力されるm個のバイナリ信号の中に、上記第2の値を持つバイナリ信号が含まれている場合は上記第2の値を持ち、上記第2の値を持つバイナリ信号が含まれていない場合には上記第1の値を持つバイナリ信号を、上記n個の出力端子のそれぞれについて生成しても良い。
この場合、上記第2の論理回路は、異なる入力端子群に属するとともに同一の出力端子に対応付けられたm個の入力端子より入力されるm個のバイナリ信号に応じて上記第1の論理回路から出力されるm個のバイナリ信号の論理積に相当するバイナリ信号を、上記n個の出力端子のそれぞれについて生成しても良い。
図1は、本発明の第1の実施形態に係る半導体記憶装置の構成の一例を示す図である。
図1に示す半導体記憶装置は、メモリ部1と、デコード部2と、入出力部3と、制御回路4と、信号検査回路5とを有する。
メモリ部1は、本発明のメモリ部の一実施形態である。
信号検査回路5は、本発明の信号検査回路の一実施形態である。
図1の例では、メモリ部1から入出力部3を介して64ビットのバイナリ信号D0〜D63が出力される。
第1の検査モードにおいて、信号検査回路5は、64ビットのバイナリ信号D0〜D63から8ビットのバイナリ信号を選択し、これと同一値の信号もしくは論理反転した信号を、8ビットのバイナリ信号DT0〜DT7として出力する。
第2の検査モードにおいて、信号検査回路5は、64ビットのバイナリ信号D0〜D63がそれぞれ所定の期待値を有しているか否かの検査結果として、8ビットのバイナリ信号DT0〜DT7を出力する。
図2に示す信号検査回路5は、64ビットのバイナリ信号D0〜D63を入力する入力端子TI0−0,…,TI0−7,TI1−0,…,TI1−7,TI2−0,…,TI2−7,TI3−0,…,TI3−7,TI4−0,…,TI4−7,TI5−0,…,TI5−7,TI6−0,…,TI6−7,TI7−0,…,TI7−7と、8ビットのバイナリ信号DT0〜DT7を出力する出力端子TO0〜TO7と、第1の論理回路10と、第2の論理回路20とを有する。
出力端子TO0〜TO7は、本発明の出力端子の一実施形態である。
8つの入力端子TIi−0〜TIi−7(iは、0から7までの任意の整数を示す。以下同じ。)で構成される入力端子群は、本発明の入力端子群の一実施形態である。
第1の論理回路10は、本発明の第1の論理回路の一実施形態である。
第2の論理回路20は、本発明の第2の論理回路の一実施形態である。
8つの入力端子TIi−0〜TIi−7は、それぞれ8つの出力端子DT0〜DT7に対応付けられた1つの入力端子群(以降、第i入力端子群と表記する)を構成している。
全体の入力端子は、8つの入力端子群(第0入力端子群TI0−0〜TI0−7、第1入力端子群TI1−0〜TI1−7、第2入力端子群TI2−0〜TI2−7、第3入力端子群TI3−0〜TI3−7、第4入力端子群TI4−0〜TI4−7、第5入力端子群TI5−0〜TI5−7、第6入力端子群TI6−0〜TI6−7、第7入力端子群TI7−0〜TI7−7)に区分される。
また、第1の論理回路10は、第2の検査モードにおいて、上述した8つの入力端子群より入力されるメモリ部1からのバイナリ信号のうち、期待値信号EVと一致する信号を第1の値を持つバイナリ信号に変換して出力し、期待値信号EVと一致しない信号を第2の値を持つバイナリ信号に変換して出力する。
そして、第1の論理回路10は、入力端子Ti−jに入力されるメモリ部1からのバイナリ信号Dkと期待値信号EVとが一致するか、もしくは、選択信号SELiが第2の値を持つ場合に第1の値を持ち、バイナリ信号Dkと期待値信号EVとが一致せず、かつ、選択信号SELiが第1の値を持つ場合に第2の値を持つバイナリ信号を、入力端子Ti−jに対応するバイナリ信号として生成する。
この場合、選択信号SELiは、第1の検査モードにおいて第i入力端子群を選択する場合に値‘1’に設定され、第1の検査モードにおいて第i入力端子群が選択されない場合ならびに第2の検査モードにおいて値‘0’に設定される。この選択信号SELiは、例えば、信号検査回路5を用いて検査を行う際に図示しない検査装置から供給される。
図4に示す論理回路PFi−jは、EXNOR回路11と、OR回路12とを有する。
EXNOR回路11は、入力端子TIi−jより入力される信号Dkと期待値信号EVとの排他的反転論理和を演算する。
OR回路12は、EXNOR回路11の出力信号と、選択信号SELiを論理反転させた信号との論理和を演算し、論理回路PFi−jの出力信号として出力する。
第1の検査モードにおいて第i入力端子群が選択される場合、選択信号SELiが値‘1’に設定される。この場合、論理回路PFi−jは、期待値信号EVの設定値に応じて、バイナリ信号Dkと同一論理値の信号、もしくはその論理反転信号を出力する。すなわち、期待値信号EVが‘1’に設定される場合はバイナリ信号Dkと同一論理値の信号を出力し、期待値信号EVが‘0’に設定される場合はバイナリ信号Dkの論理反転信号を出力する。
図5に示すpチャンネルMOS型のトランジスタQp1〜Qp5と、nチャンネルMOS型のトランジスタQn1〜Qn5と、インバータ回路IV1,…,IV4とを有する。
インバータ回路IV2は、インバータ回路IV1より出力される信号Dnkを入力し、これを論理反転させた信号Dpkを出力する。従って、信号Dpkは信号Dkと同一の論理値を持つ。
インバータ回路IV4は、インバータ回路IV3より出力される信号EVnを入力し、これを論理反転させた信号EVpを出力する。従って、信号EVpは期待値信号EVと同一の論理値を持つ。
トランジスタQn5は、ノードN2とグランドレベルGNDとの間に接続されており、そのゲートに選択信号SELiが入力される。
このEXNOR回路は、選択信号SELiがハイレベルに設定されてトランジスタQn5がオンする場合に活性状態となり、メモリ部1からのバイナリ信号Dkと期待値信号EVとの排他的反転論理和演算を行う。すなわち、バイナリ信号Dkおよび期待値信号EVが同一論理値となる場合、トランジスタQp1およびQp3の直列回路またはトランジスタQp2およびQp4の直列回路の何れか一方がオン状態となり、トランジスタQn1およびQn3の直列回路ならびにトランジスタQn2およびQn4の直列回路が共にオフ状態になるため、ノードN1はハイレベルになる。また、バイナリ信号Dkおよび期待値信号EVが異なる論理値の場合、トランジスタQp1およびQp3の直列回路ならびにトランジスタQp2およびQp4の直列回路が共にオフ状態となり、トランジスタQn1およびQn3の直列回路もしくはトランジスタQn2およびQn4の直列回路の何れか一方がオン状態になるため、ノードN1はローレベルになる。
これに対して、選択信号SELiがローレベルに設定されると、トランジスタQn5がオフし、EXNOR回路に対する電源供給が遮断されるため、EXNOR回路は不活性状態になる。このとき、トランジスタQp5がオンするため、ノードN1は信号Dkおよび期待値信号EVに依らず常にハイレベルになる。
このようにして、図5に示す論理回路PFi−jによれば、図4に示す回路と同様の論理機能が実現される。
以上が、第1の論理回路10の説明である。
第2の論理回路20は、異なる入力端子群に属するとともに同一の出力端子TOjに対応付けられている8つの入力端子(TI0−j〜TI7−j)より入力される8つのバイナリ信号に応じて第1の論理回路10から出力される8つのバイナリ信号(以降、この8つのバイナリ信号のグループを、第1の論理回路10の第j出力信号群と表記する。)の中に、第2の値を持つバイナリ信号が含まれている場合は所定の値を持ち、第2の値を持つバイナリ信号が含まれていない場合には当該所定の値を論理反転した値を持つバイナリ信号を生成し、これを出力端子TOjへ出力する。
第2の論理回路20は、出力端子TO0〜TO7のそれぞれについて、上述した所定の値もしくはその論理反転値を持つバイナリ信号を生成し、これを対応する出力端子に出力する。
すなわち、期待値信号EVが第1の値を持つ場合、上記所定の値を第2の値に設定し、期待値信号EVが第2の値を持つ場合、上記所定の値を第1の値に設定する。
この場合、第2の論理回路20は、第1の論理回路10の第j出力信号群に含まれる8つのバイナリ信号同士の論理積を演算する。そして、期待値信号EVが第1の値‘1’を持つ場合、この論理積の演算結果と同一論理値の信号を出力端子TOjに出力し、期待値信号EVが第2の値‘0’を持つ場合、この論理積の演算結果を論理反転させて出力端子TOjに出力する。
より詳しく述べると、第2の論理回路20は、期待値信号EVが第1の値‘1’を持つ場合、第1の論理回路10の第j出力端子群に第2の値‘0’を持つバイナリ信号が1つでも含まれているならば、上記所定の値として第2の値‘0’を持つバイナリ信号を出力端子TOjに出力する。第j出力端子群に第2の値‘0’を持つバイナリ信号が含まれていないならば、上記所定の値を論理反転させた第1の値‘1’を持つバイナリ信号を出力端子TOjに出力する。
一方、第2の論理回路20は、期待値信号EVが第1の値‘0’を持つ場合、第1の論理回路10の第j出力端子群に第2の値‘0’を持つバイナリ信号が1つでも含まれているならば、上記所定の値として第1の値‘1’を持つバイナリ信号を出力する。第j出力端子群に第2の値‘0’を持つバイナリ信号が含まれていないならば、上記所定の値を論理反転させた第2の値‘0’を持つバイナリ信号を出力する。
言い換えると、第2の論理回路20は、入力端子TI0−j〜TI7−jより入力される8つのバイナリ信号が全て期待値信号EVと一致し、これら8つのバイナリ信号に応じた第1の論理回路10の第j出力信号群に含まれる8つのバイナリ信号が全て第1の値‘1’を持つ場合、期待値信号EVと同一値のバイナリ信号を出力端子TOjに出力する。また、入力端子TI0−j〜TI7−jより入力される8つのバイナリ信号の中に期待値信号EVと一致しないものが含まれており、その結果、これら8つのバイナリ信号に応じた第1の論理回路10の第j出力信号群に第2の値‘0’をバイナリ持つ信号が含まれている場合、期待値信号EVと異なる論理値を持つバイナリ信号を出力端子TOjに出力する。
AND回路A2−jは、入力端子TI2−jおよびTI3−jに入力されるバイナリ信号に応じた第1の論理回路10の出力信号同士の論理積を演算して出力する。
AND回路A3−jは、入力端子TI4−jおよびTI5−jに入力されるバイナリ信号に応じた第1の論理回路10の出力信号同士の論理積を演算して出力する。
AND回路A4−jは、入力端子TI6−jおよびTI7−jに入力されるバイナリ信号に応じた第1の論理回路10の出力信号同士の論理積を演算して出力する。
AND回路A5−jは、AND回路A1−jおよびA2−jから出力されるバイナリ信号同士の論理積を演算して出力する。
AND回路A6−jは、AND回路A3−jおよびA4−jから出力されるバイナリ信号同士の論理積を演算して出力する。
AND回路A7−jは、AND回路A5−jおよびA6−jから出力されるバイナリ信号同士の論理積を演算し、その演算結果を論理反転回路Njに出力する。
図6に示す論理反転回路Njは、AND回路A7−jの出力信号を論理反転させるインバータ回路IV5と、セレクタSL1とを有する。
セレクタSL1は、期待値信号が値‘1’を持つ場合、AND回路A7−jの出力信号を選択して出力端子TOjに出力し、期待値信号が値‘0’を持つ場合、インバータ回路IV5の出力信号を選択して出力端子TOjに出力する。
第1の検査モード時では、図示しない検査装置等によって、8つの入力端子群(第0入力端子群〜第7入力端子群)の中から1つの入力端子群(ここでは第i入力端子群とする)を選択するように選択信号SEL0〜SEL7が設定されて、第1の論理回路10に入力される。
このとき、第1の論理回路10からは、第i入力端子群TIi−0〜TIi−7に入力されるメモリ部1のバイナリ信号が同一値のまま、もしくは論理反転されて出力される。
また、第i入力端子群TIi−0〜TIi−7を除く他の入力端子群より入力されるメモリ部1のバイナリ信号は、何れも第1の値に変換されて第1の論理回路10から出力される。
この場合、図示しない検査装置等によって、8つの選択信号SEL0〜SEL7のうちの1つ(選択信号SELi)が値‘1’(ハイレベル)に設定され、残りの選択信号が値‘0’(ローレベル)に設定される。
これにより、論理回路PFi−0〜PFi−7からは、第i入力端子群TIi−0〜TIi−7の入力信号とそれぞれ同一値のバイナリ信号か、もしくはその論理反転信号が出力される。すなわち、期待値信号EVが値‘1’に設定されている場合、論理回路PFi−0〜PFi−7からは、第i入力端子群TIi−0〜TIi−7の入力信号とそれぞれ同一値のバイナリ信号が出力される。期待値信号EVが値‘0’に設定されている場合、論理回路PFi−0〜PFi−7からは、第i入力端子群TIi−0〜TIi−7の入力信号をそれぞれ論理反転させたバイナリ信号が出力される。
一方、論理回路PFi−0〜PFi−7を除く残りの論理回路からは、何れも、第1の値として‘1’の値を持つ信号が出力される。
その結果、第1の論理回路10の第j出力信号群に含まれる8つのバイナリ信号のうち、入力端子TIi−jより入力されるバイナリ信号に応じた第1の論理回路10の出力信号を除く残りの7つのバイナリ信号は、何れも第1の値を持つ。そして、この第j出力信号群に第2の値を持つ信号が含まれるか否かは、入力端子TIi−jより入力されるバイナリ信号の値に応じて決まる。
従って、第1の検査モードにおいて第2の論理回路10から出力端子TOjへ出力される信号は、入力端子TIi−jより入力されるメモリ部1のバイナリ信号に応じた値を持つ。すなわち、選択信号SEL0〜SELに従って選択された1つの入力端子群(第i入力端子群TIi−0〜TIi−7)より入力されるメモリ部1の8ビットのバイナリ信号は、同一値のまま、もしくは論理反転されて、出力端子TO0〜TO7よりバイナリ信号DT0〜DT7として出力される。
この場合、ツリーの終段のAND回路7−jからは、第1の論理回路10の第j出力信号群に含まれる8つのバイナリ信号同士の論理積が出力される。第j出力信号群に含まれる8つのバイナリ信号のうち、論理回路PFi−jの出力信号を除く7つのバイナリ信号は全て第1の値‘1’に設定されるため、AND回路7−jからは、論理回路PFi−jの出力信号と同じ論理値の信号が出力される。すなわち、期待値信号EVが値‘1’に設定されている場合、AND回路7−jからは入力端子群TIi−jの入力信号と同一値のバイナリ信号が出力され、期待値信号EVが値‘0’に設定されている場合、AND回路7−jからは入力端子群TIi−jの入力信号を論理反転させたバイナリ信号が出力される。
一方、論理反転回路Njでは、期待値信号EVが第1の値‘1’を持つ場合、AND回路7−jの出力信号と同一値の信号が生成され、期待値信号EVが第1の値‘0’を持つ場合、AND回路7−jの出力信号を論理反転させた信号が生成されて、出力端子TOjに出力される。
従って、期待値信号EVが第1の値‘1’または第2の値‘0’の何れを有する場合であっても、出力端子TOjには、入力端子群TIi−jの入力信号と同一値のバイナリ信号が出力される。
つまり、出力端子TO0〜TO7からは、選択された第i入力端子群TIi−0〜TIi−7の入力信号と同一値の信号が出力される。
第1の検査モード時では、図示しない検査装置等によって、8つの入力端子群(第0入力端子群〜第7入力端子群)を全て選択するように選択信号SEL0〜SEL7が設定される。すなわち、第1の論理回路10の出力信号を入力信号に依らず強制的に第1の値に設定する状態が解除される。
このとき、第1の論理回路10では、8つの入力端子群(第0入力端子群〜第7入力端子群)より入力される64ビットのバイナリ信号と期待値信号EVとの比較が行われ、その比較結果が64ビットのバイナリ信号として出力される。すなわち、8つの入力端子群より入力される64ビットのバイナリ信号のうち、期待値信号EVと一致するバイナリ信号は第1の値を持つバイナリ信号に変換され、期待値信号EVと一致しないバイナリ信号は第2の値を持つバイナリ信号に変換されて、それぞれ第1の論理回路10から出力される。
この場合、図示しない検査装置等によって、8つの選択信号SEL0〜SEL7が全て値‘1’(ハイレベル)に設定される。
これにより、論理回路PF0−0〜PF7−7からは、入力端子TI0−0〜TI7−7の入力信号と期待値信号EVとの排他的反転論理和がそれぞれ出力される。すなわち、入力端子TIi−jの入力信号と期待値信号EVとが一致する場合、論理回路PFi−jから第1の値‘1’を持つバイナリ信号が出力され、入力端子TIi−jの入力信号と期待値信号EVとが一致しない場合、論理回路PFi−jから第2の値‘0’を持つバイナリ信号が出力される。
一方、出力端子TOjに対応付けられた入力端子TI0−j〜TI7−jより入力される8つのバイナリ信号の中に期待値信号EVと一致しないものが含まれており、その結果、これら8つのバイナリ信号に応じた第1の論理回路10の第j出力信号群に第2の値のバイナリ信号が含まれている場合、第2の論理回路10からは、期待値信号EVと異なる論理値を持つバイナリ信号が出力端子TOjに出力される。
従って、第2の検査モードでは、出力端子TOjより出力されるバイナリ信号の値を調べることにより、入力端子TI0−j〜TI7−jより入力される8つのバイナリ信号の中に期待値信号EVと一致しないものが含まれているか否かを判定することが可能になる。
この場合、ツリーの終段のAND回路7−jからは、第1の論理回路10の第j出力信号群に含まれる8つのバイナリ信号同士の論理積が出力される。
期待値信号EVが第1の値‘1’に設定される場合において、入力端子TI0−j〜TI7−jより入力される8つのバイナリ信号が全て期待値信号EVと同じ第1の値‘1’を有していると、これに応じた第j出力信号群のバイナリ信号は全て第1の値‘1’になり、AND回路7−jの出力信号は第1の値‘1’になる。そして、この場合、論理反転回路NjからはAND回路7−jの出力信号と同一値の信号、すなわち第1の値‘1’が出力端子TOjに出力される。
期待値信号EVが第1の値‘1’を有する場合において、入力端子TI0−j〜TI7−jより入力される8つのバイナリ信号に期待値信号EVと異なる第2の値‘0’のバイナリ信号が含まれていると、これに応じた第j出力信号群のバイナリ信号に第2の値‘0’のバイナリ信号が含まれるため、AND回路7−jの出力信号は第2の値‘0’になる。そして、この場合、論理反転回路NjからはAND回路7−jの出力信号と同一値の信号、すなわち第2の値‘0’が出力端子TOjに出力される。
期待値信号EVが第2の値‘0’を有する場合において、入力端子TI0−j〜TI7−jより入力される8つのバイナリ信号が全て期待値信号EVと同じ第2の値‘0’を有していると、これに応じた第j出力信号群のバイナリ信号は全て第1の値‘1’になり、AND回路7−jの出力信号は第1の値‘1’になる。そして、この場合、論理反転回路NjからはAND回路7−jの出力信号を論理反転させた信号、すなわち第2の値‘0’が出力端子TOjに出力される。
期待値信号EVが第2の値‘0’を有する場合において、入力端子TI0−j〜TI7−jより入力される8つのバイナリ信号に期待値信号EVと異なる第1の値‘1’のバイナリ信号が含まれていると、これに応じた第j出力信号群のバイナリ信号に第2の値‘0’のバイナリ信号が含まれるため、AND回路7−jの出力信号は第2の値‘0’になる。そして、この場合、論理反転回路NjからはAND回路7−jの出力信号を論理反転させた信号、すなわち第1の値‘1’が出力端子TOjに出力される。
以上をまとめると、入力端子TI0−j〜TI7−jより入力される8つのバイナリ信号が全て期待値信号EVと一致する場合、第2の論理回路10からは、期待値信号EVと同一値のバイナリ信号が出力端子TOjに出力される。一方、入力端子TI0−j〜TI7−jより入力される8つのバイナリ信号の中に期待値信号EVと一致しないものが含まれている場合、第2の論理回路10からは、期待値信号EVと異なる論理値を持つバイナリ信号が出力端子TOjに出力される。
そのため、第2の検査モードにおいて、入力端子TI0−j〜TI7−jからの入力信号が全て期待値信号EVと一致する場合、期待値信号EVと同じ値を持つバイナリ信号DTjが出力端子TOjから出力される。また、入力端子TI0−j〜TI7−jからの入力信号の中に期待値信号EVと一致しない信号が含まれている場合、期待値信号EVと異なる値を持つバイナリ信号DTjが出力端子TOjから出力される。
従って、期待値信号EVの生成と出力信号DTjの解析を行うLSIテスター等の外部検査装置において、出力端子TOjの出力信号DTjが期待値信号EVと一致するか否かを調べる簡単な処理によって、入力端子TI0−j〜TI7−jからの入力信号に期待値信号EVと一致しないものが含まれているか否かを把握することが可能になり、外部検査装置の処理を簡易化することができる。
次に、本発明の第2の実施形態について説明する。
これに対し、本実施形態に係る半導体記憶装置では、メモリ部から入力される複数のバイナリ信号のそれぞれについて、もしくは当該バイナリ信号の幾つかのグループごとに、独立した期待値信号との比較が行われ、その比較結果に基づいて検査結果の信号が生成される。
図7は、本実施形態に係る論理回路PFi−jの構成例を示す図であり、図8は、第1の論理回路20の一部(論理回路PF0−0〜PF0−7)を抜き出して示した図である。
また、図9は、本実施形態に係る論理反転回路Njの構成例を示す図であり、図10は、第2の論理回路の一部(論理反転回路N0〜N7)を抜き出して示した図である。
次に、本発明の第3の実施形態について説明する。
その結果、メモリ部1から入力されるバイナリ信号の中に期待値と異なる値を持つ信号が含まれている場合、第2の論理回路20では、期待値と反対の値を持つバイナリ信号が生成される。
第1の出力モードでは、先の実施形態と同様に、期待値信号が第1の値を持つ場合、上記所定の値が第2の値に設定され、期待値信号が第2の値を持つ場合、上記所定の値が第1の値に設定される。これにより、メモリ部から入力されるバイナリ信号の中に期待値と異なる値を持つ信号が含まれている場合、第2の論理回路において、期待値と反対の値を持つバイナリ信号が生成される。
第2の出力モードでは、上記所定の値が期待値に関わらず常に同一の値に設定される。これにより、メモリ部から入力されるバイナリ信号の中に期待値と異なる値を持つ信号が含まれている場合、第2の論理回路においては、期待値に関わらずある一定の値を持ったバイナリ信号が生成される。
ここで一例として説明する本実施形態に係る半導体記憶装置は、先に例示した第2の実施形態に係る半導体記憶装置における論理反転回路N0〜N7を、図11に示す論理反転回路NA0〜NA7に置き換えたものである。他の構成について、両者の構成は同じである。
セレクタSL2は、出力モード選択信号MSが値‘1’の場合(すなわち第1の出力モードの場合)、期待値信号EVjを選択してセレクタSL1に出力する。この場合、図11に示す回路は図9に示す回路と等価になるため、論理反転回路NAjは論理反転回路Njと同様に動作する。そのため、第2の検査モードにおいてメモリ部から入力されるバイナリ信号の中に期待値と異なる値を持つ信号が含まれている場合、第2の論理回路においては、期待値と反対の値を持つバイナリ信号が生成される。
この場合、第2の検査モードにおいてメモリ部から入力されるバイナリ信号の中に期待値と異なる値を持つ信号が含まれていると、第2の論理回路においては、第1の値(すなわち値‘1’)を持つバイナリ信号が生成される。
また、この場合、第1の検査モードでは、8つの入力端子群(第0入力端子群〜第7入力端子群)のうち選択された入力端子群において入力される信号をそれぞれ論理反転させた信号が、出力端子TO0〜TO7より出力される。
例えば、図5のインバータIV3,IV4は、論理回路PFi−jにそれぞれ設けても良いし、複数の論理回路PFi−jの間で共有しても良い。
Claims (6)
- n個(nは1より大きい任意の整数を示す)の出力端子を有し、第1の検査モードにおいて、入力される複数のバイナリ信号から一部のバイナリ信号を選択して上記n個の出力端子より出力し、第2の検査モードにおいて、上記入力されるバイナリ信号が所定の期待値を有するか否かの検査結果を上記n個の出力端子より出力する信号検査回路であって、
上記n個の出力端子に対応付けられたn個の入力端子をそれぞれ含むm個(mは1より大きい任意の整数を示す)の入力端子群と、
上記第1の検査モードにおいて、上記m個の入力端子群のうち選択した1つの入力端子群より入力されるバイナリ信号を同一値のまま、もしくは論理反転して出力し、残りの入力端子群より入力されるバイナリ信号を第1の値を持つバイナリ信号に変換して出力し、上記第2の検査モードにおいて、上記m個の入力端子群より入力されるバイナリ信号のうち、上記期待値と一致するバイナリ信号を上記第1の値を持つバイナリ信号に変換して出力し、上記期待値と一致しないバイナリ信号を第2の値を持つバイナリ信号に変換して出力する第1の論理回路と、
異なる入力端子群に属するとともに同一の出力端子に対応付けられたm個の入力端子より入力されるm個のバイナリ信号に応じて上記第1の論理回路から出力されるm個のバイナリ信号の中に、上記第2の値を持つバイナリ信号が含まれている場合は所定の値を持ち、上記第2の値を持つバイナリ信号が含まれていない場合には当該所定の値を論理反転した値を持つバイナリ信号を、上記n個の出力端子のそれぞれについて生成して上記n個の出力端子に出力する第2の論理回路と、
を有し、
上記第1の論理回路は、上記入力端子群ごとに、当該入力端子群が上記第1の検査モードにおいて選択されない場合に上記第2の値、選択される場合に上記第1の値を持ち、上記第2の検査モードにおいては上記第1の値を持つ制御信号をそれぞれ入力し、上記入力端子ごとに、当該入力端子から入力されるバイナリ信号と上記期待値を持つバイナリ信号とが一致するか、もしくは、当該入力端子の属する入力端子群に対応して入力される上記制御信号が上記第2の値を持つ場合に上記第1の値を持ち、当該入力端子から入力されるバイナリ信号と上記期待値を持つバイナリ信号とが一致せず、かつ、当該入力端子の属する入力端子群に対応して入力される上記制御信号が上記第1の値を持つ場合に上記第2の値を持つバイナリ信号をそれぞれ出力し、
上記第2の論理回路は、異なる入力端子群に属するとともに同一の出力端子に対応付けられたm個の入力端子より入力されるm個のバイナリ信号に応じて上記第1の論理回路から出力されるm個のバイナリ信号の中に、上記第2の値を持つバイナリ信号が含まれている場合は上記第2の値を持ち、上記第2の値を持つバイナリ信号が含まれていない場合には上記第1の値を持つバイナリ信号を、上記n個の出力端子のそれぞれについて生成する論理積生成回路と、当該論理積生成回路が生成するn個のバイナリ信号を入力し、上記所定の値を上記第2の値に設定した場合には、上記n個の出力端子に、上記論理積生成回路が生成したn個のバイナリ信号をそのまま出力し、上記所定の値を上記第1の値に設定した場合には、上記n個の出力端子に、上記論理積生成回路が生成したn個のバイナリ信号を論理反転して出力する出力設定回路と、を有する
信号検査回路。 - 上記第2の論理回路が有する上記出力設定回路は、上記期待値が上記第1の値の場合に上記所定の値を上記第2の値に設定し、上記期待値が上記第2の値の場合に上記所定の値を上記第1の値に設定する、
請求項1に記載の信号検査回路。 - 上記第2の論理回路が有する上記出力設定回路は、第1の出力モードにおいて、上記期待値が上記第1の値の場合に上記所定の値を上記第2の値に設定し、上記期待値が上記第2の値の場合に上記所定の値を上記第1の値に設定し、第2の出力モードにおいて、上記期待値に関わらず上記所定の値を同一の値に設定する、
請求項1に記載の信号検査回路。 - n個(nは1より大きい任意の整数を示す)の出力端子を有し、第1の検査モードにおいて、入力される複数のバイナリ信号から一部のバイナリ信号を選択して上記n個の出力端子より出力し、第2の検査モードにおいて、上記入力されるバイナリ信号が所定の期待値を有するか否かの検査結果を上記n個の出力端子より出力する信号検査回路であって、
上記n個の出力端子に対応付けられたn個の入力端子をそれぞれ含むm個(mは1より大きい任意の整数を示す)の入力端子群と、
上記第1の検査モードにおいて、上記m個の入力端子群のうち選択した1つの入力端子群より入力されるバイナリ信号を同一値のまま、もしくは論理反転して出力し、残りの入力端子群より入力されるバイナリ信号を第1の値を持つバイナリ信号に変換して出力し、上記第2の検査モードにおいて、上記m個の入力端子群より入力されるバイナリ信号のうち、上記期待値と一致するバイナリ信号を上記第1の値を持つバイナリ信号に変換して出力し、上記期待値と一致しないバイナリ信号を第2の値を持つバイナリ信号に変換して出力する第1の論理回路と、
異なる入力端子群に属するとともに同一の出力端子に対応付けられたm個の入力端子より入力されるm個のバイナリ信号に応じて上記第1の論理回路から出力されるm個のバイナリ信号の中に、上記第2の値を持つバイナリ信号が含まれている場合は所定の値を持ち、上記第2の値を持つバイナリ信号が含まれていない場合には当該所定の値を論理反転した値を持つバイナリ信号を、上記n個の出力端子のそれぞれについて生成する第2の論理回路と、
を有し、
上記第1の論理回路は、上記入力端子群ごとに、当該入力端子群が上記第1の検査モードにおいて選択されない場合に論理値0、選択される場合に論理値1を持ち、上記第2の検査モードにおいて論理値1を持つ制御信号をそれぞれ入力し、上記入力端子ごとに、当該入力端子から入力されるバイナリ信号と上記期待値を持つバイナリ信号との排他的反転論理和と、当該入力端子の属する入力端子群に対応して入力される上記制御信号の論理反転信号と、の論理和を演算した結果に相当するバイナリ信号をそれぞれ出力し
上記第2の論理回路は、異なる入力端子群に属するとともに同一の出力端子に対応付けられたm個の入力端子より入力されるm個のバイナリ信号に応じて上記第1の論理回路から出力されるm個のバイナリ信号の論理積に相当するバイナリ信号を、上記n個の出力端子のそれぞれについて生成する、
信号検査回路。 - メモリ部と、
n個(nは1より大きい任意の整数を示す)の出力端子を有し、第1の検査モードにおいて、上記メモリ部から出力される複数ビットのバイナリ信号から一部を選択して上記n個の出力端子より出力し、第2の検査モードにおいて、上記メモリ部から出力されるバイナリ信号が所定の期待値を有するか否かの検査結果を上記n個の出力端子より出力する信号検査回路と、
を有し、
上記信号検査回路は、
上記n個の出力端子に対応付けられたn個の入力端子をそれぞれ含むm個(mは1より大きい任意の整数を示す)の入力端子群であって、上記メモリ部から出力されるバイナリ信号を入力する入力端子群と、
上記第1の検査モードにおいて、上記m個の入力端子群のうち選択した1つの入力端子群より入力されるバイナリ信号を同一値のまま、もしくは論理反転して出力し、残りの入力端子群より入力されるバイナリ信号を第1の値を持つバイナリ信号に変換して出力し、上記第2の検査モードにおいて、上記m個の入力端子群より入力されるバイナリ信号のうち、上記期待値と一致するバイナリ信号を上記第1の値を持つバイナリ信号に変換して出力し、上記期待値と一致しないバイナリ信号を第2の値を持つバイナリ信号に変換して出力する第1の論理回路と、
異なる入力端子群に属するとともに同一の出力端子に対応付けられたm個の入力端子より入力されるm個のバイナリ信号に応じて上記第1の論理回路から出力されるm個のバイナリ信号の中に、上記第2の値を持つバイナリ信号が含まれている場合は所定の値を持ち、上記第2の値を持つバイナリ信号が含まれていない場合には当該所定の値を論理反転した値を持つバイナリ信号を、上記n個の出力端子のそれぞれについて生成して上記n個の出力端子に出力する第2の論理回路と、
を有し、
上記第1の論理回路は、上記入力端子群ごとに、当該入力端子群が上記第1の検査モードにおいて選択されない場合に上記第2の値、選択される場合に上記第1の値を持ち、上記第2の検査モードにおいては上記第1の値を持つ制御信号をそれぞれ入力し、上記入力端子ごとに、当該入力端子から入力されるバイナリ信号と上記期待値を持つバイナリ信号とが一致するか、もしくは、当該入力端子の属する入力端子群に対応して入力される上記制御信号が上記第2の値を持つ場合に上記第1の値を持ち、当該入力端子から入力されるバイナリ信号と上記期待値を持つバイナリ信号とが一致せず、かつ、当該入力端子の属する入力端子群に対応して入力される上記制御信号が上記第1の値を持つ場合に上記第2の値を持つバイナリ信号をそれぞれ出力し、
上記第2の論理回路は、異なる入力端子群に属するとともに同一の出力端子に対応付けられたm個の入力端子より入力されるm個のバイナリ信号に応じて上記第1の論理回路から出力されるm個のバイナリ信号の中に、上記第2の値を持つバイナリ信号が含まれている場合は上記第2の値を持ち、上記第2の値を持つバイナリ信号が含まれていない場合には上記第1の値を持つバイナリ信号を、上記n個の出力端子のそれぞれについて生成する論理積生成回路と、当該論理積生成回路が生成するn個のバイナリ信号を入力し、上記所定の値を上記第2の値に設定した場合には、上記n個の出力端子に、上記論理積生成回路が生成したn個のバイナリ信号をそのまま出力し、上記所定の値を上記第1の値に設定した場合には、上記n個の出力端子に、上記論理積生成回路が生成したn個のバイナリ信号を論理反転して出力する出力設定回路と、を有する
半導体記憶装置。 - メモリ部と、
n個(nは1より大きい任意の整数を示す)の出力端子を有し、第1の検査モードにおいて、上記メモリ部から出力される複数ビットのバイナリ信号から一部を選択して上記n個の出力端子より出力し、第2の検査モードにおいて、上記メモリ部から出力されるバイナリ信号が所定の期待値を有するか否かの検査結果を上記n個の出力端子より出力する信号検査回路と、
を有し、
上記信号検査回路は、
n個(nは1より大きい任意の整数を示す)の出力端子を有し、第1の検査モードにおいて、入力される複数のバイナリ信号から一部のバイナリ信号を選択して上記n個の出力端子より出力し、第2の検査モードにおいて、上記入力されるバイナリ信号が所定の期待値を有するか否かの検査結果を上記n個の出力端子より出力する信号検査回路であって、
上記n個の出力端子に対応付けられたn個の入力端子をそれぞれ含むm個(mは1より大きい任意の整数を示す)の入力端子群と、
上記第1の検査モードにおいて、上記m個の入力端子群のうち選択した1つの入力端子群より入力されるバイナリ信号を同一値のまま、もしくは論理反転して出力し、残りの入力端子群より入力されるバイナリ信号を第1の値を持つバイナリ信号に変換して出力し、上記第2の検査モードにおいて、上記m個の入力端子群より入力されるバイナリ信号のうち、上記期待値と一致するバイナリ信号を上記第1の値を持つバイナリ信号に変換して出力し、上記期待値と一致しないバイナリ信号を第2の値を持つバイナリ信号に変換して出力する第1の論理回路と、
異なる入力端子群に属するとともに同一の出力端子に対応付けられたm個の入力端子より入力されるm個のバイナリ信号に応じて上記第1の論理回路から出力されるm個のバイナリ信号の中に、上記第2の値を持つバイナリ信号が含まれている場合は所定の値を持ち、上記第2の値を持つバイナリ信号が含まれていない場合には当該所定の値を論理反転した値を持つバイナリ信号を、上記n個の出力端子のそれぞれについて生成する第2の論理回路と、
を有し、
上記第1の論理回路は、上記入力端子群ごとに、当該入力端子群が上記第1の検査モードにおいて選択されない場合に論理値0、選択される場合に論理値1を持ち、上記第2の検査モードにおいて論理値1を持つ制御信号をそれぞれ入力し、上記入力端子ごとに、当該入力端子から入力されるバイナリ信号と上記期待値を持つバイナリ信号との排他的反転論理和と、当該入力端子の属する入力端子群に対応して入力される上記制御信号の論理反転信号と、の論理和を演算した結果に相当するバイナリ信号をそれぞれ出力し
上記第2の論理回路は、異なる入力端子群に属するとともに同一の出力端子に対応付けられたm個の入力端子より入力されるm個のバイナリ信号に応じて上記第1の論理回路から出力されるm個のバイナリ信号の論理積に相当するバイナリ信号を、上記n個の出力端子のそれぞれについて生成する、
半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004289915A JP4591024B2 (ja) | 2004-10-01 | 2004-10-01 | 信号検査回路および半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004289915A JP4591024B2 (ja) | 2004-10-01 | 2004-10-01 | 信号検査回路および半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006107573A JP2006107573A (ja) | 2006-04-20 |
JP4591024B2 true JP4591024B2 (ja) | 2010-12-01 |
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---|---|---|---|
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Country Status (1)
Country | Link |
---|---|
JP (1) | JP4591024B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103069466B (zh) | 2010-06-18 | 2015-07-15 | 本田技研工业株式会社 | 用于预测驾驶员的变线意图的系统 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001057100A (ja) * | 1999-07-22 | 2001-02-27 | Samsung Electronics Co Ltd | 半導体メモリ装置 |
JP2001155500A (ja) * | 1999-11-26 | 2001-06-08 | Nec Corp | 不揮発性メモリを備えた半導体装置 |
JP2001229696A (ja) * | 2000-02-16 | 2001-08-24 | Nec Corp | 半導体集積回路及びそのテスト方法 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61261895A (ja) * | 1985-05-16 | 1986-11-19 | Toshiba Corp | 半導体記憶装置 |
JPS63241791A (ja) * | 1987-03-27 | 1988-10-07 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
-
2004
- 2004-10-01 JP JP2004289915A patent/JP4591024B2/ja not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001057100A (ja) * | 1999-07-22 | 2001-02-27 | Samsung Electronics Co Ltd | 半導体メモリ装置 |
JP2001155500A (ja) * | 1999-11-26 | 2001-06-08 | Nec Corp | 不揮発性メモリを備えた半導体装置 |
JP2001229696A (ja) * | 2000-02-16 | 2001-08-24 | Nec Corp | 半導体集積回路及びそのテスト方法 |
Also Published As
Publication number | Publication date |
---|---|
JP2006107573A (ja) | 2006-04-20 |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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