JP2006107573A - 信号検査回路および半導体記憶装置 - Google Patents
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Abstract
【課題】複数のバイナリ信号が所定の期待値を有するか否かを検査する動作と、入力される複数のバイナリ信号から一部を選択して出力する動作とを、簡易な構成で実行できる信号検査回路ならびに半導体記憶装置を提供する。
【解決手段】メモリ部１から出力される６４ビットのバイナリ信号は、入力端子ＴＩ０−０〜ＴＩ７−７を介して第１の論理回路１０の論理回路ＰＦ０−０〜ＰＦ７−７に入力される。論理回路ＰＦｉ−ｊ（ｉ，ｊは０から７までの整数を示す）では、入力端子群ＴＩｉ−ｊの入力信号と期待値信号ＥＶとの排他的論理和と、選択信号ＳＥＬｉの論理反転信号と、の論理和が演算される。第２の論理回路２０では、論理回路ＰＦ０−ｊ〜ＰＦ７−ｊの出力信号同士の論理積が演算され、この論理積が、期待値信号ＥＶの値に応じて論理反転されて、出力端子ＴＯｊに出力される。
【選択図】 図２
【解決手段】メモリ部１から出力される６４ビットのバイナリ信号は、入力端子ＴＩ０−０〜ＴＩ７−７を介して第１の論理回路１０の論理回路ＰＦ０−０〜ＰＦ７−７に入力される。論理回路ＰＦｉ−ｊ（ｉ，ｊは０から７までの整数を示す）では、入力端子群ＴＩｉ−ｊの入力信号と期待値信号ＥＶとの排他的論理和と、選択信号ＳＥＬｉの論理反転信号と、の論理和が演算される。第２の論理回路２０では、論理回路ＰＦ０−ｊ〜ＰＦ７−ｊの出力信号同士の論理積が演算され、この論理積が、期待値信号ＥＶの値に応じて論理反転されて、出力端子ＴＯｊに出力される。
【選択図】 図２
Description
本発明は、複数のバイナリ信号の検査を行う信号検査回路とこれを有する半導体記憶装置に関するものである。
半導体回路の微細加工技術の進展に伴って、半導体メモリの記憶容量は年々増大しており、短時間で効率的に半導体メモリの検査を行うことが課題となっている。そこで、特に大容量化の著しいＤＲＡＭ等の半導体メモリには、出力信号の値が期待値と一致しているか否か検査するための回路を予め搭載させることにより、検査スピードの高速化を図っているものがある。
図１３は、半導体メモリの出力信号の検査用に搭載される従来の一般的な回路の一例を示す図である。
半導体メモリ１０１の入出力部（Ｉ／Ｏ）から出力される６４ビットの出力信号Ｄ０〜Ｄ６３は、一致比較回路１０２と選択回路１０３にそれぞれ入力される。
一致比較回路１０２は、６４ビットの出力信号Ｄ０〜Ｄ６３の値をそれぞれ所定の期待値と比較し、その結果を８ビットの信号ＤＡ０〜ＤＡ７に圧縮して出力する。
選択回路１０３は、６４ビットの出力信号Ｄ０〜Ｄ６３から８ビットの信号を選択して、圧縮を行わずに出力する。
選択回路１０４は、一致比較回路１０２の出力信号と、選択回路１０３の出力信号とをそれぞれ入力し、何れか一方を選択して出力する。
選択回路１０３より出力される８ビットの信号ＤＢ０〜ＤＢ７は、一致比較回路１０２の出力信号ＤＡ０〜ＤＡ７に基づいて半導体メモリ１０１の不良が検出された際、この不良をより詳しく解析するために用いられる。
半導体メモリ１０１の入出力部（Ｉ／Ｏ）から出力される６４ビットの出力信号Ｄ０〜Ｄ６３は、一致比較回路１０２と選択回路１０３にそれぞれ入力される。
一致比較回路１０２は、６４ビットの出力信号Ｄ０〜Ｄ６３の値をそれぞれ所定の期待値と比較し、その結果を８ビットの信号ＤＡ０〜ＤＡ７に圧縮して出力する。
選択回路１０３は、６４ビットの出力信号Ｄ０〜Ｄ６３から８ビットの信号を選択して、圧縮を行わずに出力する。
選択回路１０４は、一致比較回路１０２の出力信号と、選択回路１０３の出力信号とをそれぞれ入力し、何れか一方を選択して出力する。
選択回路１０３より出力される８ビットの信号ＤＢ０〜ＤＢ７は、一致比較回路１０２の出力信号ＤＡ０〜ＤＡ７に基づいて半導体メモリ１０１の不良が検出された際、この不良をより詳しく解析するために用いられる。
図１４は、一致比較回路１０２の構成の一例を示す図である。また図１５は、図１４に示す一致比較回路１０２における点線部分１０５の回路の詳細を示した図である。
図１４および図１５に示す一致比較回路１０２によると、半導体メモリ１０１の出力信号Ｄ０〜Ｄ６３は、それぞれ排他的反転論理和回路（図１４の‘ＥＸＮＯＲ’）において期待値信号ＥＶとの一致／不一致をそれぞれ検出される。排他的反転論理和回路の出力信号は、両者が一致する場合に‘１’、両者が一致しない場合に‘０’となる。
この排他的反転論理和回路の出力信号は、ツリー状に接続されたＡＮＤ回路（図１４の‘ＡＮＤ’）によって８つの論理積に圧縮される。すなわち、排他的反転論理和回路より出力される６４ビットの信号が、それぞれ８ビットずつの信号を含む８つの信号群に区分されて、各信号群の論理積が演算される。半導体メモリ１０１の出力信号Ｄ０〜Ｄ６３の中に期待値信号ＥＶと一致しないものが含まれていると、この信号に対応する排他的反転論理和回路の出力信号が‘０’になり、この出力信号を含んだ信号群の論理積も‘０’になる。従って、ツリー状に接続されたＡＮＤ回路において演算される論理積に基づいて、半導体メモリ１０１の出力信号Ｄ０〜Ｄ６３の中に期待値信号ＥＶと一致しないものが含まれているか否かを調べることができる。
図１４および図１５に示す一致比較回路１０２によると、半導体メモリ１０１の出力信号Ｄ０〜Ｄ６３は、それぞれ排他的反転論理和回路（図１４の‘ＥＸＮＯＲ’）において期待値信号ＥＶとの一致／不一致をそれぞれ検出される。排他的反転論理和回路の出力信号は、両者が一致する場合に‘１’、両者が一致しない場合に‘０’となる。
この排他的反転論理和回路の出力信号は、ツリー状に接続されたＡＮＤ回路（図１４の‘ＡＮＤ’）によって８つの論理積に圧縮される。すなわち、排他的反転論理和回路より出力される６４ビットの信号が、それぞれ８ビットずつの信号を含む８つの信号群に区分されて、各信号群の論理積が演算される。半導体メモリ１０１の出力信号Ｄ０〜Ｄ６３の中に期待値信号ＥＶと一致しないものが含まれていると、この信号に対応する排他的反転論理和回路の出力信号が‘０’になり、この出力信号を含んだ信号群の論理積も‘０’になる。従って、ツリー状に接続されたＡＮＤ回路において演算される論理積に基づいて、半導体メモリ１０１の出力信号Ｄ０〜Ｄ６３の中に期待値信号ＥＶと一致しないものが含まれているか否かを調べることができる。
図１６は、選択回路１０３の構成の一例を示す図である。
半導体メモリ１０１の出力信号Ｄ０〜Ｄ６３は、それぞれ８ビットずつの信号を含む８つの信号群に区分されて、信号群ごとに３ステート出力回路ＴＳ０〜ＴＳ７へ入力される。
３ステート出力回路ＴＳ０〜ＴＳ７は、選択信号ＳＥＬ０〜ＳＥＬ７に従って何れか１つが活性状態に設定され、残りが不活性状態に設定される。３ステート出力回路ＴＳ０〜ＴＳ７は、活性状態に設定された場合に、入力の信号群を論理反転させて出力し、不活性状態に設定された場合に、出力を高インピーダンス状態にする。
３ステート出力回路ＴＳ０〜ＴＳ７がそれぞれ持つ８つの出力端子は、共通の８つの出力端子に並列接続される。この共通の出力端子から、８ビットの信号ＤＢ０〜ＤＢ７が出力される。
半導体メモリ１０１の出力信号Ｄ０〜Ｄ６３は、それぞれ８ビットずつの信号を含む８つの信号群に区分されて、信号群ごとに３ステート出力回路ＴＳ０〜ＴＳ７へ入力される。
３ステート出力回路ＴＳ０〜ＴＳ７は、選択信号ＳＥＬ０〜ＳＥＬ７に従って何れか１つが活性状態に設定され、残りが不活性状態に設定される。３ステート出力回路ＴＳ０〜ＴＳ７は、活性状態に設定された場合に、入力の信号群を論理反転させて出力し、不活性状態に設定された場合に、出力を高インピーダンス状態にする。
３ステート出力回路ＴＳ０〜ＴＳ７がそれぞれ持つ８つの出力端子は、共通の８つの出力端子に並列接続される。この共通の出力端子から、８ビットの信号ＤＢ０〜ＤＢ７が出力される。
図１７は、３ステート出力回路ＴＳ０〜ＴＳ７に含まれる１ビットの回路の構成例を示す図である。
ｐチャンネルＭＯＳ型のトランジスタＱｐ１０１およびｎチャンネルＭＯＳ型のトランジスタＱｎ１０１は、各ビットの入力信号を論理反転させて出力するインバータ回路を構成している。このインバータ回路と電源電圧ＶＤＤとを接続する配線にはｐチャンネルＭＯＳ型のトランジスタＱｐ１０２が挿入されており、インバータ回路とグランドレベルＧＮＤとを接続する配線にはｎチャンネルＭＯＳ型のトランジスタＱｎ１０２が挿入されている。トランジスタＱｐ１０２のゲートには、インバータ回路ＩＶ１０１によって選択信号ＳＥＬ（‘ＳＥＬ’は、選択信号ＳＥＬ０〜ＳＥＬ７の何れか１つを示す）を論理反転させた信号ＳＥＬｎが入力される。トランジスタＱｎ１０２のゲートには、インバータ回路ＩＶ１０２によって信号ＳＥＬｎを論理反転させた信号ＳＥＬｐ（すなわち選択信号ＳＥＬと同一論理値の信号）が入力される。
選択信号ＳＥＬがハイレベルの場合、信号ＳＥＬｎがローレベル、信号ＳＥＬｐがハイレベルになり、トランジスタＱｐ１０２およびＱｎ１０２が共にオンする。この場合、トランジスタＱｐ１０１およびＱｎ１０１で構成されるインバータ回路が活性状態になるため、３ステート出力回路の出力信号は、半導体メモリ１０１の出力信号を論理反転させた信号になる。
一方、選択信号ＳＥＬがローレベルの場合、信号ＳＥＬｎがハイレベル、信号ＳＥＬｐがローレベルになり、トランジスタＱｐ１０２およびＱｎ１０２が共にオフする。この場合は、トランジスタＱｐ１０１およびＱｎ１０１で構成されるインバータ回路が不活性状態になるため、３ステート出力回路の出力は高インピーダンス状態になる。
ｐチャンネルＭＯＳ型のトランジスタＱｐ１０１およびｎチャンネルＭＯＳ型のトランジスタＱｎ１０１は、各ビットの入力信号を論理反転させて出力するインバータ回路を構成している。このインバータ回路と電源電圧ＶＤＤとを接続する配線にはｐチャンネルＭＯＳ型のトランジスタＱｐ１０２が挿入されており、インバータ回路とグランドレベルＧＮＤとを接続する配線にはｎチャンネルＭＯＳ型のトランジスタＱｎ１０２が挿入されている。トランジスタＱｐ１０２のゲートには、インバータ回路ＩＶ１０１によって選択信号ＳＥＬ（‘ＳＥＬ’は、選択信号ＳＥＬ０〜ＳＥＬ７の何れか１つを示す）を論理反転させた信号ＳＥＬｎが入力される。トランジスタＱｎ１０２のゲートには、インバータ回路ＩＶ１０２によって信号ＳＥＬｎを論理反転させた信号ＳＥＬｐ（すなわち選択信号ＳＥＬと同一論理値の信号）が入力される。
選択信号ＳＥＬがハイレベルの場合、信号ＳＥＬｎがローレベル、信号ＳＥＬｐがハイレベルになり、トランジスタＱｐ１０２およびＱｎ１０２が共にオンする。この場合、トランジスタＱｐ１０１およびＱｎ１０１で構成されるインバータ回路が活性状態になるため、３ステート出力回路の出力信号は、半導体メモリ１０１の出力信号を論理反転させた信号になる。
一方、選択信号ＳＥＬがローレベルの場合、信号ＳＥＬｎがハイレベル、信号ＳＥＬｐがローレベルになり、トランジスタＱｐ１０２およびＱｎ１０２が共にオフする。この場合は、トランジスタＱｐ１０１およびＱｎ１０１で構成されるインバータ回路が不活性状態になるため、３ステート出力回路の出力は高インピーダンス状態になる。
上述のような構成を有する選択回路１０３によれば、半導体メモリ１０１より出力される６４ビットの信号（Ｄ０〜Ｄ６３）から選択信号ＳＥＬ０〜ＳＥＬ７に従って８ビットの信号が選択されて論理反転され、信号ＤＢ０〜ＤＢ７として出力される。
特開２００２−２６９９９８号公報
ところで、上述した半導体メモリの出力信号の検査回路は、一般的に製造後の検査においてのみ用いられる回路であり、通常の動作では使用されない。従って、こうした通常動作に無関係な回路は、できる限り小面積で簡易な構成であることが望ましい。しかしながら、図１３に示すように、一致比較回路と選択回路とを独立に設ける従来の回路構成では、回路面積が非常に大きくなる不利益がある。特に、近年では、半導体メモリの大容量化に伴って出力の信号数が増加する傾向にあるため、このような従来の回路構成では面積の増大が顕著になってきている。
本発明はかかる事情に鑑みてなされたものであり、その第１の目的は、入力される複数のバイナリ信号がそれぞれ所定の期待値を有するか否かを検査する動作、ならびに、入力される複数のバイナリ信号から一部を選択して出力する動作を、簡易な構成で実行することができる信号検査回路を提供することにある。また、第２の目的は、メモリ部から出力される複数のバイナリ信号がそれぞれ所定の期待値を有するか否かを検査する動作、ならびに、メモリ部から出力される複数のバイナリ信号から一部を選択して出力する動作を、簡易な構成で実行することができる半導体記憶装置を提供することにある。
第１の観点の発明は、ｎ個（ｎは１より大きい任意の整数を示す）の出力端子を有し、第１の検査モードにおいて、入力される複数のバイナリ信号から一部のバイナリ信号を選択して上記ｎ個の出力端子より出力し、第２の検査モードにおいて、上記入力されるバイナリ信号が所定の期待値を有するか否かの検査結果を上記ｎ個の出力端子より出力する信号検査回路であって、上記ｎ個の出力端子に対応付けられたｎ個の入力端子をそれぞれ含むｍ個（ｍは１より大きい任意の整数を示す）の入力端子群と、第１の論理回路と、第２の論理回路とを有する。
上記第１の論理回路は、上記第１の検査モードにおいて、上記ｍ個の入力端子群のうち選択した１つの入力端子群より入力されるバイナリ信号を同一値のまま、もしくは論理反転して出力し、残りの入力端子群より入力されるバイナリ信号を第１の値を持つバイナリ信号に変換して出力し、上記第２の検査モードにおいて、上記ｍ個の入力端子群より入力されるバイナリ信号のうち、上記期待値と一致するバイナリ信号を上記第１の値を持つバイナリ信号に変換して出力し、上記期待値と一致しないバイナリ信号を第２の値を持つバイナリ信号に変換して出力する。
上記第２の論理回路は、異なる入力端子群に属するとともに同一の出力端子に対応付けられたｍ個の入力端子より入力されるｍ個のバイナリ信号に応じて上記第１の論理回路から出力されるｍ個のバイナリ信号の中に、上記第２の値を持つバイナリ信号が含まれている場合は所定の値を持ち、上記第２の値を持つバイナリ信号が含まれていない場合には当該所定の値を論理反転した値を持つバイナリ信号を、上記ｎ個の出力端子のそれぞれについて生成する。
上記第１の論理回路は、上記第１の検査モードにおいて、上記ｍ個の入力端子群のうち選択した１つの入力端子群より入力されるバイナリ信号を同一値のまま、もしくは論理反転して出力し、残りの入力端子群より入力されるバイナリ信号を第１の値を持つバイナリ信号に変換して出力し、上記第２の検査モードにおいて、上記ｍ個の入力端子群より入力されるバイナリ信号のうち、上記期待値と一致するバイナリ信号を上記第１の値を持つバイナリ信号に変換して出力し、上記期待値と一致しないバイナリ信号を第２の値を持つバイナリ信号に変換して出力する。
上記第２の論理回路は、異なる入力端子群に属するとともに同一の出力端子に対応付けられたｍ個の入力端子より入力されるｍ個のバイナリ信号に応じて上記第１の論理回路から出力されるｍ個のバイナリ信号の中に、上記第２の値を持つバイナリ信号が含まれている場合は所定の値を持ち、上記第２の値を持つバイナリ信号が含まれていない場合には当該所定の値を論理反転した値を持つバイナリ信号を、上記ｎ個の出力端子のそれぞれについて生成する。
第２の観点の発明は、メモリ部と、信号検査回路とを有する。
すなわち、上記信号検査回路は、ｎ個（ｎは１より大きい任意の整数を示す）の出力端子を有しており、第１の検査モードにおいて、上記メモリ部から出力される複数ビットのバイナリ信号から一部を選択して上記ｎ個の出力端子より出力し、第２の検査モードにおいて、上記メモリ部から出力されるバイナリ信号が所定の期待値を有するか否かの検査結果を上記ｎ個の出力端子より出力する。
上記信号検査回路は、上記第１の発明と同様に、上記ｎ個の出力端子に対応付けられたｎ個の入力端子をそれぞれ含むｍ個（ｍは１より大きい任意の整数を示す）の入力端子群と、第１の論理回路と、第２の論理回路とを有する。
上記入力端子群は、上記メモリ部から出力されるバイナリ信号を入力する。
上記第１の論理回路は、上記第１の検査モードにおいて、上記ｍ個の入力端子群のうち選択した１つの入力端子群より入力されるバイナリ信号を同一値のまま、もしくは論理反転して出力し、残りの入力端子群より入力されるバイナリ信号を第１の値を持つバイナリ信号に変換して出力し、上記第２の検査モードにおいて、上記ｍ個の入力端子群より入力されるバイナリ信号のうち、上記期待値と一致するバイナリ信号を上記第１の値を持つバイナリ信号に変換して出力し、上記期待値と一致しないバイナリ信号を第２の値を持つバイナリ信号に変換して出力する。
上記第２の論理回路は、異なる入力端子群に属するとともに同一の出力端子に対応付けられたｍ個の入力端子より入力されるｍ個のバイナリ信号に応じて上記第１の論理回路から出力されるｍ個のバイナリ信号の中に、上記第２の値を持つバイナリ信号が含まれている場合は所定の値を持ち、上記第２の値を持つバイナリ信号が含まれていない場合には当該所定の値を論理反転した値を持つバイナリ信号を、上記ｎ個の出力端子のそれぞれについて生成する。
すなわち、上記信号検査回路は、ｎ個（ｎは１より大きい任意の整数を示す）の出力端子を有しており、第１の検査モードにおいて、上記メモリ部から出力される複数ビットのバイナリ信号から一部を選択して上記ｎ個の出力端子より出力し、第２の検査モードにおいて、上記メモリ部から出力されるバイナリ信号が所定の期待値を有するか否かの検査結果を上記ｎ個の出力端子より出力する。
上記信号検査回路は、上記第１の発明と同様に、上記ｎ個の出力端子に対応付けられたｎ個の入力端子をそれぞれ含むｍ個（ｍは１より大きい任意の整数を示す）の入力端子群と、第１の論理回路と、第２の論理回路とを有する。
上記入力端子群は、上記メモリ部から出力されるバイナリ信号を入力する。
上記第１の論理回路は、上記第１の検査モードにおいて、上記ｍ個の入力端子群のうち選択した１つの入力端子群より入力されるバイナリ信号を同一値のまま、もしくは論理反転して出力し、残りの入力端子群より入力されるバイナリ信号を第１の値を持つバイナリ信号に変換して出力し、上記第２の検査モードにおいて、上記ｍ個の入力端子群より入力されるバイナリ信号のうち、上記期待値と一致するバイナリ信号を上記第１の値を持つバイナリ信号に変換して出力し、上記期待値と一致しないバイナリ信号を第２の値を持つバイナリ信号に変換して出力する。
上記第２の論理回路は、異なる入力端子群に属するとともに同一の出力端子に対応付けられたｍ個の入力端子より入力されるｍ個のバイナリ信号に応じて上記第１の論理回路から出力されるｍ個のバイナリ信号の中に、上記第２の値を持つバイナリ信号が含まれている場合は所定の値を持ち、上記第２の値を持つバイナリ信号が含まれていない場合には当該所定の値を論理反転した値を持つバイナリ信号を、上記ｎ個の出力端子のそれぞれについて生成する。
上記本発明の作用を、上記第１の検査モード時と上記第２の検査モード時とに分けて説明する。
（第１の検査モード時）
上記第１の検査モードにおいて、上記第１の論理回路からは、上記ｍ個の入力端子群のうち選択された１つの入力端子群より入力されるバイナリ信号が同一値のまま、もしくは論理反転されて出力される。また、残りの入力端子群より入力されるバイナリ信号が、上記第１の値を持つバイナリ信号に変換されて出力される。
そのため、異なる入力端子群に属するとともに同一の出力端子に対応付けられたｍ個の入力端子より入力されるｍ個のバイナリ信号に応じて上記第１の論理回路から出力されるｍ個のバイナリ信号のうち、上記第１の論理回路で選択されていない入力端子群に属する入力端子より入力される（ｍ−１）個のバイナリ信号に応じて上記第１の論理回路から出力される（ｍ−１）個のバイナリ信号は、その何れも、上記第１の値に変換される。
その結果、ある１つの出力端子に対応付けられているｍ個の入力端子より入力されるｍ個のバイナリ信号の中に上記第２の値を持つバイナリ信号が含まれているか否かは、これらｍ個の入力端子のうち、上記第１の論理回路で選択された入力端子群に属する入力端子より入力されるバイナリ信号が上記第２の値を持つか否かに応じて決定される。
従って、上記第２の論理回路において上記ｎ個の出力端子のそれぞれについて生成されるバイナリ信号は、上記第１の論理回路で選択された入力端子群より入力されるバイナリ信号に応じた値を持つ。
（第２の検査モード時）
上記第２の検査モードにおいて、上記第１の論理回路からは、上記ｍ個の入力端子群より入力されるバイナリ信号のうち、上記期待値と一致するバイナリ信号が上記第１の値を持つバイナリ信号に変換されて出力される。また、上記期待値と一致しないバイナリ信号が、第２の値を持つバイナリ信号に変換されて出力される。
そのため、異なる入力端子群に属するとともに同一の出力端子に対応付けられたｍ個の入力端子より入力されるｍ個のバイナリ信号の中に上記期待値と一致しないバイナリ信号が１つでも含まれている場合、当該出力端子について上記第２の論理回路において生成されるバイナリ信号は上記所定の値を持つ。これに対し、当該ｍ個のバイナリ信号が全て上記期待値と一致する場合、当該出力端子について上記第２の論理回路において生成されるバイナリ信号は上記所定の値を論理反転した値を持つ。
従って、上記第２の論理回路において上記ｎ個の出力端子のそれぞれについて生成されるバイナリ信号の値は、各出力端子に対応付けられているｍ個の入力端子より入力されるバイナリ信号の中に上記期待値と一致しないバイナリ信号が含まれるか否かの検査結果を表す。
（第１の検査モード時）
上記第１の検査モードにおいて、上記第１の論理回路からは、上記ｍ個の入力端子群のうち選択された１つの入力端子群より入力されるバイナリ信号が同一値のまま、もしくは論理反転されて出力される。また、残りの入力端子群より入力されるバイナリ信号が、上記第１の値を持つバイナリ信号に変換されて出力される。
そのため、異なる入力端子群に属するとともに同一の出力端子に対応付けられたｍ個の入力端子より入力されるｍ個のバイナリ信号に応じて上記第１の論理回路から出力されるｍ個のバイナリ信号のうち、上記第１の論理回路で選択されていない入力端子群に属する入力端子より入力される（ｍ−１）個のバイナリ信号に応じて上記第１の論理回路から出力される（ｍ−１）個のバイナリ信号は、その何れも、上記第１の値に変換される。
その結果、ある１つの出力端子に対応付けられているｍ個の入力端子より入力されるｍ個のバイナリ信号の中に上記第２の値を持つバイナリ信号が含まれているか否かは、これらｍ個の入力端子のうち、上記第１の論理回路で選択された入力端子群に属する入力端子より入力されるバイナリ信号が上記第２の値を持つか否かに応じて決定される。
従って、上記第２の論理回路において上記ｎ個の出力端子のそれぞれについて生成されるバイナリ信号は、上記第１の論理回路で選択された入力端子群より入力されるバイナリ信号に応じた値を持つ。
（第２の検査モード時）
上記第２の検査モードにおいて、上記第１の論理回路からは、上記ｍ個の入力端子群より入力されるバイナリ信号のうち、上記期待値と一致するバイナリ信号が上記第１の値を持つバイナリ信号に変換されて出力される。また、上記期待値と一致しないバイナリ信号が、第２の値を持つバイナリ信号に変換されて出力される。
そのため、異なる入力端子群に属するとともに同一の出力端子に対応付けられたｍ個の入力端子より入力されるｍ個のバイナリ信号の中に上記期待値と一致しないバイナリ信号が１つでも含まれている場合、当該出力端子について上記第２の論理回路において生成されるバイナリ信号は上記所定の値を持つ。これに対し、当該ｍ個のバイナリ信号が全て上記期待値と一致する場合、当該出力端子について上記第２の論理回路において生成されるバイナリ信号は上記所定の値を論理反転した値を持つ。
従って、上記第２の論理回路において上記ｎ個の出力端子のそれぞれについて生成されるバイナリ信号の値は、各出力端子に対応付けられているｍ個の入力端子より入力されるバイナリ信号の中に上記期待値と一致しないバイナリ信号が含まれるか否かの検査結果を表す。
なお、上記第２の論理回路は、上記期待値が上記第１の値の場合に上記所定の値を上記第２の値に設定し、上記期待値が上記第２の値の場合に上記所定の値を上記第１の値に設定しても良い。
これにより、上記第２の検査モードにおいて、ある１つの出力端子に対応付けられているｍ個のバイナリ信号が全て上記期待値と一致する場合、上記第２の論理回路では、当該出力端子について、上記期待値と同じ値を持つバイナリ信号が生成される。一方、当該ｍ個のバイナリ信号の中に上記期待値と一致しない信号が含まれている場合、上記第２の論理回路では、当該出力端子について、上記期待値と異なる値を持つバイナリ信号が生成される。
これにより、上記第２の検査モードにおいて、ある１つの出力端子に対応付けられているｍ個のバイナリ信号が全て上記期待値と一致する場合、上記第２の論理回路では、当該出力端子について、上記期待値と同じ値を持つバイナリ信号が生成される。一方、当該ｍ個のバイナリ信号の中に上記期待値と一致しない信号が含まれている場合、上記第２の論理回路では、当該出力端子について、上記期待値と異なる値を持つバイナリ信号が生成される。
また、上記第２の論理回路は、第１の出力モードにおいて、上記期待値が上記第１の値の場合に上記所定の値を上記第２の値に設定し、上記期待値が上記第２の値の場合に上記所定の値を上記第１の値に設定し、第２の出力モードにおいて、上記期待値に関わらず上記所定の値を同一の値に設定しても良い。
これにより、上記第２の検査モードかつ上記第１の出力モードにおいて、ある１つの出力端子に対応付けられているｍ個のバイナリ信号が全て上記期待値と一致する場合、上記第２の論理回路では、当該出力端子について、上記期待値と同じ値を持つバイナリ信号が生成される。一方、当該ｍ個のバイナリ信号の中に上記期待値と一致しない信号が含まれている場合、上記第２の論理回路では、当該出力端子について、上記期待値と異なる値を持つバイナリ信号が生成される。
また上記第２の検査モードかつ上記第２の出力モードにおいて、ある１つの出力端子に対応付けられているｍ個のバイナリ信号の中に上記期待値と一致しない信号が含まれている場合、上記第２の論理回路では、上記期待値に関わらず上記所定の値を持つバイナリ信号が生成される。一方、当該ｍ個のバイナリ信号が全て上記期待値と一致する場合、上記第２の論理回路では、上記期待値に関わらず上記所定の値を論理反転した値を持つバイナリ信号が生成される。
これにより、上記第２の検査モードかつ上記第１の出力モードにおいて、ある１つの出力端子に対応付けられているｍ個のバイナリ信号が全て上記期待値と一致する場合、上記第２の論理回路では、当該出力端子について、上記期待値と同じ値を持つバイナリ信号が生成される。一方、当該ｍ個のバイナリ信号の中に上記期待値と一致しない信号が含まれている場合、上記第２の論理回路では、当該出力端子について、上記期待値と異なる値を持つバイナリ信号が生成される。
また上記第２の検査モードかつ上記第２の出力モードにおいて、ある１つの出力端子に対応付けられているｍ個のバイナリ信号の中に上記期待値と一致しない信号が含まれている場合、上記第２の論理回路では、上記期待値に関わらず上記所定の値を持つバイナリ信号が生成される。一方、当該ｍ個のバイナリ信号が全て上記期待値と一致する場合、上記第２の論理回路では、上記期待値に関わらず上記所定の値を論理反転した値を持つバイナリ信号が生成される。
上記第１の論理回路は、上記入力端子群ごとに、当該入力端子群が上記第１の検査モードにおいて選択されない場合に上記第２の値、選択される場合に上記第１の値を持ち、上記第２の検査モードにおいては上記第１の値を持つ制御信号をそれぞれ入力しても良い。そして、上記第１の論理回路は、上記入力端子ごとに、当該入力端子から入力されるバイナリ信号と上記期待値を持つバイナリ信号とが一致するか、もしくは、当該入力端子の属する入力端子群に対応して入力される上記制御信号が上記第２の値を持つ場合に上記第１の値を持ち、当該入力端子から入力されるバイナリ信号と上記期待値を持つバイナリ信号とが一致せず、かつ、当該入力端子の属する入力端子群に対応して入力される上記制御信号が上記第１の値を持つ場合に上記第２の値を持つバイナリ信号をそれぞれ出力しても良い。
この場合、上記第２の論理回路は、異なる入力端子群に属するとともに同一の出力端子に対応付けられたｍ個の入力端子より入力されるｍ個のバイナリ信号に応じて上記第１の論理回路から出力されるｍ個のバイナリ信号の中に、上記第２の値を持つバイナリ信号が含まれている場合は上記第２の値を持ち、上記第２の値を持つバイナリ信号が含まれていない場合には上記第１の値を持つバイナリ信号を、上記ｎ個の出力端子のそれぞれについて生成しても良い。
この場合、上記第２の論理回路は、異なる入力端子群に属するとともに同一の出力端子に対応付けられたｍ個の入力端子より入力されるｍ個のバイナリ信号に応じて上記第１の論理回路から出力されるｍ個のバイナリ信号の中に、上記第２の値を持つバイナリ信号が含まれている場合は上記第２の値を持ち、上記第２の値を持つバイナリ信号が含まれていない場合には上記第１の値を持つバイナリ信号を、上記ｎ個の出力端子のそれぞれについて生成しても良い。
上記第１の論理回路は、上記入力端子群ごとに、当該入力端子群が上記第１の検査モードにおいて選択されない場合に論理値０、選択される場合に論理値１を持ち、上記第２の検査モードにおいて論理値１を持つ制御信号をそれぞれ入力しても良い。そして、上記第１の論理回路は、上記入力端子ごとに、当該入力端子から入力されるバイナリ信号と上記期待値を持つバイナリ信号との排他的反転論理和と、当該入力端子の属する入力端子群に対応して入力される上記制御信号の論理反転信号と、の論理和を演算した結果に相当するバイナリ信号をそれぞれ出力しても良い。
この場合、上記第２の論理回路は、異なる入力端子群に属するとともに同一の出力端子に対応付けられたｍ個の入力端子より入力されるｍ個のバイナリ信号に応じて上記第１の論理回路から出力されるｍ個のバイナリ信号の論理積に相当するバイナリ信号を、上記ｎ個の出力端子のそれぞれについて生成しても良い。
この場合、上記第２の論理回路は、異なる入力端子群に属するとともに同一の出力端子に対応付けられたｍ個の入力端子より入力されるｍ個のバイナリ信号に応じて上記第１の論理回路から出力されるｍ個のバイナリ信号の論理積に相当するバイナリ信号を、上記ｎ個の出力端子のそれぞれについて生成しても良い。
本発明よれば、複数のバイナリ信号がそれぞれ所定の期待値を有するか否かを検査する動作、ならびに、複数のバイナリ信号から一部を選択して出力する動作を、簡易な構成で実現することができる。
以下、本発明の３つの実施形態について、図面を参照して説明する。
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係る半導体記憶装置の構成の一例を示す図である。
図１に示す半導体記憶装置は、メモリ部１と、デコード部２と、入出力部３と、制御回路４と、信号検査回路５とを有する。
メモリ部１は、本発明のメモリ部の一実施形態である。
信号検査回路５は、本発明の信号検査回路の一実施形態である。
図１は、本発明の第１の実施形態に係る半導体記憶装置の構成の一例を示す図である。
図１に示す半導体記憶装置は、メモリ部１と、デコード部２と、入出力部３と、制御回路４と、信号検査回路５とを有する。
メモリ部１は、本発明のメモリ部の一実施形態である。
信号検査回路５は、本発明の信号検査回路の一実施形態である。
メモリ部１は、データを記憶する回路であり、アドレスデータＡＤＤによって指定される複数の記憶領域を有する。メモリ部１は、例えば、ＤＲＡＭ型セルなどのメモリセルを複数含んでいる。
デコード部２は、制御回路４の制御に従ってアドレスデータＡＤＤをデコードし、このデコード結果に応じて、メモリ部１の複数の記憶領域からアクセス対象の記憶領域を選択する。
入出力部３は、制御回路４の制御に従い、デコード部２によってアクセス対象として選択された記憶領域からのデータの読み出しや当該記憶領域へのデータの書き込みを行う。
図１の例では、メモリ部１から入出力部３を介して６４ビットのバイナリ信号Ｄ０〜Ｄ６３が出力される。
図１の例では、メモリ部１から入出力部３を介して６４ビットのバイナリ信号Ｄ０〜Ｄ６３が出力される。
制御回路４は、ＣＰＵなどの上位装置より入力される制御コマンドＳｃに従ってデコード部２や入出力部３を制御し、メモリ部１に対するデータの書き込みや読み出しアクセスを実行する。
信号検査回路５は、メモリ部１から出力される６４ビットのバイナリ信号Ｄ０〜Ｄ６３を入力し、これを８ビットの信号ＤＴ０〜ＤＴ７に変換して出力する。
信号検査回路５は、２つの検査モード（第１の検査モード、第２の検査モード）を有している。
第１の検査モードにおいて、信号検査回路５は、６４ビットのバイナリ信号Ｄ０〜Ｄ６３から８ビットのバイナリ信号を選択し、これと同一値の信号もしくは論理反転した信号を、８ビットのバイナリ信号ＤＴ０〜ＤＴ７として出力する。
第２の検査モードにおいて、信号検査回路５は、６４ビットのバイナリ信号Ｄ０〜Ｄ６３がそれぞれ所定の期待値を有しているか否かの検査結果として、８ビットのバイナリ信号ＤＴ０〜ＤＴ７を出力する。
第１の検査モードにおいて、信号検査回路５は、６４ビットのバイナリ信号Ｄ０〜Ｄ６３から８ビットのバイナリ信号を選択し、これと同一値の信号もしくは論理反転した信号を、８ビットのバイナリ信号ＤＴ０〜ＤＴ７として出力する。
第２の検査モードにおいて、信号検査回路５は、６４ビットのバイナリ信号Ｄ０〜Ｄ６３がそれぞれ所定の期待値を有しているか否かの検査結果として、８ビットのバイナリ信号ＤＴ０〜ＤＴ７を出力する。
図２は、信号検査回路５の構成の一例を示す図である。また図３は、図２に示す信号検査回路５のうちバイナリ信号Ｄ０〜Ｄ１５の処理に関連する部分を抜き出して示した図である。
図２に示す信号検査回路５は、６４ビットのバイナリ信号Ｄ０〜Ｄ６３を入力する入力端子ＴＩ０−０，…，ＴＩ０−７，ＴＩ１−０，…，ＴＩ１−７，ＴＩ２−０，…，ＴＩ２−７，ＴＩ３−０，…，ＴＩ３−７，ＴＩ４−０，…，ＴＩ４−７，ＴＩ５−０，…，ＴＩ５−７，ＴＩ６−０，…，ＴＩ６−７，ＴＩ７−０，…，ＴＩ７−７と、８ビットのバイナリ信号ＤＴ０〜ＤＴ７を出力する出力端子ＴＯ０〜ＴＯ７と、第１の論理回路１０と、第２の論理回路２０とを有する。
出力端子ＴＯ０〜ＴＯ７は、本発明の出力端子の一実施形態である。
８つの入力端子ＴＩｉ−０〜ＴＩｉ−７（ｉは、０から７までの任意の整数を示す。以下同じ。）で構成される入力端子群は、本発明の入力端子群の一実施形態である。
第１の論理回路１０は、本発明の第１の論理回路の一実施形態である。
第２の論理回路２０は、本発明の第２の論理回路の一実施形態である。
図２に示す信号検査回路５は、６４ビットのバイナリ信号Ｄ０〜Ｄ６３を入力する入力端子ＴＩ０−０，…，ＴＩ０−７，ＴＩ１−０，…，ＴＩ１−７，ＴＩ２−０，…，ＴＩ２−７，ＴＩ３−０，…，ＴＩ３−７，ＴＩ４−０，…，ＴＩ４−７，ＴＩ５−０，…，ＴＩ５−７，ＴＩ６−０，…，ＴＩ６−７，ＴＩ７−０，…，ＴＩ７−７と、８ビットのバイナリ信号ＤＴ０〜ＤＴ７を出力する出力端子ＴＯ０〜ＴＯ７と、第１の論理回路１０と、第２の論理回路２０とを有する。
出力端子ＴＯ０〜ＴＯ７は、本発明の出力端子の一実施形態である。
８つの入力端子ＴＩｉ−０〜ＴＩｉ−７（ｉは、０から７までの任意の整数を示す。以下同じ。）で構成される入力端子群は、本発明の入力端子群の一実施形態である。
第１の論理回路１０は、本発明の第１の論理回路の一実施形態である。
第２の論理回路２０は、本発明の第２の論理回路の一実施形態である。
入力端子Ｔｉ−ｊ（ｊは、０から７までの任意の整数を示す。以下同じ。）は、メモリ部１から出力されるバイナリ信号Ｄｋ（ｋは、ｋ＝ｉ×８＋ｊを満たす整数を示す。以下同じ。）を入力する端子であり、出力端子ＴＯｊに対応付けられている。
８つの入力端子ＴＩｉ−０〜ＴＩｉ−７は、それぞれ８つの出力端子ＤＴ０〜ＤＴ７に対応付けられた１つの入力端子群（以降、第ｉ入力端子群と表記する）を構成している。
全体の入力端子は、８つの入力端子群（第０入力端子群ＴＩ０−０〜ＴＩ０−７、第１入力端子群ＴＩ１−０〜ＴＩ１−７、第２入力端子群ＴＩ２−０〜ＴＩ２−７、第３入力端子群ＴＩ３−０〜ＴＩ３−７、第４入力端子群ＴＩ４−０〜ＴＩ４−７、第５入力端子群ＴＩ５−０〜ＴＩ５−７、第６入力端子群ＴＩ６−０〜ＴＩ６−７、第７入力端子群ＴＩ７−０〜ＴＩ７−７）に区分される。
８つの入力端子ＴＩｉ−０〜ＴＩｉ−７は、それぞれ８つの出力端子ＤＴ０〜ＤＴ７に対応付けられた１つの入力端子群（以降、第ｉ入力端子群と表記する）を構成している。
全体の入力端子は、８つの入力端子群（第０入力端子群ＴＩ０−０〜ＴＩ０−７、第１入力端子群ＴＩ１−０〜ＴＩ１−７、第２入力端子群ＴＩ２−０〜ＴＩ２−７、第３入力端子群ＴＩ３−０〜ＴＩ３−７、第４入力端子群ＴＩ４−０〜ＴＩ４−７、第５入力端子群ＴＩ５−０〜ＴＩ５−７、第６入力端子群ＴＩ６−０〜ＴＩ６−７、第７入力端子群ＴＩ７−０〜ＴＩ７−７）に区分される。
第１の論理回路１０は、第１の検査モードにおいて、上述した８つ入力端子群のうち選択した１つの入力端子群より入力されるメモリ部１からのバイナリ信号を同一値のまま、もしくは論理反転して出力し、残りの入力端子群より入力されるメモリ部１からのバイナリ信号を第１の値を持つバイナリ信号に変換して出力する。
また、第１の論理回路１０は、第２の検査モードにおいて、上述した８つの入力端子群より入力されるメモリ部１からのバイナリ信号のうち、期待値信号ＥＶと一致する信号を第１の値を持つバイナリ信号に変換して出力し、期待値信号ＥＶと一致しない信号を第２の値を持つバイナリ信号に変換して出力する。
また、第１の論理回路１０は、第２の検査モードにおいて、上述した８つの入力端子群より入力されるメモリ部１からのバイナリ信号のうち、期待値信号ＥＶと一致する信号を第１の値を持つバイナリ信号に変換して出力し、期待値信号ＥＶと一致しない信号を第２の値を持つバイナリ信号に変換して出力する。
例えば、第１の論理回路１０は、第１の検査モードにおける信号の選択を制御する選択信号ＳＥＬ０〜ＳＥＬ７を入力する。第ｉ入力端子群に対応して入力される選択信号ＳＥＬｉは、第ｉ入力端子群が第１の検査モードにおいて選択されない場合に第２の値、選択される場合に第１の値を持つ。また、第２の検査モードにおいて、選択信号ＳＥＬ０〜ＳＥＬ７は第１の値を持つ。
そして、第１の論理回路１０は、入力端子Ｔｉ−ｊに入力されるメモリ部１からのバイナリ信号Ｄｋと期待値信号ＥＶとが一致するか、もしくは、選択信号ＳＥＬｉが第２の値を持つ場合に第１の値を持ち、バイナリ信号Ｄｋと期待値信号ＥＶとが一致せず、かつ、選択信号ＳＥＬｉが第１の値を持つ場合に第２の値を持つバイナリ信号を、入力端子Ｔｉ−ｊに対応するバイナリ信号として生成する。
そして、第１の論理回路１０は、入力端子Ｔｉ−ｊに入力されるメモリ部１からのバイナリ信号Ｄｋと期待値信号ＥＶとが一致するか、もしくは、選択信号ＳＥＬｉが第２の値を持つ場合に第１の値を持ち、バイナリ信号Ｄｋと期待値信号ＥＶとが一致せず、かつ、選択信号ＳＥＬｉが第１の値を持つ場合に第２の値を持つバイナリ信号を、入力端子Ｔｉ−ｊに対応するバイナリ信号として生成する。
一例として図２に示している第１の論理回路１０は、論理回路ＰＦ０−０，…，ＰＦ０−７，ＰＦ１−０，…，ＰＦ１−７，ＰＦ２−０，…，ＰＦ２−７，ＰＦ３−０，…，ＰＦ３−７，ＰＦ４−０，…，ＰＦ４−７，ＰＦ５−０，…，ＰＦ５−７，ＰＦ６−０，…，ＰＦ６−７，ＰＦ７−０，…，ＰＦ７−７を有する。
論理回路ＰＦｉ−ｊは、信号Ｄｋと期待値信号ＥＶとの排他的反転論理和と、選択信号ＳＥＬｉの論理反転信号との論理和を演算した結果に相当するバイナリ信号を出力する。
この場合、選択信号ＳＥＬｉは、第１の検査モードにおいて第ｉ入力端子群を選択する場合に値‘１’に設定され、第１の検査モードにおいて第ｉ入力端子群が選択されない場合ならびに第２の検査モードにおいて値‘０’に設定される。この選択信号ＳＥＬｉは、例えば、信号検査回路５を用いて検査を行う際に図示しない検査装置から供給される。
この場合、選択信号ＳＥＬｉは、第１の検査モードにおいて第ｉ入力端子群を選択する場合に値‘１’に設定され、第１の検査モードにおいて第ｉ入力端子群が選択されない場合ならびに第２の検査モードにおいて値‘０’に設定される。この選択信号ＳＥＬｉは、例えば、信号検査回路５を用いて検査を行う際に図示しない検査装置から供給される。
図４は、論理回路ＰＦｉ−ｊの構成の一例を示す図である。
図４に示す論理回路ＰＦｉ−ｊは、ＥＸＮＯＲ回路１１と、ＯＲ回路１２とを有する。
ＥＸＮＯＲ回路１１は、入力端子ＴＩｉ−ｊより入力される信号Ｄｋと期待値信号ＥＶとの排他的反転論理和を演算する。
ＯＲ回路１２は、ＥＸＮＯＲ回路１１の出力信号と、選択信号ＳＥＬｉを論理反転させた信号との論理和を演算し、論理回路ＰＦｉ−ｊの出力信号として出力する。
図４に示す論理回路ＰＦｉ−ｊは、ＥＸＮＯＲ回路１１と、ＯＲ回路１２とを有する。
ＥＸＮＯＲ回路１１は、入力端子ＴＩｉ−ｊより入力される信号Ｄｋと期待値信号ＥＶとの排他的反転論理和を演算する。
ＯＲ回路１２は、ＥＸＮＯＲ回路１１の出力信号と、選択信号ＳＥＬｉを論理反転させた信号との論理和を演算し、論理回路ＰＦｉ−ｊの出力信号として出力する。
図４に示す論理回路ＰＦｉ−ｊによると、第１の検査モードにおいて第ｉ入力端子群が選択されない場合、選択信号ＳＥＬｉは値‘０’に設定されるため、論理回路ＰＦｉ−ｊは第１の値として‘１’の値を持つバイナリ信号を出力する。
第１の検査モードにおいて第ｉ入力端子群が選択される場合、選択信号ＳＥＬｉが値‘１’に設定される。この場合、論理回路ＰＦｉ−ｊは、期待値信号ＥＶの設定値に応じて、バイナリ信号Ｄｋと同一論理値の信号、もしくはその論理反転信号を出力する。すなわち、期待値信号ＥＶが‘１’に設定される場合はバイナリ信号Ｄｋと同一論理値の信号を出力し、期待値信号ＥＶが‘０’に設定される場合はバイナリ信号Ｄｋの論理反転信号を出力する。
第１の検査モードにおいて第ｉ入力端子群が選択される場合、選択信号ＳＥＬｉが値‘１’に設定される。この場合、論理回路ＰＦｉ−ｊは、期待値信号ＥＶの設定値に応じて、バイナリ信号Ｄｋと同一論理値の信号、もしくはその論理反転信号を出力する。すなわち、期待値信号ＥＶが‘１’に設定される場合はバイナリ信号Ｄｋと同一論理値の信号を出力し、期待値信号ＥＶが‘０’に設定される場合はバイナリ信号Ｄｋの論理反転信号を出力する。
また、第２の検査モードにおいても、選択信号ＳＥＬｉは値‘１’に設定されるため、論理回路ＰＦｉ−ｊはバイナリ信号Ｄｋと期待値信号ＥＶとの排他的反転論理和を出力する。すなわち、メモリ部１からのバイナリ信号Ｄｋと期待値信号ＥＶとが一致する場合は第１の値として‘１’の値を持つバイナリ信号を出力し、メモリ部１からのバイナリ信号Ｄｋと期待値信号ＥＶとが一致しない場合は第２の値として‘０’の値を持つバイナリ信号を出力する。
図５は、論理回路ＰＦｉ−ｊのより詳細な構成の一例を示す図である。
図５に示すｐチャンネルＭＯＳ型のトランジスタＱｐ１〜Ｑｐ５と、ｎチャンネルＭＯＳ型のトランジスタＱｎ１〜Ｑｎ５と、インバータ回路ＩＶ１，…，ＩＶ４とを有する。
図５に示すｐチャンネルＭＯＳ型のトランジスタＱｐ１〜Ｑｐ５と、ｎチャンネルＭＯＳ型のトランジスタＱｎ１〜Ｑｎ５と、インバータ回路ＩＶ１，…，ＩＶ４とを有する。
インバータ回路ＩＶ１は、入力端子ＴＩｉ−ｊより入力されるバイナリ信号Ｄｋを入力し、これを論理反転させた信号Ｄｎｋを出力する。
インバータ回路ＩＶ２は、インバータ回路ＩＶ１より出力される信号Ｄｎｋを入力し、これを論理反転させた信号Ｄｐｋを出力する。従って、信号Ｄｐｋは信号Ｄｋと同一の論理値を持つ。
インバータ回路ＩＶ２は、インバータ回路ＩＶ１より出力される信号Ｄｎｋを入力し、これを論理反転させた信号Ｄｐｋを出力する。従って、信号Ｄｐｋは信号Ｄｋと同一の論理値を持つ。
インバータ回路ＩＶ３は、期待値信号ＥＶを入力し、これを論理反転させた信号ＥＶｎを出力する。
インバータ回路ＩＶ４は、インバータ回路ＩＶ３より出力される信号ＥＶｎを入力し、これを論理反転させた信号ＥＶｐを出力する。従って、信号ＥＶｐは期待値信号ＥＶと同一の論理値を持つ。
インバータ回路ＩＶ４は、インバータ回路ＩＶ３より出力される信号ＥＶｎを入力し、これを論理反転させた信号ＥＶｐを出力する。従って、信号ＥＶｐは期待値信号ＥＶと同一の論理値を持つ。
トランジスタＱｐ１およびＱｐ３は、電源電圧ＶＤＤとノードＮ１との間に直列に接続される。トランジスタＱｐ１のゲートには信号Ｄｐｋが入力され、トランジスタＱｐ３のゲートには信号ＥＶｐが入力される。
トランジスタＱｐ２およびＱｐ４は、電源電圧ＶＤＤとノードＮ１との間に直列に接続される。トランジスタＱｐ２のゲートには信号Ｄｎｋが入力され、トランジスタＱｐ４のゲートには信号ＥＶｎが入力される。
トランジスタＱｎ１およびＱｎ３は、ノードＮ１とノードＮ２との間に直列に接続される。トランジスタＱｎ１のゲートには信号Ｄｐｋが入力され、トランジスタＱｎ３のゲートには信号ＥＶｎが入力される。
トランジスタＱｎ２およびＱｎ４は、ノードＮ１とノードＮ２との間に直列に接続される。トランジスタＱｎ２のゲートには信号Ｄｎｋが入力され、トランジスタＱｎ４のゲートには信号ＥＶｐが入力される。
トランジスタＱｐ５は、電源電圧ＶＤＤとノードＮ１との間に接続されており、そのゲートに選択信号ＳＥＬｉが入力される。
トランジスタＱｎ５は、ノードＮ２とグランドレベルＧＮＤとの間に接続されており、そのゲートに選択信号ＳＥＬｉが入力される。
トランジスタＱｎ５は、ノードＮ２とグランドレベルＧＮＤとの間に接続されており、そのゲートに選択信号ＳＥＬｉが入力される。
図５に示す論理回路ＰＦｉ−ｊにおいて、トランジスタＱｐ１〜Ｑｐ４およびＱｎ１〜Ｑｎ４と、インバータ回路ＩＶ１〜ＩＶ４とで構成される回路は、メモリ部１からのバイナリ信号Ｄｋと期待値信号ＥＶとの排他的反転論理和をノードＮ１に出力するＥＸＮＯＲ回路である。
このＥＸＮＯＲ回路は、選択信号ＳＥＬｉがハイレベルに設定されてトランジスタＱｎ５がオンする場合に活性状態となり、メモリ部１からのバイナリ信号Ｄｋと期待値信号ＥＶとの排他的反転論理和演算を行う。すなわち、バイナリ信号Ｄｋおよび期待値信号ＥＶが同一論理値となる場合、トランジスタＱｐ１およびＱｐ３の直列回路またはトランジスタＱｐ２およびＱｐ４の直列回路の何れか一方がオン状態となり、トランジスタＱｎ１およびＱｎ３の直列回路ならびにトランジスタＱｎ２およびＱｎ４の直列回路が共にオフ状態になるため、ノードＮ１はハイレベルになる。また、バイナリ信号Ｄｋおよび期待値信号ＥＶが異なる論理値の場合、トランジスタＱｐ１およびＱｐ３の直列回路ならびにトランジスタＱｐ２およびＱｐ４の直列回路が共にオフ状態となり、トランジスタＱｎ１およびＱｎ３の直列回路もしくはトランジスタＱｎ２およびＱｎ４の直列回路の何れか一方がオン状態になるため、ノードＮ１はローレベルになる。
これに対して、選択信号ＳＥＬｉがローレベルに設定されると、トランジスタＱｎ５がオフし、ＥＸＮＯＲ回路に対する電源供給が遮断されるため、ＥＸＮＯＲ回路は不活性状態になる。このとき、トランジスタＱｐ５がオンするため、ノードＮ１は信号Ｄｋおよび期待値信号ＥＶに依らず常にハイレベルになる。
このようにして、図５に示す論理回路ＰＦｉ−ｊによれば、図４に示す回路と同様の論理機能が実現される。
以上が、第１の論理回路１０の説明である。
このＥＸＮＯＲ回路は、選択信号ＳＥＬｉがハイレベルに設定されてトランジスタＱｎ５がオンする場合に活性状態となり、メモリ部１からのバイナリ信号Ｄｋと期待値信号ＥＶとの排他的反転論理和演算を行う。すなわち、バイナリ信号Ｄｋおよび期待値信号ＥＶが同一論理値となる場合、トランジスタＱｐ１およびＱｐ３の直列回路またはトランジスタＱｐ２およびＱｐ４の直列回路の何れか一方がオン状態となり、トランジスタＱｎ１およびＱｎ３の直列回路ならびにトランジスタＱｎ２およびＱｎ４の直列回路が共にオフ状態になるため、ノードＮ１はハイレベルになる。また、バイナリ信号Ｄｋおよび期待値信号ＥＶが異なる論理値の場合、トランジスタＱｐ１およびＱｐ３の直列回路ならびにトランジスタＱｐ２およびＱｐ４の直列回路が共にオフ状態となり、トランジスタＱｎ１およびＱｎ３の直列回路もしくはトランジスタＱｎ２およびＱｎ４の直列回路の何れか一方がオン状態になるため、ノードＮ１はローレベルになる。
これに対して、選択信号ＳＥＬｉがローレベルに設定されると、トランジスタＱｎ５がオフし、ＥＸＮＯＲ回路に対する電源供給が遮断されるため、ＥＸＮＯＲ回路は不活性状態になる。このとき、トランジスタＱｐ５がオンするため、ノードＮ１は信号Ｄｋおよび期待値信号ＥＶに依らず常にハイレベルになる。
このようにして、図５に示す論理回路ＰＦｉ−ｊによれば、図４に示す回路と同様の論理機能が実現される。
以上が、第１の論理回路１０の説明である。
図２の説明に戻る。
第２の論理回路２０は、異なる入力端子群に属するとともに同一の出力端子ＴＯｊに対応付けられている８つの入力端子（ＴＩ０−ｊ〜ＴＩ７−ｊ）より入力される８つのバイナリ信号に応じて第１の論理回路１０から出力される８つのバイナリ信号（以降、この８つのバイナリ信号のグループを、第１の論理回路１０の第ｊ出力信号群と表記する。）の中に、第２の値を持つバイナリ信号が含まれている場合は所定の値を持ち、第２の値を持つバイナリ信号が含まれていない場合には当該所定の値を論理反転した値を持つバイナリ信号を生成し、これを出力端子ＴＯｊへ出力する。
第２の論理回路２０は、出力端子ＴＯ０〜ＴＯ７のそれぞれについて、上述した所定の値もしくはその論理反転値を持つバイナリ信号を生成し、これを対応する出力端子に出力する。
第２の論理回路２０は、異なる入力端子群に属するとともに同一の出力端子ＴＯｊに対応付けられている８つの入力端子（ＴＩ０−ｊ〜ＴＩ７−ｊ）より入力される８つのバイナリ信号に応じて第１の論理回路１０から出力される８つのバイナリ信号（以降、この８つのバイナリ信号のグループを、第１の論理回路１０の第ｊ出力信号群と表記する。）の中に、第２の値を持つバイナリ信号が含まれている場合は所定の値を持ち、第２の値を持つバイナリ信号が含まれていない場合には当該所定の値を論理反転した値を持つバイナリ信号を生成し、これを出力端子ＴＯｊへ出力する。
第２の論理回路２０は、出力端子ＴＯ０〜ＴＯ７のそれぞれについて、上述した所定の値もしくはその論理反転値を持つバイナリ信号を生成し、これを対応する出力端子に出力する。
更に、第２の論理回路２０は、上記所定の値を、期待値信号ＥＶの値に応じて次のように設定する。
すなわち、期待値信号ＥＶが第１の値を持つ場合、上記所定の値を第２の値に設定し、期待値信号ＥＶが第２の値を持つ場合、上記所定の値を第１の値に設定する。
すなわち、期待値信号ＥＶが第１の値を持つ場合、上記所定の値を第２の値に設定し、期待値信号ＥＶが第２の値を持つ場合、上記所定の値を第１の値に設定する。
ここで、一例として、第１の値を‘１’、第２の値を‘０’とする。
この場合、第２の論理回路２０は、第１の論理回路１０の第ｊ出力信号群に含まれる８つのバイナリ信号同士の論理積を演算する。そして、期待値信号ＥＶが第１の値‘１’を持つ場合、この論理積の演算結果と同一論理値の信号を出力端子ＴＯｊに出力し、期待値信号ＥＶが第２の値‘０’を持つ場合、この論理積の演算結果を論理反転させて出力端子ＴＯｊに出力する。
より詳しく述べると、第２の論理回路２０は、期待値信号ＥＶが第１の値‘１’を持つ場合、第１の論理回路１０の第ｊ出力端子群に第２の値‘０’を持つバイナリ信号が１つでも含まれているならば、上記所定の値として第２の値‘０’を持つバイナリ信号を出力端子ＴＯｊに出力する。第ｊ出力端子群に第２の値‘０’を持つバイナリ信号が含まれていないならば、上記所定の値を論理反転させた第１の値‘１’を持つバイナリ信号を出力端子ＴＯｊに出力する。
一方、第２の論理回路２０は、期待値信号ＥＶが第１の値‘０’を持つ場合、第１の論理回路１０の第ｊ出力端子群に第２の値‘０’を持つバイナリ信号が１つでも含まれているならば、上記所定の値として第１の値‘１’を持つバイナリ信号を出力する。第ｊ出力端子群に第２の値‘０’を持つバイナリ信号が含まれていないならば、上記所定の値を論理反転させた第２の値‘０’を持つバイナリ信号を出力する。
言い換えると、第２の論理回路２０は、入力端子ＴＩ０−ｊ〜ＴＩ７−ｊより入力される８つのバイナリ信号が全て期待値信号ＥＶと一致し、これら８つのバイナリ信号に応じた第１の論理回路１０の第ｊ出力信号群に含まれる８つのバイナリ信号が全て第１の値‘１’を持つ場合、期待値信号ＥＶと同一値のバイナリ信号を出力端子ＴＯｊに出力する。また、入力端子ＴＩ０−ｊ〜ＴＩ７−ｊより入力される８つのバイナリ信号の中に期待値信号ＥＶと一致しないものが含まれており、その結果、これら８つのバイナリ信号に応じた第１の論理回路１０の第ｊ出力信号群に第２の値‘０’をバイナリ持つ信号が含まれている場合、期待値信号ＥＶと異なる論理値を持つバイナリ信号を出力端子ＴＯｊに出力する。
この場合、第２の論理回路２０は、第１の論理回路１０の第ｊ出力信号群に含まれる８つのバイナリ信号同士の論理積を演算する。そして、期待値信号ＥＶが第１の値‘１’を持つ場合、この論理積の演算結果と同一論理値の信号を出力端子ＴＯｊに出力し、期待値信号ＥＶが第２の値‘０’を持つ場合、この論理積の演算結果を論理反転させて出力端子ＴＯｊに出力する。
より詳しく述べると、第２の論理回路２０は、期待値信号ＥＶが第１の値‘１’を持つ場合、第１の論理回路１０の第ｊ出力端子群に第２の値‘０’を持つバイナリ信号が１つでも含まれているならば、上記所定の値として第２の値‘０’を持つバイナリ信号を出力端子ＴＯｊに出力する。第ｊ出力端子群に第２の値‘０’を持つバイナリ信号が含まれていないならば、上記所定の値を論理反転させた第１の値‘１’を持つバイナリ信号を出力端子ＴＯｊに出力する。
一方、第２の論理回路２０は、期待値信号ＥＶが第１の値‘０’を持つ場合、第１の論理回路１０の第ｊ出力端子群に第２の値‘０’を持つバイナリ信号が１つでも含まれているならば、上記所定の値として第１の値‘１’を持つバイナリ信号を出力する。第ｊ出力端子群に第２の値‘０’を持つバイナリ信号が含まれていないならば、上記所定の値を論理反転させた第２の値‘０’を持つバイナリ信号を出力する。
言い換えると、第２の論理回路２０は、入力端子ＴＩ０−ｊ〜ＴＩ７−ｊより入力される８つのバイナリ信号が全て期待値信号ＥＶと一致し、これら８つのバイナリ信号に応じた第１の論理回路１０の第ｊ出力信号群に含まれる８つのバイナリ信号が全て第１の値‘１’を持つ場合、期待値信号ＥＶと同一値のバイナリ信号を出力端子ＴＯｊに出力する。また、入力端子ＴＩ０−ｊ〜ＴＩ７−ｊより入力される８つのバイナリ信号の中に期待値信号ＥＶと一致しないものが含まれており、その結果、これら８つのバイナリ信号に応じた第１の論理回路１０の第ｊ出力信号群に第２の値‘０’をバイナリ持つ信号が含まれている場合、期待値信号ＥＶと異なる論理値を持つバイナリ信号を出力端子ＴＯｊに出力する。
この第２の論理回路２０は、例えば図２に示すように、ツリー状に接続された２入力のＡＮＤ回路Ａ１−０，…，Ａ１−７，Ａ２−０，…，Ａ２−７，Ａ３−０，…，Ａ３−７，Ａ４−０，…，Ａ４−７，Ａ５−０，…，Ａ５−７，Ａ６−０，…，Ａ６−７，Ａ７−０，…，Ａ７−７と、論理反転回路Ｎ０，…，Ｎ７を有する。
ＡＮＤ回路Ａ１−ｊは、入力端子ＴＩ０−ｊおよびＴＩ１−ｊに入力されるバイナリ信号に応じた第１の論理回路１０の出力信号同士の論理積を演算して出力する。
ＡＮＤ回路Ａ２−ｊは、入力端子ＴＩ２−ｊおよびＴＩ３−ｊに入力されるバイナリ信号に応じた第１の論理回路１０の出力信号同士の論理積を演算して出力する。
ＡＮＤ回路Ａ３−ｊは、入力端子ＴＩ４−ｊおよびＴＩ５−ｊに入力されるバイナリ信号に応じた第１の論理回路１０の出力信号同士の論理積を演算して出力する。
ＡＮＤ回路Ａ４−ｊは、入力端子ＴＩ６−ｊおよびＴＩ７−ｊに入力されるバイナリ信号に応じた第１の論理回路１０の出力信号同士の論理積を演算して出力する。
ＡＮＤ回路Ａ５−ｊは、ＡＮＤ回路Ａ１−ｊおよびＡ２−ｊから出力されるバイナリ信号同士の論理積を演算して出力する。
ＡＮＤ回路Ａ６−ｊは、ＡＮＤ回路Ａ３−ｊおよびＡ４−ｊから出力されるバイナリ信号同士の論理積を演算して出力する。
ＡＮＤ回路Ａ７−ｊは、ＡＮＤ回路Ａ５−ｊおよびＡ６−ｊから出力されるバイナリ信号同士の論理積を演算し、その演算結果を論理反転回路Ｎｊに出力する。
ＡＮＤ回路Ａ２−ｊは、入力端子ＴＩ２−ｊおよびＴＩ３−ｊに入力されるバイナリ信号に応じた第１の論理回路１０の出力信号同士の論理積を演算して出力する。
ＡＮＤ回路Ａ３−ｊは、入力端子ＴＩ４−ｊおよびＴＩ５−ｊに入力されるバイナリ信号に応じた第１の論理回路１０の出力信号同士の論理積を演算して出力する。
ＡＮＤ回路Ａ４−ｊは、入力端子ＴＩ６−ｊおよびＴＩ７−ｊに入力されるバイナリ信号に応じた第１の論理回路１０の出力信号同士の論理積を演算して出力する。
ＡＮＤ回路Ａ５−ｊは、ＡＮＤ回路Ａ１−ｊおよびＡ２−ｊから出力されるバイナリ信号同士の論理積を演算して出力する。
ＡＮＤ回路Ａ６−ｊは、ＡＮＤ回路Ａ３−ｊおよびＡ４−ｊから出力されるバイナリ信号同士の論理積を演算して出力する。
ＡＮＤ回路Ａ７−ｊは、ＡＮＤ回路Ａ５−ｊおよびＡ６−ｊから出力されるバイナリ信号同士の論理積を演算し、その演算結果を論理反転回路Ｎｊに出力する。
論理反転回路Ｎｊは、期待値信号ＥＶが値‘１’を持つ場合、ＡＮＤ回路Ａ７−ｊの出力信号と同一論理値の信号を出力端子ＴＯｊに出力し、期待値信号ＥＶが値‘０’を持つ場合、ＡＮＤ回路Ａ７−ｊの出力信号を論理反転させた信号を出力端子ＴＯｊに出力する。
図６は、論理反転回路Ｎｊの構成の一例を示す図である。
図６に示す論理反転回路Ｎｊは、ＡＮＤ回路Ａ７−ｊの出力信号を論理反転させるインバータ回路ＩＶ５と、セレクタＳＬ１とを有する。
セレクタＳＬ１は、期待値信号が値‘１’を持つ場合、ＡＮＤ回路Ａ７−ｊの出力信号を選択して出力端子ＴＯｊに出力し、期待値信号が値‘０’を持つ場合、インバータ回路ＩＶ５の出力信号を選択して出力端子ＴＯｊに出力する。
図６に示す論理反転回路Ｎｊは、ＡＮＤ回路Ａ７−ｊの出力信号を論理反転させるインバータ回路ＩＶ５と、セレクタＳＬ１とを有する。
セレクタＳＬ１は、期待値信号が値‘１’を持つ場合、ＡＮＤ回路Ａ７−ｊの出力信号を選択して出力端子ＴＯｊに出力し、期待値信号が値‘０’を持つ場合、インバータ回路ＩＶ５の出力信号を選択して出力端子ＴＯｊに出力する。
上記の構成によると、第２の論理回路２０は、入力端子ＴＩ０−ｊ〜ＴＩ７−ｊより入力されるバイナリ信号に応じた第１の論理回路１０の出力信号同士の論理積を、ＡＮＤ回路Ａ１−ｊ〜Ａ７−ｊにおいて演算する。そして、期待値信号ＥＶが値‘１’を持つ場合、この論理積の演算結果と同一論理値の信号を出力端子ＴＯｊへ出力し、期待値信号ＥＶが値‘０’を持つ場合は、この論理積の演算結果を更に論理反転させて出力端子ＴＯｊへ出力する。
ここで、上述した構成を有する本実施形態に係る半導体記憶装置の動作を、第１の検査モード時および第２の検査モード時のそれぞれについて説明する。
（第１の検査モード時）
第１の検査モード時では、図示しない検査装置等によって、８つの入力端子群（第０入力端子群〜第７入力端子群）の中から１つの入力端子群（ここでは第ｉ入力端子群とする）を選択するように選択信号ＳＥＬ０〜ＳＥＬ７が設定されて、第１の論理回路１０に入力される。
このとき、第１の論理回路１０からは、第ｉ入力端子群ＴＩｉ−０〜ＴＩｉ−７に入力されるメモリ部１のバイナリ信号が同一値のまま、もしくは論理反転されて出力される。
また、第ｉ入力端子群ＴＩｉ−０〜ＴＩｉ−７を除く他の入力端子群より入力されるメモリ部１のバイナリ信号は、何れも第１の値に変換されて第１の論理回路１０から出力される。
第１の検査モード時では、図示しない検査装置等によって、８つの入力端子群（第０入力端子群〜第７入力端子群）の中から１つの入力端子群（ここでは第ｉ入力端子群とする）を選択するように選択信号ＳＥＬ０〜ＳＥＬ７が設定されて、第１の論理回路１０に入力される。
このとき、第１の論理回路１０からは、第ｉ入力端子群ＴＩｉ−０〜ＴＩｉ−７に入力されるメモリ部１のバイナリ信号が同一値のまま、もしくは論理反転されて出力される。
また、第ｉ入力端子群ＴＩｉ−０〜ＴＩｉ−７を除く他の入力端子群より入力されるメモリ部１のバイナリ信号は、何れも第１の値に変換されて第１の論理回路１０から出力される。
例えば、第１の論理回路１０が、図４や図５に示すような論理回路ＰＦ０−０〜ＰＦ７−７を有しているものとする。
この場合、図示しない検査装置等によって、８つの選択信号ＳＥＬ０〜ＳＥＬ７のうちの１つ（選択信号ＳＥＬｉ）が値‘１’（ハイレベル）に設定され、残りの選択信号が値‘０’（ローレベル）に設定される。
これにより、論理回路ＰＦｉ−０〜ＰＦｉ−７からは、第ｉ入力端子群ＴＩｉ−０〜ＴＩｉ−７の入力信号とそれぞれ同一値のバイナリ信号か、もしくはその論理反転信号が出力される。すなわち、期待値信号ＥＶが値‘１’に設定されている場合、論理回路ＰＦｉ−０〜ＰＦｉ−７からは、第ｉ入力端子群ＴＩｉ−０〜ＴＩｉ−７の入力信号とそれぞれ同一値のバイナリ信号が出力される。期待値信号ＥＶが値‘０’に設定されている場合、論理回路ＰＦｉ−０〜ＰＦｉ−７からは、第ｉ入力端子群ＴＩｉ−０〜ＴＩｉ−７の入力信号をそれぞれ論理反転させたバイナリ信号が出力される。
一方、論理回路ＰＦｉ−０〜ＰＦｉ−７を除く残りの論理回路からは、何れも、第１の値として‘１’の値を持つ信号が出力される。
この場合、図示しない検査装置等によって、８つの選択信号ＳＥＬ０〜ＳＥＬ７のうちの１つ（選択信号ＳＥＬｉ）が値‘１’（ハイレベル）に設定され、残りの選択信号が値‘０’（ローレベル）に設定される。
これにより、論理回路ＰＦｉ−０〜ＰＦｉ−７からは、第ｉ入力端子群ＴＩｉ−０〜ＴＩｉ−７の入力信号とそれぞれ同一値のバイナリ信号か、もしくはその論理反転信号が出力される。すなわち、期待値信号ＥＶが値‘１’に設定されている場合、論理回路ＰＦｉ−０〜ＰＦｉ−７からは、第ｉ入力端子群ＴＩｉ−０〜ＴＩｉ−７の入力信号とそれぞれ同一値のバイナリ信号が出力される。期待値信号ＥＶが値‘０’に設定されている場合、論理回路ＰＦｉ−０〜ＰＦｉ−７からは、第ｉ入力端子群ＴＩｉ−０〜ＴＩｉ−７の入力信号をそれぞれ論理反転させたバイナリ信号が出力される。
一方、論理回路ＰＦｉ−０〜ＰＦｉ−７を除く残りの論理回路からは、何れも、第１の値として‘１’の値を持つ信号が出力される。
このように、第１の検査モードでは、選択された１つの入力端子群（第ｉ入力端子群ＴＩｉ−０〜ＴＩｉ−７）を除く残りの７つの入力端子群より入力されるメモリ部１のバイナリ信号が、何れも第１の値に変換されて第１の論理回路１０から出力される。
その結果、第１の論理回路１０の第ｊ出力信号群に含まれる８つのバイナリ信号のうち、入力端子ＴＩｉ−ｊより入力されるバイナリ信号に応じた第１の論理回路１０の出力信号を除く残りの７つのバイナリ信号は、何れも第１の値を持つ。そして、この第ｊ出力信号群に第２の値を持つ信号が含まれるか否かは、入力端子ＴＩｉ−ｊより入力されるバイナリ信号の値に応じて決まる。
従って、第１の検査モードにおいて第２の論理回路１０から出力端子ＴＯｊへ出力される信号は、入力端子ＴＩｉ−ｊより入力されるメモリ部１のバイナリ信号に応じた値を持つ。すなわち、選択信号ＳＥＬ０〜ＳＥＬに従って選択された１つの入力端子群（第ｉ入力端子群ＴＩｉ−０〜ＴＩｉ−７）より入力されるメモリ部１の８ビットのバイナリ信号は、同一値のまま、もしくは論理反転されて、出力端子ＴＯ０〜ＴＯ７よりバイナリ信号ＤＴ０〜ＤＴ７として出力される。
その結果、第１の論理回路１０の第ｊ出力信号群に含まれる８つのバイナリ信号のうち、入力端子ＴＩｉ−ｊより入力されるバイナリ信号に応じた第１の論理回路１０の出力信号を除く残りの７つのバイナリ信号は、何れも第１の値を持つ。そして、この第ｊ出力信号群に第２の値を持つ信号が含まれるか否かは、入力端子ＴＩｉ−ｊより入力されるバイナリ信号の値に応じて決まる。
従って、第１の検査モードにおいて第２の論理回路１０から出力端子ＴＯｊへ出力される信号は、入力端子ＴＩｉ−ｊより入力されるメモリ部１のバイナリ信号に応じた値を持つ。すなわち、選択信号ＳＥＬ０〜ＳＥＬに従って選択された１つの入力端子群（第ｉ入力端子群ＴＩｉ−０〜ＴＩｉ−７）より入力されるメモリ部１の８ビットのバイナリ信号は、同一値のまま、もしくは論理反転されて、出力端子ＴＯ０〜ＴＯ７よりバイナリ信号ＤＴ０〜ＤＴ７として出力される。
例えば、第２の論理回路２０が、図２に示すように、ツリー状に接続されたＡＮＤ回路１−０〜７−７と、論理反転回路Ｎ０〜Ｎ７とを有するものとする。
この場合、ツリーの終段のＡＮＤ回路７−ｊからは、第１の論理回路１０の第ｊ出力信号群に含まれる８つのバイナリ信号同士の論理積が出力される。第ｊ出力信号群に含まれる８つのバイナリ信号のうち、論理回路ＰＦｉ−ｊの出力信号を除く７つのバイナリ信号は全て第１の値‘１’に設定されるため、ＡＮＤ回路７−ｊからは、論理回路ＰＦｉ−ｊの出力信号と同じ論理値の信号が出力される。すなわち、期待値信号ＥＶが値‘１’に設定されている場合、ＡＮＤ回路７−ｊからは入力端子群ＴＩｉ−ｊの入力信号と同一値のバイナリ信号が出力され、期待値信号ＥＶが値‘０’に設定されている場合、ＡＮＤ回路７−ｊからは入力端子群ＴＩｉ−ｊの入力信号を論理反転させたバイナリ信号が出力される。
一方、論理反転回路Ｎｊでは、期待値信号ＥＶが第１の値‘１’を持つ場合、ＡＮＤ回路７−ｊの出力信号と同一値の信号が生成され、期待値信号ＥＶが第１の値‘０’を持つ場合、ＡＮＤ回路７−ｊの出力信号を論理反転させた信号が生成されて、出力端子ＴＯｊに出力される。
従って、期待値信号ＥＶが第１の値‘１’または第２の値‘０’の何れを有する場合であっても、出力端子ＴＯｊには、入力端子群ＴＩｉ−ｊの入力信号と同一値のバイナリ信号が出力される。
つまり、出力端子ＴＯ０〜ＴＯ７からは、選択された第ｉ入力端子群ＴＩｉ−０〜ＴＩｉ−７の入力信号と同一値の信号が出力される。
この場合、ツリーの終段のＡＮＤ回路７−ｊからは、第１の論理回路１０の第ｊ出力信号群に含まれる８つのバイナリ信号同士の論理積が出力される。第ｊ出力信号群に含まれる８つのバイナリ信号のうち、論理回路ＰＦｉ−ｊの出力信号を除く７つのバイナリ信号は全て第１の値‘１’に設定されるため、ＡＮＤ回路７−ｊからは、論理回路ＰＦｉ−ｊの出力信号と同じ論理値の信号が出力される。すなわち、期待値信号ＥＶが値‘１’に設定されている場合、ＡＮＤ回路７−ｊからは入力端子群ＴＩｉ−ｊの入力信号と同一値のバイナリ信号が出力され、期待値信号ＥＶが値‘０’に設定されている場合、ＡＮＤ回路７−ｊからは入力端子群ＴＩｉ−ｊの入力信号を論理反転させたバイナリ信号が出力される。
一方、論理反転回路Ｎｊでは、期待値信号ＥＶが第１の値‘１’を持つ場合、ＡＮＤ回路７−ｊの出力信号と同一値の信号が生成され、期待値信号ＥＶが第１の値‘０’を持つ場合、ＡＮＤ回路７−ｊの出力信号を論理反転させた信号が生成されて、出力端子ＴＯｊに出力される。
従って、期待値信号ＥＶが第１の値‘１’または第２の値‘０’の何れを有する場合であっても、出力端子ＴＯｊには、入力端子群ＴＩｉ−ｊの入力信号と同一値のバイナリ信号が出力される。
つまり、出力端子ＴＯ０〜ＴＯ７からは、選択された第ｉ入力端子群ＴＩｉ−０〜ＴＩｉ−７の入力信号と同一値の信号が出力される。
（第２の検査モード時）
第１の検査モード時では、図示しない検査装置等によって、８つの入力端子群（第０入力端子群〜第７入力端子群）を全て選択するように選択信号ＳＥＬ０〜ＳＥＬ７が設定される。すなわち、第１の論理回路１０の出力信号を入力信号に依らず強制的に第１の値に設定する状態が解除される。
このとき、第１の論理回路１０では、８つの入力端子群（第０入力端子群〜第７入力端子群）より入力される６４ビットのバイナリ信号と期待値信号ＥＶとの比較が行われ、その比較結果が６４ビットのバイナリ信号として出力される。すなわち、８つの入力端子群より入力される６４ビットのバイナリ信号のうち、期待値信号ＥＶと一致するバイナリ信号は第１の値を持つバイナリ信号に変換され、期待値信号ＥＶと一致しないバイナリ信号は第２の値を持つバイナリ信号に変換されて、それぞれ第１の論理回路１０から出力される。
第１の検査モード時では、図示しない検査装置等によって、８つの入力端子群（第０入力端子群〜第７入力端子群）を全て選択するように選択信号ＳＥＬ０〜ＳＥＬ７が設定される。すなわち、第１の論理回路１０の出力信号を入力信号に依らず強制的に第１の値に設定する状態が解除される。
このとき、第１の論理回路１０では、８つの入力端子群（第０入力端子群〜第７入力端子群）より入力される６４ビットのバイナリ信号と期待値信号ＥＶとの比較が行われ、その比較結果が６４ビットのバイナリ信号として出力される。すなわち、８つの入力端子群より入力される６４ビットのバイナリ信号のうち、期待値信号ＥＶと一致するバイナリ信号は第１の値を持つバイナリ信号に変換され、期待値信号ＥＶと一致しないバイナリ信号は第２の値を持つバイナリ信号に変換されて、それぞれ第１の論理回路１０から出力される。
例えば、第１の論理回路１０が、図４や図５に示すような論理回路ＰＦ０−０〜ＰＦ７−７を有しているものとする。
この場合、図示しない検査装置等によって、８つの選択信号ＳＥＬ０〜ＳＥＬ７が全て値‘１’（ハイレベル）に設定される。
これにより、論理回路ＰＦ０−０〜ＰＦ７−７からは、入力端子ＴＩ０−０〜ＴＩ７−７の入力信号と期待値信号ＥＶとの排他的反転論理和がそれぞれ出力される。すなわち、入力端子ＴＩｉ−ｊの入力信号と期待値信号ＥＶとが一致する場合、論理回路ＰＦｉ−ｊから第１の値‘１’を持つバイナリ信号が出力され、入力端子ＴＩｉ−ｊの入力信号と期待値信号ＥＶとが一致しない場合、論理回路ＰＦｉ−ｊから第２の値‘０’を持つバイナリ信号が出力される。
この場合、図示しない検査装置等によって、８つの選択信号ＳＥＬ０〜ＳＥＬ７が全て値‘１’（ハイレベル）に設定される。
これにより、論理回路ＰＦ０−０〜ＰＦ７−７からは、入力端子ＴＩ０−０〜ＴＩ７−７の入力信号と期待値信号ＥＶとの排他的反転論理和がそれぞれ出力される。すなわち、入力端子ＴＩｉ−ｊの入力信号と期待値信号ＥＶとが一致する場合、論理回路ＰＦｉ−ｊから第１の値‘１’を持つバイナリ信号が出力され、入力端子ＴＩｉ−ｊの入力信号と期待値信号ＥＶとが一致しない場合、論理回路ＰＦｉ−ｊから第２の値‘０’を持つバイナリ信号が出力される。
従って、出力端子ＴＯｊに対応付けられた入力端子ＴＩ０−ｊ〜ＴＩ７−ｊより入力される８つのバイナリ信号が全て期待値信号ＥＶと一致し、これら８つのバイナリ信号に応じた第１の論理回路１０の第ｊ出力信号群が全て第１の値を持つ場合、第２の論理回路１０からは、期待値信号ＥＶと同一値のバイナリ信号が出力端子ＴＯｊに出力される。
一方、出力端子ＴＯｊに対応付けられた入力端子ＴＩ０−ｊ〜ＴＩ７−ｊより入力される８つのバイナリ信号の中に期待値信号ＥＶと一致しないものが含まれており、その結果、これら８つのバイナリ信号に応じた第１の論理回路１０の第ｊ出力信号群に第２の値のバイナリ信号が含まれている場合、第２の論理回路１０からは、期待値信号ＥＶと異なる論理値を持つバイナリ信号が出力端子ＴＯｊに出力される。
従って、第２の検査モードでは、出力端子ＴＯｊより出力されるバイナリ信号の値を調べることにより、入力端子ＴＩ０−ｊ〜ＴＩ７−ｊより入力される８つのバイナリ信号の中に期待値信号ＥＶと一致しないものが含まれているか否かを判定することが可能になる。
一方、出力端子ＴＯｊに対応付けられた入力端子ＴＩ０−ｊ〜ＴＩ７−ｊより入力される８つのバイナリ信号の中に期待値信号ＥＶと一致しないものが含まれており、その結果、これら８つのバイナリ信号に応じた第１の論理回路１０の第ｊ出力信号群に第２の値のバイナリ信号が含まれている場合、第２の論理回路１０からは、期待値信号ＥＶと異なる論理値を持つバイナリ信号が出力端子ＴＯｊに出力される。
従って、第２の検査モードでは、出力端子ＴＯｊより出力されるバイナリ信号の値を調べることにより、入力端子ＴＩ０−ｊ〜ＴＩ７−ｊより入力される８つのバイナリ信号の中に期待値信号ＥＶと一致しないものが含まれているか否かを判定することが可能になる。
例えば、第２の論理回路２０が、図２に示すように、ツリー状に接続されたＡＮＤ回路１−０〜７−７と、論理反転回路Ｎ０〜Ｎ７とを有するものとする。
この場合、ツリーの終段のＡＮＤ回路７−ｊからは、第１の論理回路１０の第ｊ出力信号群に含まれる８つのバイナリ信号同士の論理積が出力される。
期待値信号ＥＶが第１の値‘１’に設定される場合において、入力端子ＴＩ０−ｊ〜ＴＩ７−ｊより入力される８つのバイナリ信号が全て期待値信号ＥＶと同じ第１の値‘１’を有していると、これに応じた第ｊ出力信号群のバイナリ信号は全て第１の値‘１’になり、ＡＮＤ回路７−ｊの出力信号は第１の値‘１’になる。そして、この場合、論理反転回路ＮｊからはＡＮＤ回路７−ｊの出力信号と同一値の信号、すなわち第１の値‘１’が出力端子ＴＯｊに出力される。
期待値信号ＥＶが第１の値‘１’を有する場合において、入力端子ＴＩ０−ｊ〜ＴＩ７−ｊより入力される８つのバイナリ信号に期待値信号ＥＶと異なる第２の値‘０’のバイナリ信号が含まれていると、これに応じた第ｊ出力信号群のバイナリ信号に第２の値‘０’のバイナリ信号が含まれるため、ＡＮＤ回路７−ｊの出力信号は第２の値‘０’になる。そして、この場合、論理反転回路ＮｊからはＡＮＤ回路７−ｊの出力信号と同一値の信号、すなわち第２の値‘０’が出力端子ＴＯｊに出力される。
期待値信号ＥＶが第２の値‘０’を有する場合において、入力端子ＴＩ０−ｊ〜ＴＩ７−ｊより入力される８つのバイナリ信号が全て期待値信号ＥＶと同じ第２の値‘０’を有していると、これに応じた第ｊ出力信号群のバイナリ信号は全て第１の値‘１’になり、ＡＮＤ回路７−ｊの出力信号は第１の値‘１’になる。そして、この場合、論理反転回路ＮｊからはＡＮＤ回路７−ｊの出力信号を論理反転させた信号、すなわち第２の値‘０’が出力端子ＴＯｊに出力される。
期待値信号ＥＶが第２の値‘０’を有する場合において、入力端子ＴＩ０−ｊ〜ＴＩ７−ｊより入力される８つのバイナリ信号に期待値信号ＥＶと異なる第１の値‘１’のバイナリ信号が含まれていると、これに応じた第ｊ出力信号群のバイナリ信号に第２の値‘０’のバイナリ信号が含まれるため、ＡＮＤ回路７−ｊの出力信号は第２の値‘０’になる。そして、この場合、論理反転回路ＮｊからはＡＮＤ回路７−ｊの出力信号を論理反転させた信号、すなわち第１の値‘１’が出力端子ＴＯｊに出力される。
以上をまとめると、入力端子ＴＩ０−ｊ〜ＴＩ７−ｊより入力される８つのバイナリ信号が全て期待値信号ＥＶと一致する場合、第２の論理回路１０からは、期待値信号ＥＶと同一値のバイナリ信号が出力端子ＴＯｊに出力される。一方、入力端子ＴＩ０−ｊ〜ＴＩ７−ｊより入力される８つのバイナリ信号の中に期待値信号ＥＶと一致しないものが含まれている場合、第２の論理回路１０からは、期待値信号ＥＶと異なる論理値を持つバイナリ信号が出力端子ＴＯｊに出力される。
この場合、ツリーの終段のＡＮＤ回路７−ｊからは、第１の論理回路１０の第ｊ出力信号群に含まれる８つのバイナリ信号同士の論理積が出力される。
期待値信号ＥＶが第１の値‘１’に設定される場合において、入力端子ＴＩ０−ｊ〜ＴＩ７−ｊより入力される８つのバイナリ信号が全て期待値信号ＥＶと同じ第１の値‘１’を有していると、これに応じた第ｊ出力信号群のバイナリ信号は全て第１の値‘１’になり、ＡＮＤ回路７−ｊの出力信号は第１の値‘１’になる。そして、この場合、論理反転回路ＮｊからはＡＮＤ回路７−ｊの出力信号と同一値の信号、すなわち第１の値‘１’が出力端子ＴＯｊに出力される。
期待値信号ＥＶが第１の値‘１’を有する場合において、入力端子ＴＩ０−ｊ〜ＴＩ７−ｊより入力される８つのバイナリ信号に期待値信号ＥＶと異なる第２の値‘０’のバイナリ信号が含まれていると、これに応じた第ｊ出力信号群のバイナリ信号に第２の値‘０’のバイナリ信号が含まれるため、ＡＮＤ回路７−ｊの出力信号は第２の値‘０’になる。そして、この場合、論理反転回路ＮｊからはＡＮＤ回路７−ｊの出力信号と同一値の信号、すなわち第２の値‘０’が出力端子ＴＯｊに出力される。
期待値信号ＥＶが第２の値‘０’を有する場合において、入力端子ＴＩ０−ｊ〜ＴＩ７−ｊより入力される８つのバイナリ信号が全て期待値信号ＥＶと同じ第２の値‘０’を有していると、これに応じた第ｊ出力信号群のバイナリ信号は全て第１の値‘１’になり、ＡＮＤ回路７−ｊの出力信号は第１の値‘１’になる。そして、この場合、論理反転回路ＮｊからはＡＮＤ回路７−ｊの出力信号を論理反転させた信号、すなわち第２の値‘０’が出力端子ＴＯｊに出力される。
期待値信号ＥＶが第２の値‘０’を有する場合において、入力端子ＴＩ０−ｊ〜ＴＩ７−ｊより入力される８つのバイナリ信号に期待値信号ＥＶと異なる第１の値‘１’のバイナリ信号が含まれていると、これに応じた第ｊ出力信号群のバイナリ信号に第２の値‘０’のバイナリ信号が含まれるため、ＡＮＤ回路７−ｊの出力信号は第２の値‘０’になる。そして、この場合、論理反転回路ＮｊからはＡＮＤ回路７−ｊの出力信号を論理反転させた信号、すなわち第１の値‘１’が出力端子ＴＯｊに出力される。
以上をまとめると、入力端子ＴＩ０−ｊ〜ＴＩ７−ｊより入力される８つのバイナリ信号が全て期待値信号ＥＶと一致する場合、第２の論理回路１０からは、期待値信号ＥＶと同一値のバイナリ信号が出力端子ＴＯｊに出力される。一方、入力端子ＴＩ０−ｊ〜ＴＩ７−ｊより入力される８つのバイナリ信号の中に期待値信号ＥＶと一致しないものが含まれている場合、第２の論理回路１０からは、期待値信号ＥＶと異なる論理値を持つバイナリ信号が出力端子ＴＯｊに出力される。
以上説明したように、本実施形態に係る半導体記憶装置によれば、メモリ部１より出力される複数のバイナリ信号がそれぞれ所定の期待値を有するか否かを検査する動作、ならびに、この複数のバイナリ信号から一部を選択して出力する動作を、共通の信号検査回路５で実行することが可能であり、図１３に示す従来の半導体記憶装置のような各動作用の独立した回路を設ける必要がない。そのため、従来に比べて回路構成を大幅に簡易化することが可能となり、回路面積を縮小することができる。
また、上述した第２の論理回路２０によると、期待値信号ＥＶが第１の値を有する場合、第１の論理回路１０の第ｊ出力信号群に第２の値のバイナリ信号が含まれているときの出力端子ＴＯｊへの出力信号が第２の値に設定され、第ｊ出力信号群に第２の値のバイナリ信号が含まれていないときの出力端子ＴＯｊへの出力信号が第１の値に設定される。また、期待値信号ＥＶが第２の値を有する場合、第ｊ出力信号群に第２の値のバイナリ信号が含まれているときの出力端子ＴＯｊへの出力信号が第１の値に設定され、第ｊ出力信号群に第２の値のバイナリ信号が含まれていないときの出力端子ＴＯｊへの出力信号が第２の値に設定される。
そのため、第２の検査モードにおいて、入力端子ＴＩ０−ｊ〜ＴＩ７−ｊからの入力信号が全て期待値信号ＥＶと一致する場合、期待値信号ＥＶと同じ値を持つバイナリ信号ＤＴｊが出力端子ＴＯｊから出力される。また、入力端子ＴＩ０−ｊ〜ＴＩ７−ｊからの入力信号の中に期待値信号ＥＶと一致しない信号が含まれている場合、期待値信号ＥＶと異なる値を持つバイナリ信号ＤＴｊが出力端子ＴＯｊから出力される。
従って、期待値信号ＥＶの生成と出力信号ＤＴｊの解析を行うＬＳＩテスター等の外部検査装置において、出力端子ＴＯｊの出力信号ＤＴｊが期待値信号ＥＶと一致するか否かを調べる簡単な処理によって、入力端子ＴＩ０−ｊ〜ＴＩ７−ｊからの入力信号に期待値信号ＥＶと一致しないものが含まれているか否かを把握することが可能になり、外部検査装置の処理を簡易化することができる。
そのため、第２の検査モードにおいて、入力端子ＴＩ０−ｊ〜ＴＩ７−ｊからの入力信号が全て期待値信号ＥＶと一致する場合、期待値信号ＥＶと同じ値を持つバイナリ信号ＤＴｊが出力端子ＴＯｊから出力される。また、入力端子ＴＩ０−ｊ〜ＴＩ７−ｊからの入力信号の中に期待値信号ＥＶと一致しない信号が含まれている場合、期待値信号ＥＶと異なる値を持つバイナリ信号ＤＴｊが出力端子ＴＯｊから出力される。
従って、期待値信号ＥＶの生成と出力信号ＤＴｊの解析を行うＬＳＩテスター等の外部検査装置において、出力端子ＴＯｊの出力信号ＤＴｊが期待値信号ＥＶと一致するか否かを調べる簡単な処理によって、入力端子ＴＩ０−ｊ〜ＴＩ７−ｊからの入力信号に期待値信号ＥＶと一致しないものが含まれているか否かを把握することが可能になり、外部検査装置の処理を簡易化することができる。
＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。
次に、本発明の第２の実施形態について説明する。
上述した第１の実施形態に係る半導体記憶装置では、第２の検査モードにおいて、メモリ部から入力される複数のバイナリ信号と共通の期待値信号とが比較され、その比較結果に基づいて検査結果の信号が生成される。
これに対し、本実施形態に係る半導体記憶装置では、メモリ部から入力される複数のバイナリ信号のそれぞれについて、もしくは当該バイナリ信号の幾つかのグループごとに、独立した期待値信号との比較が行われ、その比較結果に基づいて検査結果の信号が生成される。
これに対し、本実施形態に係る半導体記憶装置では、メモリ部から入力される複数のバイナリ信号のそれぞれについて、もしくは当該バイナリ信号の幾つかのグループごとに、独立した期待値信号との比較が行われ、その比較結果に基づいて検査結果の信号が生成される。
ここでは、図１および図２に示す回路と同様の構成を有する場合を例に挙げて、本実施形態に係る半導体記憶装置を説明する。
図７は、本実施形態に係る論理回路ＰＦｉ−ｊの構成例を示す図であり、図８は、第１の論理回路２０の一部（論理回路ＰＦ０−０〜ＰＦ０−７）を抜き出して示した図である。
また、図９は、本実施形態に係る論理反転回路Ｎｊの構成例を示す図であり、図１０は、第２の論理回路の一部（論理反転回路Ｎ０〜Ｎ７）を抜き出して示した図である。
図７は、本実施形態に係る論理回路ＰＦｉ−ｊの構成例を示す図であり、図８は、第１の論理回路２０の一部（論理回路ＰＦ０−０〜ＰＦ０−７）を抜き出して示した図である。
また、図９は、本実施形態に係る論理反転回路Ｎｊの構成例を示す図であり、図１０は、第２の論理回路の一部（論理反転回路Ｎ０〜Ｎ７）を抜き出して示した図である。
図７および図８に示すように、論理回路ＰＦｉ−ｊには期待値信号ＥＶｊが入力される。また、図９および図１０に示すように、論理反転回路Ｎｊには、期待値信号ＥＶｊが入力される。つまり、図７〜図１０の例では、出力端子ＴＯ０〜ＴＯ７のそれぞれについて独立した期待値信号ＥＶ０〜ＥＶ７が設定される。
出力端子ＴＯｊに対応付けられた８つの入力端子ＴＩ０−ｊ〜ＴＩ７−ｊにおいて入力される８つのバイナリ信号が全て期待値信号ＥＶｊと一致する場合、論理反転回路Ｎｊでは期待値信号ＥＶｊと同一論理値のバイナリ信号が生成され、この８つのバイナリ信号の中に期待値信号ＥＶｊと異なる信号が含まれる場合、論理反転回路Ｎｊでは期待値信号ＥＶｊを論理反転させた信号が生成される。
このように、本実施形態によれば、メモリ部から入力される複数のバイナリ信号（Ｄ０〜Ｄ６３）のそれぞれについて、もしくは当該バイナリ信号の幾つかのグループごとに、独立した期待値信号との比較が行われ、その比較結果に基づい検査結果の信号が生成されるため、全バイナリ信号を同一の期待値信号と比較する場合に比べて、より多様な条件で信号の検査を行うことができる。これにより、検査内容のバリエーションを増やすことが可能になり、検査の質を高めることができる。
また、本実施形態によれば、同一の出力端子に対応付けられた入力端子群より入力されるバイナリ信号のグループごとに共通の期待値信号と比較が行われるため、ある出力端子より出力される検査結果の信号を調べることにより、その出力端子に対応する入力バイナリ信号のグループ中に期待値信号と一致しないものが含まれているか否かを容易に検査することが可能になる。
＜第３の実施形態＞
次に、本発明の第３の実施形態について説明する。
次に、本発明の第３の実施形態について説明する。
先の２つの実施形態において例示した半導体記憶装置の第２の論理回路２０では、第１の論理回路１０の第ｊ出力信号群の中に第２の値を持つバイナリ信号が含まれている場合に所定の値を持ち、第２の値を持つバイナリ信号が１つも含まれていない場合には当該所定の値を論理反転した値を持つバイナリ信号が生成される。そして、期待値信号ＥＶ（もしくは期待値信号ＥＶｊ）が第１の値を持つ場合、この所定の値が第２の値に設定され、期待値信号ＥＶ（もしくは期待値信号ＥＶｊ）が第２の値を持つ場合、所定の値が第１の値に設定される。
その結果、メモリ部１から入力されるバイナリ信号の中に期待値と異なる値を持つ信号が含まれている場合、第２の論理回路２０では、期待値と反対の値を持つバイナリ信号が生成される。
その結果、メモリ部１から入力されるバイナリ信号の中に期待値と異なる値を持つ信号が含まれている場合、第２の論理回路２０では、期待値と反対の値を持つバイナリ信号が生成される。
一方、本実施形態に係る半導体記憶装置における第２の論理回路には、検査結果の出力様式が異なる２つの出力モードが設けられている。
第１の出力モードでは、先の実施形態と同様に、期待値信号が第１の値を持つ場合、上記所定の値が第２の値に設定され、期待値信号が第２の値を持つ場合、上記所定の値が第１の値に設定される。これにより、メモリ部から入力されるバイナリ信号の中に期待値と異なる値を持つ信号が含まれている場合、第２の論理回路において、期待値と反対の値を持つバイナリ信号が生成される。
第２の出力モードでは、上記所定の値が期待値に関わらず常に同一の値に設定される。これにより、メモリ部から入力されるバイナリ信号の中に期待値と異なる値を持つ信号が含まれている場合、第２の論理回路においては、期待値に関わらずある一定の値を持ったバイナリ信号が生成される。
第１の出力モードでは、先の実施形態と同様に、期待値信号が第１の値を持つ場合、上記所定の値が第２の値に設定され、期待値信号が第２の値を持つ場合、上記所定の値が第１の値に設定される。これにより、メモリ部から入力されるバイナリ信号の中に期待値と異なる値を持つ信号が含まれている場合、第２の論理回路において、期待値と反対の値を持つバイナリ信号が生成される。
第２の出力モードでは、上記所定の値が期待値に関わらず常に同一の値に設定される。これにより、メモリ部から入力されるバイナリ信号の中に期待値と異なる値を持つ信号が含まれている場合、第２の論理回路においては、期待値に関わらずある一定の値を持ったバイナリ信号が生成される。
図１１は、本実施形態に係る論理反転回路ＮＡｊの構成例を示す図であり、図１２は論理反転回路ＮＡ０〜ＮＡ７の構成例を示す図である。
ここで一例として説明する本実施形態に係る半導体記憶装置は、先に例示した第２の実施形態に係る半導体記憶装置における論理反転回路Ｎ０〜Ｎ７を、図１１に示す論理反転回路ＮＡ０〜ＮＡ７に置き換えたものである。他の構成について、両者の構成は同じである。
ここで一例として説明する本実施形態に係る半導体記憶装置は、先に例示した第２の実施形態に係る半導体記憶装置における論理反転回路Ｎ０〜Ｎ７を、図１１に示す論理反転回路ＮＡ０〜ＮＡ７に置き換えたものである。他の構成について、両者の構成は同じである。
図１１に示すように、論理反転回路ＮＡｊは、論理反転回路Ｎｊと同様の構成に加えて、セレクタＳＬ２を有する。
セレクタＳＬ２は、出力モード選択信号ＭＳが値‘１’の場合（すなわち第１の出力モードの場合）、期待値信号ＥＶｊを選択してセレクタＳＬ１に出力する。この場合、図１１に示す回路は図９に示す回路と等価になるため、論理反転回路ＮＡｊは論理反転回路Ｎｊと同様に動作する。そのため、第２の検査モードにおいてメモリ部から入力されるバイナリ信号の中に期待値と異なる値を持つ信号が含まれている場合、第２の論理回路においては、期待値と反対の値を持つバイナリ信号が生成される。
セレクタＳＬ２は、出力モード選択信号ＭＳが値‘１’の場合（すなわち第１の出力モードの場合）、期待値信号ＥＶｊを選択してセレクタＳＬ１に出力する。この場合、図１１に示す回路は図９に示す回路と等価になるため、論理反転回路ＮＡｊは論理反転回路Ｎｊと同様に動作する。そのため、第２の検査モードにおいてメモリ部から入力されるバイナリ信号の中に期待値と異なる値を持つ信号が含まれている場合、第２の論理回路においては、期待値と反対の値を持つバイナリ信号が生成される。
一方、セレクタＳＬ２は、出力モード選択信号ＭＳが値‘１’の場合（すなわち第２の出力モードの場合）、値‘１’を選択してセレクタＳＬ１に出力する。この場合、論理反転回路ＮＡｊは、ＡＮＤ回路Ａ７−ｊの出力信号をそのまま出力端子ＴＯｊに出力する。これにより、第２の検査モードにおいてメモリ部から入力されるバイナリ信号の中に期待値と異なる値を持つ信号が含まれている場合、第２の論理回路においては、第２の値（図２の構成例では値‘０’）を持つバイナリ信号が生成される。
このように、本実施形態によれば、第２の検査モードにおいてメモリ部から入力されるバイナリ信号の中に期待値と異なる値を持つ信号が含まれている場合、第２の論理回路において期待値と反対の値を持つバイナリ信号を生成するか、または、特定の論理値を持つバイナリ信号を生成するかを、任意に選択することができる。これにより、外部の検査装置の仕様に合わせて検査結果の信号様式を柔軟に設定することが可能になる。
なお、本実施形態において、第１の検査モード時には、例えば、２つの出力モードのうち第２の出力モードを選択するようにしても良い。すなわち図１１の例において、出力モード選択信号ＭＳを値‘０’に設定し、ＡＮＤ回路Ａ７−ｊの出力信号をそのまま出力端子ＴＯｊに出力させても良い。これにより、第１の検査モード時には、８つの入力端子群（第０入力端子群〜第７入力端子群）のうち選択された入力端子群において入力される信号と同一論理値の信号が、出力端子ＴＯ０〜ＴＯ７より出力される。
また、上述の例では、第２の出力モードにおいてセレクタＳＬ１に値‘１’を入力しているが、これを値‘０’に変更しても良い。
この場合、第２の検査モードにおいてメモリ部から入力されるバイナリ信号の中に期待値と異なる値を持つ信号が含まれていると、第２の論理回路においては、第１の値（すなわち値‘１’）を持つバイナリ信号が生成される。
また、この場合、第１の検査モードでは、８つの入力端子群（第０入力端子群〜第７入力端子群）のうち選択された入力端子群において入力される信号をそれぞれ論理反転させた信号が、出力端子ＴＯ０〜ＴＯ７より出力される。
この場合、第２の検査モードにおいてメモリ部から入力されるバイナリ信号の中に期待値と異なる値を持つ信号が含まれていると、第２の論理回路においては、第１の値（すなわち値‘１’）を持つバイナリ信号が生成される。
また、この場合、第１の検査モードでは、８つの入力端子群（第０入力端子群〜第７入力端子群）のうち選択された入力端子群において入力される信号をそれぞれ論理反転させた信号が、出力端子ＴＯ０〜ＴＯ７より出力される。
以上、本発明の幾つかの実施形態について詳細に説明したが、本発明は上記の形態にのみ限定されるものではなく、種々のバリエーションを含んでいる。
例えば、上述の実施形態において挙げた具体的数値（信号検査回路に入力される信号のビット長、信号検査回路から出力される信号のビット長、論理回路に入出力される信号の論理値など）は何れも説明上の一例であり、これらの数値は他の任意の値に変更可能である。
図２〜図１２で示している第１の論理回路１０や第２の論理回路２０の回路構成も一例であり、同様な論理機能を有する他の回路に変更可能である。
例えば、図５のインバータＩＶ３，ＩＶ４は、論理回路ＰＦｉ−ｊにそれぞれ設けても良いし、複数の論理回路ＰＦｉ−ｊの間で共有しても良い。
例えば、図５のインバータＩＶ３，ＩＶ４は、論理回路ＰＦｉ−ｊにそれぞれ設けても良いし、複数の論理回路ＰＦｉ−ｊの間で共有しても良い。
上述の実施形態では、第２の論理回路の出力信号の値を期待値に応じて論理反転するために論理反転回路を設けているが、本発明はこれに限定されない。例えば、第２の論理回路から論理反転回路を省略しても良い。これにより、第２の検査モードにおいてメモリ部から入力されるバイナリ信号の中に期待値と異なる値を持つ信号が含まれている場合、第２の論理回路においては、所定の値（例えば第２の値）を持つバイナリ信号が生成される。
上述の実施形態ではメモリ部より出力される複数ビットのバイナリ信号を検査する信号検査回路の例が示されているが、これに限らず、他の種々の装置から出力される複数ビットのバイナリ信号を検査する信号検査回路にも本発明は広く適用可能である。
１…メモリ部、２…デコード部、３…入出力部、４…制御回路、５…信号検査回路、１０…第１の論理回路、２０…第２の論理回路、ＴＩ０−０〜ＴＩ０−７，ＴＩ１−０〜ＴＩ１−７，ＴＩ２−０〜ＴＩ２−７，ＴＩ３−０〜ＴＩ３−７，ＴＩ４−０〜ＴＩ４−７，ＴＩ５−０〜ＴＩ５−７，ＴＩ６−０〜ＴＩ６−７，ＴＩ７−０〜ＴＩ７−７…入力端子、ＰＦ０−０〜ＰＦ０−７，ＰＦ１−０〜ＰＦ１−７，ＰＦ２−０〜ＰＦ２−７，ＰＦ３−０〜ＰＦ３−７，ＰＦ４−０〜ＰＦ４−７，ＰＦ５−０〜ＰＦ５−７，ＰＦ６−０〜ＰＦ６−７，ＰＦ７−０〜ＰＦ７−７…論理回路、Ａ１−０〜Ａ１−７，Ａ２−０〜Ａ２−７，Ａ３−０〜Ａ３−７，Ａ４−０〜Ａ４−７，Ａ５−０〜Ａ５−７，Ａ６−０〜Ａ６−７，Ａ７−０〜Ａ７−７…ＡＮＤ回路、Ｎ０〜Ｎ７…論理反転回路、ＴＯ０〜ＴＯ７…出力端子。
Claims (8)
- ｎ個（ｎは１より大きい任意の整数を示す）の出力端子を有し、第１の検査モードにおいて、入力される複数のバイナリ信号から一部のバイナリ信号を選択して上記ｎ個の出力端子より出力し、第２の検査モードにおいて、上記入力されるバイナリ信号が所定の期待値を有するか否かの検査結果を上記ｎ個の出力端子より出力する信号検査回路であって、
上記ｎ個の出力端子に対応付けられたｎ個の入力端子をそれぞれ含むｍ個（ｍは１より大きい任意の整数を示す）の入力端子群と、
上記第１の検査モードにおいて、上記ｍ個の入力端子群のうち選択した１つの入力端子群より入力されるバイナリ信号を同一値のまま、もしくは論理反転して出力し、残りの入力端子群より入力されるバイナリ信号を第１の値を持つバイナリ信号に変換して出力し、上記第２の検査モードにおいて、上記ｍ個の入力端子群より入力されるバイナリ信号のうち、上記期待値と一致するバイナリ信号を上記第１の値を持つバイナリ信号に変換して出力し、上記期待値と一致しないバイナリ信号を第２の値を持つバイナリ信号に変換して出力する第１の論理回路と、
異なる入力端子群に属するとともに同一の出力端子に対応付けられたｍ個の入力端子より入力されるｍ個のバイナリ信号に応じて上記第１の論理回路から出力されるｍ個のバイナリ信号の中に、上記第２の値を持つバイナリ信号が含まれている場合は所定の値を持ち、上記第２の値を持つバイナリ信号が含まれていない場合には当該所定の値を論理反転した値を持つバイナリ信号を、上記ｎ個の出力端子のそれぞれについて生成する第２の論理回路と、
を有する信号検査回路。 - 上記第２の論理回路は、上記期待値が上記第１の値の場合に上記所定の値を上記第２の値に設定し、上記期待値が上記第２の値の場合に上記所定の値を上記第１の値に設定する、
請求項１に記載の信号検査回路。 - 上記第２の論理回路は、第１の出力モードにおいて、上記期待値が上記第１の値の場合に上記所定の値を上記第２の値に設定し、上記期待値が上記第２の値の場合に上記所定の値を上記第１の値に設定し、第２の出力モードにおいて、上記期待値に関わらず上記所定の値を同一の値に設定する、
請求項１に記載の信号検査回路。 - 上記第１の論理回路は、上記入力端子群ごとに、当該入力端子群が上記第１の検査モードにおいて選択されない場合に上記第２の値、選択される場合に上記第１の値を持ち、上記第２の検査モードにおいては上記第１の値を持つ制御信号をそれぞれ入力し、上記入力端子ごとに、当該入力端子から入力されるバイナリ信号と上記期待値を持つバイナリ信号とが一致するか、もしくは、当該入力端子の属する入力端子群に対応して入力される上記制御信号が上記第２の値を持つ場合に上記第１の値を持ち、当該入力端子から入力されるバイナリ信号と上記期待値を持つバイナリ信号とが一致せず、かつ、当該入力端子の属する入力端子群に対応して入力される上記制御信号が上記第１の値を持つ場合に上記第２の値を持つバイナリ信号をそれぞれ出力し、
上記第２の論理回路は、異なる入力端子群に属するとともに同一の出力端子に対応付けられたｍ個の入力端子より入力されるｍ個のバイナリ信号に応じて上記第１の論理回路から出力されるｍ個のバイナリ信号の中に、上記第２の値を持つバイナリ信号が含まれている場合は上記第２の値を持ち、上記第２の値を持つバイナリ信号が含まれていない場合には上記第１の値を持つバイナリ信号を、上記ｎ個の出力端子のそれぞれについて生成する、
請求項１に記載の信号検査回路。 - 上記第１の論理回路は、上記入力端子群ごとに、当該入力端子群が上記第１の検査モードにおいて選択されない場合に論理値０、選択される場合に論理値１を持ち、上記第２の検査モードにおいて論理値１を持つ制御信号をそれぞれ入力し、上記入力端子ごとに、当該入力端子から入力されるバイナリ信号と上記期待値を持つバイナリ信号との排他的反転論理和と、当該入力端子の属する入力端子群に対応して入力される上記制御信号の論理反転信号と、の論理和を演算した結果に相当するバイナリ信号をそれぞれ出力し
上記第２の論理回路は、異なる入力端子群に属するとともに同一の出力端子に対応付けられたｍ個の入力端子より入力されるｍ個のバイナリ信号に応じて上記第１の論理回路から出力されるｍ個のバイナリ信号の論理積に相当するバイナリ信号を、上記ｎ個の出力端子のそれぞれについて生成する、
請求項１に記載の信号検査回路。 - メモリ部と、
ｎ個（ｎは１より大きい任意の整数を示す）の出力端子を有し、第１の検査モードにおいて、上記メモリ部から出力される複数ビットのバイナリ信号から一部を選択して上記ｎ個の出力端子より出力し、第２の検査モードにおいて、上記メモリ部から出力されるバイナリ信号が所定の期待値を有するか否かの検査結果を上記ｎ個の出力端子より出力する信号検査回路と、
を有し、
上記信号検査回路は、
上記ｎ個の出力端子に対応付けられたｎ個の入力端子をそれぞれ含むｍ個（ｍは１より大きい任意の整数を示す）の入力端子群であって、上記メモリ部から出力されるバイナリ信号を入力する入力端子群と、
上記第１の検査モードにおいて、上記ｍ個の入力端子群のうち選択した１つの入力端子群より入力されるバイナリ信号を同一値のまま、もしくは論理反転して出力し、残りの入力端子群より入力されるバイナリ信号を第１の値を持つバイナリ信号に変換して出力し、上記第２の検査モードにおいて、上記ｍ個の入力端子群より入力されるバイナリ信号のうち、上記期待値と一致するバイナリ信号を上記第１の値を持つバイナリ信号に変換して出力し、上記期待値と一致しないバイナリ信号を第２の値を持つバイナリ信号に変換して出力する第１の論理回路と、
異なる入力端子群に属するとともに同一の出力端子に対応付けられたｍ個の入力端子より入力されるｍ個のバイナリ信号に応じて上記第１の論理回路から出力されるｍ個のバイナリ信号の中に、上記第２の値を持つバイナリ信号が含まれている場合は所定の値を持ち、上記第２の値を持つバイナリ信号が含まれていない場合には当該所定の値を論理反転した値を持つバイナリ信号を、上記ｎ個の出力端子のそれぞれについて生成する第２の論理回路と、
を有する、
半導体記憶装置。 - 上記第２の論理回路は、上記期待値が上記第１の値の場合に上記所定の値を上記第２の値に設定し、上記期待値が上記第２の値の場合に上記所定の値を上記第１の値に設定する、
請求項６に記載の半導体記憶装置。 - 上記第２の論理回路は、第１の出力モードにおいて、上記期待値が上記第１の値の場合に上記所定の値を上記第２の値に設定し、上記期待値が上記第２の値の場合に上記所定の値を上記第１の値に設定し、第２の出力モードにおいて、上記期待値に関わらず上記所定の値を同一の値に設定する、
請求項６に記載の半導体記憶装置。
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