KR100687042B1

KR100687042B1 - 안티퓨즈 회로 및 안티퓨즈 방법

Info

Publication number: KR100687042B1
Application number: KR1020050045974A
Authority: KR
Inventors: 김남종; 민영선
Original assignee: 삼성전자주식회사
Priority date: 2005-05-31
Filing date: 2005-05-31
Publication date: 2007-02-26
Also published as: US20060268646A1; US7317651B2; KR20060124186A

Abstract

안티퓨즈 회로 및 안티퓨즈 방법이 개시되어 있다. 안티퓨즈 회로는 안티퓨즈, 풀업 트랜지스터, 풀다운 트랜지스터, 전압레벨 검출기, 및 풀다운 제어회로를 구비한다. 안티퓨즈는 프로그램 전압이 인가되는 제 1 단자를 가진다. 풀업 트랜지스터는 안티퓨즈의 제 2 단자와 제 1 노드 사이에 연결되어 있고 안티퓨즈가 프로그래밍 되었을 때, 상기 제 1 노드를 프로그램 전압에 연결한다. 풀다운 트랜지스터는 풀다운 제어신호에 응답하여 제 1 노드를 저전원전압에 연결시킨다. 전압레벨 검출기는 검출 기준전압과 제 1 노드의 전압을 비교하고 검출 출력신호를 발생시킨다. 풀다운 제어회로는 퓨즈 입력신호와 검출 출력신호에 대해 논리곱 연산을 수행하고 풀다운 제어신호를 발생시킨다. 따라서, 안티퓨즈 회로는 반도체 소자의 신뢰도를 떨어뜨리지 않고, 프로그래밍 시간을 단축할 수 있다.

Description

안티퓨즈 회로 및 안티퓨즈 방법{ANTI-FUSE CIRCUIT AND METHOD OF ANTI-FUSING}

도 1은 본 발명의 제 1 실시예에 따른 안티퓨즈 회로를 나타내는 도면이다.

도 2는 도 1의 안티퓨즈 회로 내에 있는 전압레벨 검출기의 하나의 예를 나타내는 회로도이다.

도 3은 도 1의 안티퓨즈 회로에 사용되는 퓨즈 입력신호(FUSIO) 발생회로의 하나의 예를 나타내는 회로도이다.

도 4는 본 발명의 제 2 실시예에 따른 안티퓨즈 회로를 나타내는 도면이다.

도 5는 안티퓨즈 프로그램이 진행 중일 때의 도 4의 안티퓨즈 회로에 대한 타이밍도이다.

도 6은 안티퓨즈 프로그램이 마친 후의 도 4의 안티퓨즈 회로에 대한 타이밍도이다.

도 7은 도 1 또는 도 4에 도시된 본 발명의 실시예에 따른 안티퓨즈 회로를 복수 구비한 워드라인 구동회로를 나타내는 회로도이다.

* 도면의 주요부분에 대한 부호의 설명 *

2, 112 : 전압레벨 검출기

7, 117 : 풀다운 제어회로

8 : 출력버퍼

9, 119 : 안티퓨즈

110 : 안티퓨징부

120 : 디커플링 회로

130 : 래치회로

본 발명은 안티퓨즈 회로 및 그것을 구비한 반도체 메모리 장치의 워드라인 구동회로에 관한 것이다.

반도체 메모리 장치 내에 있는 수많은 메모리 셀 중에서 한 개라도 결함이 있으면, 반도체 메모리 장치는 원하는 기능을 제대로 수행하지 못하고 불량품으로 처리된다. 그런데, 소수의 메모리 셀에 결함이 발생한 경우 반도체 메모리 장치를 불량품으로 처리하는 것은 수율 면에서 비효율적이다. 따라서, 현재는 반도체 메모리 장치 내에 예비 메모리 셀(redundancy memory cell)을 구비하고, 메모리 장치 내에 있는 메모리 셀들 중 결함이 있는 셀이 발생했을 때 이들 결함 메모리 셀들을 예비 메모리 셀들로 대체하여 반도체 메모리 장치를 양품으로 처리하고 있다. 따라서, 수율의 향상을 이룰 수 있다. 예비 메모리 셀을 이용한 메모리 장치의 리페어(repair) 작업은 불량 메모리 셀을 로우/칼럼 단위로 예비 메모리 셀로 치환하는 것이다. 웨이퍼 가공이 끝난 후 테스트를 통해 불량 메모리 셀이 발견되면, 그에 해당하는 어드레스를 예비 메모리 셀의 어드레스 신호로 바꾸어주는 작업이 수행된다. 따라서, 실제 불량 라인에 대응하는 어드레스 신호가 입력되면, 이 어드레스 신호는 불량 라인 대신에 예비 라인으로 입력된다.

이러한 불량 메모리 셀의 리페어 작업을 수행하기 위해서 안티퓨즈 회로가 사용되고 있다.

본 발명의 목적은 회로를 구성하는 반도체 소자의 신뢰도를 떨어뜨리지 않고, 프로그래밍 시간을 단축할 수 있는 안티퓨즈 회로를 제공하는 것이다.

본 발명의 다른 목적은 반도체 소자의 신뢰도를 떨어뜨리지 않고, 프로그래밍 시간을 단축할 수 있는 안티퓨즈 회로를 구비한 워드라인 구동회로를 제공하는 것이다.

본 발명의 또 다른 목적은 회로를 구성하는 반도체 소자의 신뢰도를 떨어뜨리지 않고, 프로그래밍 시간을 단축할 수 있는 안티퓨징 방법을 제공하는 것이다.

상기 목적을 달성하기 위하여 본 발명의 제 1 실시형태에 따른 안티퓨즈 회로는 안티퓨즈, 풀업 트랜지스터, 풀다운 트랜지스터, 전압레벨 검출기, 풀다운 제어회로, 및 출력버퍼를 구비한다.

안티퓨즈는 프로그램 전압이 인가되는 제 1 단자를 가진다. 풀업 트랜지스터는 상기 안티퓨즈의 제 2 단자와 제 1 노드 사이에 연결되어 있고 상기 안티퓨즈가 프로그래밍 되었을 때, 상기 제 1 노드를 상기 프로그램 전압에 연결한다. 풀다운 트랜지스터는 풀다운 제어신호에 응답하여 상기 제 1 노드를 저전원전압에 연결시킨다. 전압레벨 검출기는 검출 기준전압과 상기 제 1 노드의 전압을 비교하고 검출 출력신호를 발생시킨다. 풀다운 제어회로는 퓨즈 입력신호와 상기 검출 출력신호에 기초하여 상기 풀다운 제어신호를 발생시킨다. 출력버퍼는 상기 제 1 노드의 신호를 버퍼링하여 퓨즈 출력신호를 출력한다.

상기 검출 기준전압은 회로 외부에서 인가되는 전압일 수 있다. 상기 검출 출력신호는 상기 제 1 노드의 전압이 상기 검출 기준전압보다 클 때 제 1 전압 레벨을 갖고 상기 제 1 노드의 전압이 상기 검출 기준전압보다 작을 때 제 2 전압 레벨을 가질 수 있다.

본 발명의 제 2 실시형태에 따른 안티퓨즈 회로는 안티퓨즈, 풀업 트랜지스터, 풀다운 트랜지스터, 전압레벨 검출기, 풀다운 제어회로, 디커플링 회로, 및 래치회로를 구비한다.

디커플링 회로는 상기 제 1 노드와 제 2 노드 사이에 연결되어 있고 상기 안티퓨즈가 프로그램되는 동안 상기 제 2 노드를 상기 제 1 노드로부터 전기적으로 분리시키고, 상기 안티퓨즈가 프로그램되는 동안이 아닌 때에는 상기 제 2 노드를 상기 제 1 노드와 연결한다. 래치회로는 상기 제 2 노드의 신호를 래치하고 퓨즈 출력신호를 발생시켜 퓨즈 출력단자에 제공한다.

상기 디커플링 회로는 상기 안티퓨즈가 프로그램되는 동안 오프 상태를 유지하고 상기 안티퓨즈의 프로그램이 완료된 후에는 온 상태를 유지하는 스위치일 수 있다. 상기 래치회로는 파워-업 신호(VCCH)가 완전히 로직 "하이" 상태로 셋업되기 전에 상기 래치회로의 출력신호를 로직 "로우" 상태로 유지한다.

본 발명의 제 1 실시형태에 따른 안티퓨즈 방법은 안티퓨즈에 프로그램 전압을 인가하는 단계; 상기 안티퓨즈가 프로그래밍 되었을 때, 제 1 노드를 상기 프로 그램 전압에 연결하는 단계; 풀다운 제어신호에 응답하여 상기 제 1 노드를 저전원전압에 연결하는 단계; 검출 기준전압과 상기 제 1 노드의 전압을 비교하고 검출 출력신호를 발생시키는 단계; 및 퓨즈 입력신호와 상기 검출 출력신호에 기초하여 상기 풀다운 제어신호를 발생시키는 단계를 포함한다.

본 발명의 제 2 실시형태에 따른 안티퓨즈 방법은 상기 제 1 실시형태에 따른 안티퓨즈 방법에 제 2 노드의 신호를 래치하고 퓨즈 출력신호를 발생시켜 퓨즈 출력단자에 제공하는 단계, 상기 안티퓨즈가 프로그램되는 동안이 아닌 때에는 상기 제 2 노드를 상기 제 1 노드와 연결하는 단계, 및 상기 안티퓨즈가 프로그램되는 동안 상기 제 2 노드를 상기 제 1 노드로부터 전기적으로 분리시키는 단계를 더 포함한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.

도 1은 본 발명의 제 1 실시예에 따른 안티퓨즈 회로를 나타내는 도면이다. 도 1을 참조하면, 안티퓨즈 회로(10)는 안티퓨즈(9), 풀업 트랜지스터(MN1), 풀다운 트랜지스터(MN2), 전압레벨 검출기(2), 풀다운 제어회로(7), 및 출력버퍼(8)를 구비한다. 출력버퍼(8)는 노드(N1)의 전압을 반전시키는 인버터로 구현될 수 있다.

안티퓨즈(9)는 프로그램 전압(VPG)이 인가되는 제 1 단자를 가진다. 풀업 트랜지스터(MN1)는 안티퓨즈(9)의 제 2 단자와 노드(N1) 사이에 연결되어 있고, 안티퓨즈(9)가 프로그래밍 되었을 때, 노드(N1)를 프로그램 전압(VPG)에 연결한다. 풀다운 트랜지스터(MN2)는 풀다운 제어신호(PDC)에 응답하여 노드(N1)를 접지전압(GND)에 연결한다. 전압레벨 검출기(2)는 검출 기준전압(VDET)과 노드(N1)의 전압(VA)을 비교하고 검출 출력신호(DETO)를 발생시킨다. 검출 출력신호(DETO)는 노드(N1)의 전압(VA)이 검출 기준전압(VDET)보다 클 때 로직 "로우"인 전압 레벨을 갖고 노드(N1)의 전압(VA)이 검출 기준전압(VDET)보다 작을 때 로직 "하이"인 전압 레벨을 가질 수 있다. 풀다운 제어회로(7)는 퓨즈 입력신호(FUSI0)와 검출 출력신호(DETO)에 대해 논리곱 연산을 수행하고 풀다운 제어신호(PDC)를 발생시킨다. 퓨즈 출력신호(FUSO0)는 노드(N1)의 전압(VA)이 출력버퍼(8)인 인버터에 의해 반전된 신호이다.

도 2는 도 1의 안티퓨즈 회로 내에 있는 전압레벨 검출기(2)의 하나의 예를 나타내는 회로도이다. 도 2를 참조하면, 전압레벨 검출기(2)는 제 1 PMOS 트랜지스터(MP1), 제 2 PMOS 트랜지스터(MP2), 제 1 NMOS 트랜지스터(MN3), 제 2 NMOS 트랜지스터(MN4), 및 제 3 NMOS 트랜지스터(MN5)를 구비한다.

제 1 PMOS 트랜지스터(MP1)는 전원전압(VDD)에 연결되어 있는 소스를 가진다. 제 2 PMOS 트랜지스터(MP2)는 전원전압(VDD)에 연결되어 있는 소스와 제 1 PMOS 트랜지스터(MP1)의 게이트에 연결되어 있는 게이트를 가진다. 제 1 NMOS 트랜지스터(MN3)는 제 1 PMOS 트랜지스터(MP1)의 드레인과 게이트에 공통 연결되어 있는 드레인과 검출 기준전압(VDET)이 인가되는 게이트를 가진다. 제 2 NMOS 트랜지스터(MN4)는 제 2 PMOS 트랜지스터(MP2)의 드레인에 연결되어 검출 출력신호(DETO)를 출력하는 드레인과 노드(N1)의 전압(도 1의 VA)이 인가되는 게이트를 가진다. 제 3 NMOS 트랜지스터(MN5)는 제 1 NMOS 트랜지스터(MN3)의 소스와 제 2 NMOS 트랜지스터(MN4)의 소스에 공통 연결되어 있는 드레인과 검출 인에이블 신호(DETE)가 인가되는 게이트와 접지전압(GND)에 연결되어 있는 소스를 가진다.

도 2의 전압레벨 검출기(2)의 동작은 다음과 같다.

검출 출력신호(DETO)는 노드(N1)의 전압(VA)이 검출 기준전압(VDET)보다 클 때 로직 "로우"인 전압 레벨을 갖고 노드(N1)의 전압(VA)이 검출 기준전압(VDET)보다 작을 때 로직 "하이"인 전압 레벨을 가진다. 검출 인에이블 신호(DETE)는 안티퓨즈가 동작할 때는 항상 인에이블 상태에 있다.

도 3은 도 1의 안티퓨즈 회로에 사용되는 퓨즈 입력신호(FUSIO) 발생회로의 하나의 예를 나타내는 회로도이다. 도 3을 참조하면, 안티퓨즈 입력신호 발생회로는 모드 레지스터 셋 신호(TMRS)와 어드레스 신호의 한 개의 비트(ADDR0)에 대해 비논리곱 연산을 수행하는 NAND 게이트(NAND1), 및 NAND 게이트(NAND1)의 출력신호를 반전시키는 인버터(INV1)를 구비한다.

이하, 도 1 내지 도3을 참조하여 본 발명의 하나의 실시예에 따른 안티퓨즈 회로의 동작에 대해 설명한다.

안티퓨즈(9)는 프로그램하기 전에는 커패시터 형태의 구조를 가지며 오픈회로의 기능을 한다. 프로그램이 끝나면, 안티퓨즈(9)는 녹아서(blown) 낮은 저항 값을 갖는 저항으로서 동작한다. 전압레벨 검출기(2)의 입력인 검출 기준전압(VDET)은 집적회로의 외부에서 입력되는 신호이다. 따라서, 검출 기준전압(VDET)은 필요에 따라서 조절이 가능하다. 도 3에 도시된 바와 같이, 퓨즈 입력신호(FUSIO)는 모드 레지스터 셋(TMRS) 신호와 어드레스 신호의 하나의 비트를 논리곱 연산하여 생성된다. 풀업 트랜지스터(MN1)는 게이트에 전원전압(VDD)이 인가되어 있어 항상 온 상태에 있다. 퓨즈 입력신호(FUSIO)가 로직 "하이" 상태로 되면 풀다운 제어신호(PDC)가 로직 "하이" 상태로 되어 풀다운 트랜지스터(MN2)가 턴온되고 노드(N1)는 접지전압(GND)에 연결된다. 이 때, 안티퓨즈(9)가 프로그램될 정도로 높은 프로그램 전압(VPG)이 안티퓨즈(9)의 한 단자에 인가되면, 안티퓨즈(9)의 양단에는 고 전압이 걸리게 되므로 안티퓨즈(9)는 녹아서 낮은 저항을 갖는 도체의 기능을 한다. 프로그램이 완료되면 프로그램 전압(VPG)은 로직 "로우"상태로 떨어지며, 노드(N1)의 전위(VA)는 로직 "로우" 상태로 된다. 퓨즈 출력신호(FUSO0)는 노드(N1)의 전위(VA)가 출력버퍼(8)인 인버터에 의해 반전된 신호이며 로직 "하이" 상태인 신호가 된다.

프로그램 모드에서, 즉 프로그램이 진행될 때, 노드(N1)의 전위는 전압레벨 검출기(2)에 의해 검출된다. 즉, 전압레벨 검출기(2)를 구비한 본 발명의 실시예에 따른 안티퓨즈 회로는 노드(N1)의 전위(VA)를 검출하여 안티퓨즈(9)가 적당히 프로그램되면 풀다운 트랜지스터(MN2)를 턴오프시킴으로써 노드(N1)에서 접지전압(GND)에 이르는 경로가 제거된다. 따라서, 풀업 트랜지스터(MN1)와 풀다운 트랜지스터(MN2)가 프로그램 전압(VPG)에 의해 손상되지 않는다. 즉, 반도체 소자의 신뢰도가 높아진다. 검출 출력신호(DETO)는 노드(N1)의 전압(VA)이 검출 기준전압(VDET)보다 클 때 로직 "로우"인 전압 레벨을 갖고 노드(N1)의 전압(VA)이 검출 기준전압(VDET)보다 작을 때 로직 "하이"인 전압 레벨을 가질 수 있다. 안티퓨즈(9)가 프로그램이 덜 되었을 때 노드(N1)의 전압(VA)은 검출 기준전압(VDET)보다 작은 값을 가지며 검출 출력신호(DETO)는 로직 "하이"인 전압 레벨을 가질 수 있다. 이 때, 풀다운 제어신호(PDC)는 로직 "하이" 상태를 가지며, 풀다운 트랜지스터(MN2)는 온 상태를 유지하고 안티퓨즈의 프로그램 작업을 더 진행한다. 도 1에 도시된 바와 같이, 검출 출력신호(DETO)를 반도체 집적회로의 밖으로 출력하여 분석함으로써 안티 퓨즈(9)의 프로그램 정도를 파악할 수 있다. 또한, 검출 출력신호(DETO)를 분석한 정보를 이용하여 프로그램 조건을 셋업하는 데 이용할 수 있다. 또한, 안티퓨즈 프로그램 장비에 제공해서 다음 단계로 전환하기 위한 정보로 사용하면 프로그램 시간을 단축할 수 있다.

도 4는 본 발명의 제 2 실시예에 따른 안티퓨즈 회로를 나타내는 도면이다. 도 4를 참조하면, 안티퓨즈 회로(100)는 안티퓨징부(110), 디커플링 회로(120), 및 래치회로(130)를 구비한다.

안티퓨징부(110)는 안티퓨즈(119), 풀업 트랜지스터(MN1), 풀다운 트랜지스터(MN2), 전압레벨 검출기(112), 및 풀다운 제어회로(117)를 구비한다.

안티퓨즈(119)는 프로그램 전압(VPG)이 인가되는 제 1 단자를 가진다. 풀업 트랜지스터(MN1)는 안티퓨즈(119)의 제 2 단자와 노드(N1) 사이에 연결되어 있고, 안티퓨즈(119)가 프로그래밍 되었을 때, 노드(N1)를 프로그램 전압(VPG)에 연결한다. 풀다운 트랜지스터(MN2)는 풀다운 제어신호(PDC)에 응답하여 노드(N1)를 접지전압(GND)에 연결한다. 전압레벨 검출기(112)는 검출 기준전압(VDET)과 노드(N1)의 전압(VA)을 비교하고 검출 출력신호(DETO)를 발생시킨다. 검출 출력신호(DETO)는 노드(N1)의 전압(VA)이 검출 기준전압(VDET)보다 클 때 로직 "로우"인 전압 레벨을 갖고 노드(N1)의 전압(VA)이 검출 기준전압(VDET)보다 작을 때 로직 "하이"인 전압 레벨을 가질 수 있다. 풀다운 제어회로(117)는 퓨즈 입력신호(FUSI0)와 검출 출력신호(DETO)에 대해 논리곱 연산을 수행하고 풀다운 제어신호(PDC)를 발생시킨다. 디커플링 회로(120)는 노드(N1)와 노드(N2) 사이에 연결되어 있고 안티퓨즈(119)가 프로그램되는 동안 노드(N2)를 노드(N1)로부터 전기적으로 분리시킨다. 디커플링 회로(120)는 안티퓨즈(119)가 프로그램되는 동안 오프 상태를 유지하고 안티퓨즈(119)의 프로그램이 완료된 후에는 온 상태를 유지하는 MOS 트랜지스터(MN8)를 사용하여 구성할 수 있다. NMOS 트랜지스터(MN8)의 게이트에는 제어전압(PS)이 인가된다.

래치회로(130)는 노드(N2)의 신호를 래치하고 퓨즈 출력신호(FUSO0)를 발생시켜 퓨즈 출력단자에 제공한다. 래치회로(130)는 제 1 PMOS 트랜지스터(MP5), 제 2 PMOS 트랜지스터(MP3), 제 3 PMOS 트랜지스터(MP4), 인버터(131), 제 1 NMOS 트랜지스터(MN6), 및 제 2 NMOS 트랜지스터(MN7)를 구비한다.

제 1 PMOS 트랜지스터(MP5)는 전원전압(VDD)에 연결되어 있는 소스와 접지전압(GND)에 연결되어 있는 게이트를 가진다. 제 2 PMOS 트랜지스터(MP3)는 제 1 PMOS 트랜지스터(MP5)의 드레인에 연결되어 있는 소스와 파워-업 신호(VCCH)가 인가되는 게이트와 노드(N2)에 연결되어 있는 드레인을 가진다. 제 3 PMOS 트랜지스터(MP4)는 제 1 PMOS 트랜지스터(MP5)의 드레인에 연결되어 있는 소스와 퓨즈 출력단자에 연결되어 있는 게이트와 노드(N2)에 연결되어 있는 드레인을 가진다. 인버터(131)는 노드(N2)에 연결된 입력단자와 퓨즈 출력단자에 연결된 출력단자를 가진다. 제 1 NMOS 트랜지스터(MN6)는 노드(N2)에 연결된 드레인과 파워-업 신호(VCCH)가 인가되는 게이트를 가진다. 제 2 NMOS 트랜지스터(MN7)는 제 1 NMOS 트랜지스터(MN6)의 소스에 연결된 드레인과 퓨즈 출력단자에 연결된 게이트와 접지전압(GND) 에 연결된 소스를 가진다.

이하, 도 4에 도시된 본 발명의 제 2 실시예에 따른 안티퓨즈 회로의 동작을 설명한다.

안티퓨징부(110)의 동작은 도 1에 도시된 본 발명의 제 1 실시예에 따른 안티퓨즈 회로의 동작과 동일하다. 디커플링 회로(120)는 안티퓨즈(119)가 프로그램되는 동안 오프 상태를 유지하고 안티퓨즈(119)의 프로그램이 완료된 후에는 온 상태를 유지한다. 즉, 디커플링 회로(120)는 안티퓨즈(119)의 프로그램이 완료될 때까지는 노드(N1)와 노드(N2)를 전기적으로 분리시키고, 프로그램이 완료된 후에는 노드(N1)와 노드(N2)를 다시 전기적으로 연결하는 기능을 한다.

래치회로(130)는 노드(N2)의 신호를 래치하고 퓨즈 출력신호(FUSO0)를 발생시켜 퓨즈 출력단자에 제공한다. 한편, 파워-업 신호(VCCH)가 완전히 로직 "하이" 상태로 셋업되기 전에 상기 래치회로의 출력신호는 로직 "로우" 상태를 유지한다.

퓨즈 출력신호(FUSO0)는 노드(N2)의 신호가 반전된 신호이다.

도 5는 안티퓨즈 프로그램이 진행 중일 때의 도 4의 안티퓨즈 회로에 대한 타이밍도이고, 도 6은 안티퓨즈 프로그램이 마친 후의 도 4의 안티퓨즈 회로에 대한 타이밍도이다.

도 5를 참조하면, 안티퓨즈 프로그램 모드에서, 노드(N1)의 전압(VA)이 검출 기준전압(VDET)보다 커질 때 전압레벨 검출회로(도 4위 112)의 출력인 검출 출력신호(DETO)가 로직 "하이" 상태에서 로직 "로우" 상태로 천이한다. 이 때 풀다운 제어신호(PDC)도 로직 "하이" 상태에서 로직 "로우" 상태로 바뀌어 프로그램이 완료된다.

도 6을 참조하면, NMOS 트랜지스터(MN8)의 게이트에 인가되는 제어전압(PS)이 로직 "하이" 상태가 되면, 노드(N1)의 전압(VA)은 로직 "로우" 상태를 유지하고 퓨즈 출력전압(FUSO0)은 로직 "하이" 상태가 된다. 즉, 퓨징 작업이 끝난 것이다.

도 7을 참조하면, 워드라인 구동회로(200)는 비교회로(210), AND 게이트(220), 및 로우 디코더(230)를 구비한다. 비교회로(210)는 배타적 OR(exclusive OR) 게이트들(211 ~ 213)을 구비한다.

비교회로(210)는 어드레스 신호의 비트들(ADDR0 ~ ADDR11)과 어드레스 신호의 비트들(ADDR0 ~ ADDR11) 각각에 대응하는 퓨즈 출력신호들(FUSO0 ~ FUSO11)을 비교한다. 어드레스 신호의 비트(ADDR0)와 어드레스 신호의 비트(ADDR0)에 대응하는 퓨즈 출력신호(FUSO0)가 서로 동일할 때 배타적 OR 게이트(211)의 출력은 로직 "하이"인 신호이고, 어드레스 신호의 비트(ADDR0)와 어드레스 신호의 비트(ADDR0)에 대응하는 퓨즈 출력신호(FUSO0)가 서로 다를 때 배타적 OR 게이트(211)의 출력은 로직 "로우"인 신호이다.

AND 게이트(220)는 비교회로(210)의 출력신호들에 대해 논리곱 연산을 수행한다. 로우 디코더(230)는 AND 게이트(220)의 출력신호와 디코드된 로우 어드레스 신호들(DRAij)을 디코딩하여 워드라인 인에이블 신호(NWE)와 스페어(spare) 워드라인 인에이블 신호(SWE)를 발생시킨다.

이하, 도 7의 워드라인 구동회로(200)의 동작을 설명한다.

도 1 또는 도 4에 도시된 안티퓨즈 회로를 하나 이상 사용하여 도 7과 같은 워드라인 구동회로(200)를 구성할 수 있다. 도 7에는 안티퓨즈 회로를 12 개 사용하여 12 개의 퓨즈 출력신호들(FUSO0 ~ FUSO11)을 발생시키고, 이 퓨즈 출력신호들(FUSO0 ~ FUSO11)을 비교회로(210)에 의해 비교한다. 비교회로(210)를 구성하는 각 배타적 OR 게이트들의 출력 신호들이 모두 로직 "하이"인 경우, AND 게이트(220)의 출력신호는 로직 "하이"가 되고, 로우 디코더(230)의 출력인 스페어 워드라인 인에이블 신호(SWE)는 인에이블된다.

로우 디코더(230)는 반도체 메모리 장치가 정상 동작(normal operation)일 때는 디코딩된 로우 어드레스 신호들(DRAij)을 디코딩하여 워드라인 인에이블 신호를 발생시킨다. 만일, 반도체 메모리 장치 내에 있는 메모리 셀들 중 결함이 있는 셀이 발생했을 때, 안티퓨즈 회로의 출력신호(FUSO)를 로직 "하이"로 만들어 스페어 워드라인 인에이블 신호(SWE)를 인에이블시키고 결함 있는 셀 대신에 예비(redundancy) 메모리 셀에 대응하는 워드라인을 활성화시킬 수 있다.

이와 같이. 결함 메모리 셀들을 예비 메모리 셀들로 대체하여 반도체 메모리 장치를 양품으로 처리할 수 있으므로 수율의 향상을 이룰 수 있다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

상술한 바와 같이, 본 발명의 실시예들에 의한 안티퓨즈 회로 및 그것을 구비한 워드라인 구동회로는 반도체 소자의 신뢰도를 떨어뜨리지 않고, 프로그래밍 시간을 단축할 수 있다. 따라서, 본 발명의 실시예들에 의한 안티퓨즈 회로를 사용하면, 반도체 제조 수율을 향상시킬 수 있다.

Claims

프로그램 전압이 인가되는 안티퓨즈;

상기 안티퓨즈와 제 1 노드 사이에 결합되고 상기 안티퓨즈가 프로그래밍 되었을 때, 상기 제 1 노드를 상기 프로그램 전압에 연결하는 풀업 트랜지스터;

풀다운 제어신호에 응답하여 상기 제 1 노드를 저전원전압에 연결하는 풀다운 트랜지스터;

검출 기준전압과 상기 제 1 노드의 전압을 비교하고 검출 출력신호를 발생시키는 전압레벨 검출기;

퓨즈 입력신호와 상기 검출 출력신호에 기초하여 상기 풀다운 제어신호를 발생시키는 풀다운 제어회로; 및

상기 제 1 노드의 신호를 버퍼링하여 퓨즈 출력신호로 출력하는 출력버퍼를 구비하는 것을 특징으로 하는 안티퓨즈 회로.
제 1 항에 있어서, 상기 풀다운 제어회로는

상기 퓨즈 입력신호와 상기 검출 출력신호에 대해 논리곱 연산을 수행하고 상기 풀다운 제어신호를 발생시키는 것을 특징으로 하는 안티퓨즈 회로.
제 1 항에 있어서, 상기 검출 기준전압은

회로 외부에서 인가되는 전압인 것을 특징으로 하는 안티퓨즈 회로.
제 1 항에 있어서, 상기 검출 출력신호는

상기 제 1 노드의 전압이 상기 검출 기준전압보다 클 때 제 1 전압 레벨을 갖고 상기 제 1 노드의 전압이 상기 검출 기준전압보다 작을 때 제 2 전압 레벨을 갖는 것을 특징으로 하는 안티퓨즈 회로.
제 4 항에 있어서,

상기 풀업 트랜지스터의 게이트에는 제 1 전원전압이 연결되어 있는 것을 특징으로 하는 안티퓨즈 회로.
제 4 항에 있어서, 상기 출력버퍼는

상기 제 1 노드의 전압을 반전시키는 인버터인 것을 특징으로 하는 안티퓨즈 회로.
제 4 항에 있어서,

상기 제 1 전압 레벨은 로직 "로우"인 전압 레벨이고, 상기 제 2 전압 레벨은 로직 "하이"인 전압 레벨인 것을 특징으로 하는 안티퓨즈 회로.
제 4 항에 있어서, 상기 전압레벨 검출기는

제 1 전원전압에 연결되어 있는 소스를 가지는 제 1 PMOS 트랜지스터;

상기 제 1 전원전압에 연결되어 있는 소스와 상기 제 1 PMOS 트랜지스터의 게이트에 연결되어 있는 게이트를 가지는 제 2 PMOS 트랜지스터;

상기 제 1 PMOS 트랜지스터의 드레인과 게이트에 공통 연결되어 있는 드레인과 상기 검출 기준전압이 인가되는 게이트를 가지는 제 1 NMOS 트랜지스터;

상기 제 2 PMOS 트랜지스터의 드레인에 연결되어 상기 검출 출력신호를 출력하는 드레인과 상기 제 1 노드의 전압이 인가되는 게이트를 가지는 제 2 NMOS 트랜지스터; 및

상기 제 1 NMOS 트랜지스터의 소스와 상기 제 2 NMOS 트랜지스터의 소스에 공통 연결되어 있는 드레인과 검출 인에이블 신호가 인가되는 게이트와 제 2 전원전압에 연결되어 있는 소스를 가지는 제 3 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 안티퓨즈 회로.
제 4 항에 있어서, 상기 퓨즈 입력신호는

모드 레지스터 셋 신호와 어드레스 신호의 한 개의 비트를 논리곱하여 발생되는 것을 특징으로 하는 안티퓨즈 회로.
프로그램 전압이 인가되는 안티퓨즈;

상기 안티퓨즈와 제 1 노드 사이에 결합되고 상기 안티퓨즈가 프로그래밍 되었을 때, 상기 제 1 노드를 상기 프로그램 전압에 연결하는 풀업 트랜지스터;

풀다운 제어신호에 응답하여 상기 제 1 노드를 저전원전압에 연결하는 풀다운 트랜지스터;

검출 기준전압과 상기 제 1 노드의 전압을 비교하고 검출 출력신호를 발생시키는 전압레벨 검출기;

퓨즈 입력신호와 상기 검출 출력신호에 기초하여 상기 풀다운 제어신호를 발생시키는 풀다운 제어회로;

상기 제 1 노드와 제 2 노드 사이에 연결되어 있고 상기 안티퓨즈가 프로그램되는 동안 상기 제 2 노드를 상기 제 1 노드로부터 전기적으로 분리시키고, 상기 안티퓨즈가 프로그램되는 동안이 아닌 때에는 상기 제 2 노드를 상기 제 1 노드와 연결하는 디커플링 회로; 및

상기 제 2 노드의 신호를 래치하고 퓨즈 출력신호를 발생시켜 퓨즈 출력단자에 제공하는 래치회로를 구비하고,

상기 검출 출력신호는 상기 제 1 노드의 전압이 상기 검출 기준전압보다 클 때 제 1 전압 레벨을 갖고 상기 제 1 노드의 전압이 상기 검출 기준전압보다 작을 때 제 2 전압 레벨을 갖는 것을 특징으로 하는 안티퓨즈 회로.
제 10 항에 있어서, 상기 디커플링 회로는

상기 안티퓨즈가 프로그램되는 동안 오프 상태를 유지하고 상기 안티퓨즈의 프로그램이 완료된 후에는 온 상태를 유지하는 스위치인 것을 특징으로 하는 안티퓨즈 회로.
제 10 항에 있어서,

상기 퓨즈 출력신호는 상기 제 2 노드의 신호가 반전된 신호인 것을 특징으로 하는 안티퓨즈 회로.
제 10 항에 있어서, 상기 래치회로는

파워-업 신호(VCCH)가 완전히 로직 "하이" 상태로 셋업되기 전에 상기 래치회로의 출력신호를 로직 "로우" 상태로 유지하는 것을 특징으로 하는 안티퓨즈 회로.
제 13 항에 있어서, 상기 래치회로는

제 1 전원전압에 연결되어 있는 소스와 제 2 전원전압에 연결되어 있는 게이트를 가지는 제 1 PMOS 트랜지스터;

상기 제 1 PMOS 트랜지스터의 드레인에 연결되어 있는 소스와 상기 파워-업 신호가 인가되는 게이트와 상기 제 2 노드에 연결되어 있는 드레인을 가지는 제 2 PMOS 트랜지스터;

상기 제 1 PMOS 트랜지스터의 드레인에 연결되어 있는 소스와 상기 퓨즈 출력단자에 연결되어 있는 게이트와 상기 제 2 노드에 연결되어 있는 드레인을 가지는 제 3 PMOS 트랜지스터;

상기 제 2 노드에 연결된 입력단자와 상기 퓨즈 출력단자에 연결된 출력단자를 가지는 인버터;

상기 제 2 노드에 연결된 드레인과 상기 파워-업 신호가 인가되는 게이트를 가지는 제 1 NMOS 트랜지스터; 및

상기 제 1 NMOS 트랜지스터의 소스에 연결된 드레인과 상기 퓨즈 출력단자에 연결된 게이트와 상기 제 2 전원전압에 연결된 소스를 가지는 제 2 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 안티퓨즈 회로.
안티퓨즈에 프로그램 전압을 인가하는 단계;

상기 안티퓨즈가 프로그래밍 되었을 때, 제 1 노드를 상기 프로그램 전압에 전기적으로 연결하는 단계;

풀다운 제어신호에 응답하여 상기 제 1 노드를 저전원전압에 연결하는 단계;

검출 기준전압과 상기 제 1 노드의 전압을 비교하고 검출 출력신호를 발생시키는 단계; 및

퓨즈 입력신호와 상기 검출 출력신호에 기초하여 상기 풀다운 제어신호를 발생시키는 단계를 포함하는 것을 특징으로 하는 안티퓨즈 방법.
제 15항에 있어서,

상기 풀다운 제어신호는 상기 퓨즈 입력신호와 상기 검출 출력신호에 대해 논리곱 연산을 수행하여 발생되는 것을 특징으로 하는 안티퓨즈 방법.
제 15 항에 있어서, 상기 검출 출력신호는

상기 제 1 노드의 전압이 상기 검출 기준전압보다 클 때 로직 "로우"인 제 1 전압 레벨을 갖고 상기 제 1 노드의 전압이 상기 검출 기준전압보다 작을 때 로직 "하이"인 제 2 전압 레벨을 갖는 것을 특징으로 하는 안티퓨즈 방법.
제 15항에 있어서, 상기 안티퓨즈 방법은

제 2 노드의 신호를 래치하고 퓨즈 출력신호를 발생시켜 퓨즈 출력단자에 제공하는 단계;

상기 안티퓨즈가 프로그램되는 동안 상기 제 2 노드를 상기 제 1 노드로부터 전기적으로 분리시키는 단계; 및

상기 안티퓨즈가 프로그램되는 동안이 아닌 때에는 상기 제 2 노드를 상기 제 1 노드와 연결하는 단계를 더 포함하는 것을 특징으로 하는 안티퓨즈 방법.