KR20000048888A - 안티퓨즈 검출 회로 - Google Patents

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스티븐 엘. 캐스퍼
크리스 지. 마틴
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로데릭 더블류 루이스
마이크론 테크놀로지, 인크.
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/18—Auxiliary circuits, e.g. for writing into memory

Abstract

하나의 래치 회로와 두 개의 안티퓨즈를 사용하는 안티퓨즈 검출 회로가 설명된다. 안티퓨즈는 래치 회로와 접지 사이에 연결된다. 설명된 래칭 회로는 두 개의 안티퓨즈 중의 어느 하나가 프로그램된 것인지를 검출할 수 있는 차동 회로이다. 이 회로는 프로그램된 후에 상대적으로 높은 저항을 가진 안티퓨즈를 정확하게 검출한다.

Description

안티퓨즈 검출 회로{ANTIFUSE DETECTION CIRCUIT}
프로그램 가능 장치(programmable devices)는 일반적으로 제조된 후에 회로를 변형하기 위해 사용된다. 프로그램 가능 장치의 한 응용은 집적 회로 메모리를 교정하는 것이다. 집적 회로 메모리는 종종 메모리 셀들의 수개의 리던던트 소자들(redundant elements) (행 또는 열)을 가지고 제조된다. 각 리던던트 소자는, 프로그램 가능 장치들의 어레이에 의해서 형성되고 다중 비트 주소를 수신할 수 있는 관련된 비교 모듈(comparison module)을 갖는다. 어레이의 프로그램 가능 장치들은, 실패한 메모리 소자(failed memory element)를 리던던트 소자로 대체하기 위해 메모리 주소를 경로 변경하는 데 필요한 특정 주소에 응답하도록 선택적으로 프로그램된다.
일반적으로 이러한 응용에 사용되는 프로그램 가능 장치의 한 가지 유형은 안티-퓨즈(anti-fuse)이다. 프로그램이 되지 않은 상태에서, 안티-퓨즈는 커패시터(capacitor)로서 기능하고 10 메가옴 정도로 매우 높은 저항을 나타낸다. 안티-퓨즈를 프로그램하기 위해, 그 연결은 대표적으로 약 200 내지 500 옴의 저항을 나타내면서 안티퓨즈를 통하여 상대적으로 낮은 저항 경로를 제공하며 함께 단락된다.
전형적으로, 검출 회로는 안티-퓨즈의 상태를 결정하기 위해 사용된다. 검출 회로는 검출 회로의 Vcc 레일(Vcc rail)과 접지 레일(ground rail) 사이에서 안티-퓨즈와 직렬로 연결된 풀-업 트랜지스터(pull-up transistor)를 포함한다. 전압 레벨 검출 회로는 자신의 출력에 검출 노드에 있는 안티-퓨즈의 접지되지 않은 단자를 연결한다. 안티-퓨즈에 대해 끊어지지 않은 상태(unblown condition)에서는, 거의 Vcc에서의 전압이 검출 노드에 제공된다. 안티-퓨즈에 대해 끊어진 상태(blown condition)에서는, 단락된 안티-퓨즈가 레벨 검출 회로의 입력에 접지를 연결한다. 전압 레벨 검출 회로에 의해 트리거(trigger)되는 래치(latch) 구성은, 안티-퓨즈에 대해 끊어진 상태에서 Vcc 레일로부터 검출 노드와 끊어진 안티-퓨즈를 분리시키기 위해서 제공된다.
안티-퓨즈를 프로그램하는 데 있어서, 안티-퓨즈는 완전하게 끊어지지 않을 수 있다. 그러한 경우에, 안티-퓨즈는 400 K 옴 정도가 될 수 있는 상대적으로 높은 저항을 나타낸다. 따라서, 접지에서라기보다는 검출 노드에서 제공되는 전압이 레벨 검출 회로를 시동할 수 있도록 부분적으로 끊어진 안티-퓨즈가 풀-업 트랜지스터와 함께 분압기를 구성하여, 검출 회로는 잘못된 출력을 발생할 것이다.
상술한 이유들과 본 명세서를 읽고 이해하면 그 기술에서의 숙련자에게는 명백하게 될 후술할 다른 이유들로, 프로그램된 장치, 특히 고저항 안티퓨즈를 식별할 수 있는 검출 회로가 본 기술에서 필요하다.
본 발명은 일반적으로 집적 회로에 관한 것으로 특히 안티퓨즈 검출 회로에 관한 것이다.
도 1은 본 발명의 검출 회로
도 2는 본 발명의 검출 회로에 대한 개략도
도 3은 프로그래밍 회로를 포함하는 본 발명의 검출 회로에 대한 개략도
도 4는 도 2의 회로의 동작에 대한 타이밍도
도 5는 도 2의 회로의 동작에 대한 타이밍도
도 6은 도 2의 회로의 동작에 대한 또 다른 타이밍도
도 7은 본 발명의 시스템에 대한 블럭도
검출 회로가 가진 상기 문제점들과 다른 문제점들은 본 발명에 의해서 제기되었고 후술할 명세서를 읽고 연구함으로써 이해될 것이다. 다중 프로그램 가능 장치들과 프로그램된 장치를 검출하기 위한 하나의 래치를 사용한 검출 회로가 기술된다.
하나의 래칭 회로와 두 개의 안티퓨즈를 사용하는 안티퓨즈 검출 회로가 기술된다. 안티퓨즈는 래치 회로와 접지 사이에 연결된다. 기술되는 래칭 회로는 두 개의 안티퓨즈 중 어느 하나가 프로그램되었는지를 검출할 수 있는 차동 회로이다. 그 회로는 프로그램된 후에 상대적으로 높은 저항을 가진 안티퓨즈를 정확하게 검출한다.
특히, 본 발명은, 래치 회로를 포함하는 안티퓨즈 검출 회로와, 래치 회로와 공통 기준 전압(common reference voltage) 간에 연결된 다수의 안티퓨즈를 설명한다.
다른 실시예로, 제1 및 제2 안티퓨즈를 포함하는 안티퓨즈 회로가 설명된다. 제1 노드를 가진 안티퓨즈들 각각은 공통 기준 전압에 연결되고, 제2 노드를 가진 안티퓨즈들은 각각 래치 회로에 연결된다. 래치 회로는 제1 및 제2 교차 연결 p-채널 트랜지스터(cross-coupled p-channel transistor)를 포함된다. 제1 및 제2 p-채널 트랜지스터의 드레인은 제2 기준 전압에 연결된다. 제1 p-채널 트랜지스터의 소스는 제2 p-채널 트랜지스터의 게이트에 연결되고, 제2 p-채널 트랜지스터의 소스는 제1 p-채널 트랜지스터의 게이트에 연결된다. 제1 안티퓨즈는 제1 p-채널 트랜지스터의 소스에 연결되고, 제2 안티퓨즈는 제2 p-채널 트랜지스터의 소스에 연결된다.
또 다른 실시예로, 메모리 셀의 어레이와 제어 회로를 포함하는 메모리 장치가 설명된다. 제어 회로는, 교차 연결 트랜지스터를 가진 래치 회로와, 래치 회로와 공통 기준 전압 간에 연결된 다수의 안티퓨즈를 포함한다.
프로그램된 안티퓨즈를 검출하기 위한 방법이 기술된다. 그 방법은, 제 1 및 제2 도전 플레이트(conductive plate) 간에 도전 경로(conductive path)를 생성하도록 제1 안티퓨즈를 프로그램하는 단계, 제1 도전 플레이트를 제1 기준 전압에 연결하는 단계 및, 제2 도전 플레이트를 래치 회로에 연결하는 단계를 포함한다. 이 방법은, 제1 기준 전압에 프로그램되지 않은 제2 안티퓨즈의 제1 도전 플레이트를 연결하는 단계, 래치 회로에 제2 안티퓨즈의 제2 도전 플레이트를 연결하는 단계 및, 래치 회로를 활성화하는 단계를 포함한다.
양호한 실시예에 대한 후술할 상세한 설명에서, 본 명세서의 일부를 형성하면서, 발명이 실시될 수 있는 특정의 양호한 실시예를 실례로서 보여주는 첨부 도면이 참조된다. 이러한 실시예들은 본 기술 분야의 숙련자가 실시할 수 있도록 충분히 상세하게 설명되고, 다른 실시예들이 사용될 수 있고, 논리적, 기술적, 그리고 전기적 변화가 본 발명의 사상 및 범위로부터 벗어나지 않고서 이루어지는 것임을 이해할 것이다. 그러므로 후술할 상세한 설명은 한정된 의미로 이루어진 것이 아니며, 본 발명의 범위는 오직 첨부된 특허 청구 범위에 의해 정해진다.
본 발명은 집적 회로 장치에서 프로그램 가능 장치의 상태를 검출하기 위한 검출 회로를 제공한다. 전형적인 실시예에서, 검출 회로는, 실패한 메모리 행이나 열 부분을 리던던트 메모리 행이나 열 부분으로 대치하기 위한 메모리 주소를 경로 변경하는 데 사용하는 매치 퓨즈 뱅크 회로(match fuse bank circuit)와 같이, 집적 회로 메모리에 채용되는 안티-퓨즈의 상태를 검출하기 위해 사용된다. 그러나, 검출 회로는 안티-퓨즈가 사용되는 곳은 어디든지 사용될 수 있다.
퓨즈가 끊어지지 않은 상태에서, 안티-퓨즈는 커패시터로서 기능하고 예를 들어 대표적으로 약 10 메가옴 정도의 높은 저항을 나타낸다. 퓨즈가 끊어진 상태에서, 안티-퓨즈는, 예를 들어 프로그래밍하는 동안 완전하게 퓨즈가 끊어진 상태가 생긴다면 약 200 내지 500 옴의 저항을 나타내면서, 영구히 저저항 구조로 바뀐다. 그러나 그 안티-퓨즈가 부분적으로 퓨즈가 끊어진 상태일 뿐이라면, 안티-퓨즈(10)는 예컨대 약 400 K 옴 정도로 매우 높은 저항을 나타낼 수 있다.
도 1은 집적 회로에 제공된 본 발명의 검출 회로를 예시한다. 두 안티퓨즈(100 및 102)는 래치 회로(104)에 연결된다. 그 안티퓨즈들 중 하나는 집적 회로가 제조되는 동안, 프로그램될 것으로 의도된다. 그 래치 회로는 두 안티퓨즈 중에서 어느 것이 프로그램되었고 적절한 출력을 발생하는지를 검출한다. 래치 회로는 부분적으로 프로그램된 안티퓨즈를 검출할 수 있다. 즉, 래치는 심지어 프로그램된 후에 안티퓨즈가 상대적으로 높은 저항을 가지고 있음에도 불구하고 프로그램된 안티퓨즈를 검출할 수 있다.
도 2는 안티퓨즈와 교차 연결 트랜지스터(114 및 124)로 구성되는 래치를 포함하는 본 발명의 검출 회로에 대한 좀 더 상세한 개략도이다. 제1 안티퓨즈(100)는 접지 전위에 연결된 한 플레이트(106)와 n-채널 트랜지스터(110)에 연결된 제2 플레이트(108)를 갖는다. n-채널 트랜지스터의 게이트는 바이어스 전압(bias voltage)을 얻도록 연결되고, n-채널 트랜지스터의 드레인은 p-채널 트랜지스터(112)에 연결된다. 트랜지스터(110)의 드레인은 도 2에서 노드 A로 표시된다. 트랜지스터(112)의 게이트는 제 2 바이어스 전압을 얻도록 연결된다. p-채널 트랜지스터(114)는 트랜지스터(112)와 양의 전원 사이에 연결된다.
제2 안티퓨즈(102)는 접지 전위에 연결된 한 플레이트(116)와 n-채널 트랜지스터(120)에 연결된 제2 플레이트(118)을 가진다. n-채널 트랜지스터의 게이트는 바이어스 전압을 얻도록 연결되고, n-채널 트랜지스터의 드레인은 p-채널 트랜지스터(122)에 연결된다. 트랜지스터(120)의 드레인은 도 2에서 노드 B로 표시된다. 트랜지스터(122)의 게이트는 제2 바이어스 전압을 얻도록 연결된다. p-채널 트랜지스터(124)는 트랜지스터(122)와 양의 전원 사이에 연결된다. 트랜지스터(114)의 게이트는 노드 B에 연결되고, 트랜지스터(124)의 게이트는 노드 A에 연결된다.
동작시에, 트래지스터들(110 - 124)은 차동 래치로서 기능한다. 즉, 노드 A와 B는 안티퓨즈들(100 및 102) 양단에 걸린 전압 강하에 따라서 반대 상태로 래치된다. 그 안티퓨즈들 중에 하나를 프로그램함으로써, 나머지 안티퓨즈는 기준 회로로서 동작한다.
p-채널 트랜지스터(112 및 122)는 프로그램된 안티퓨즈가 노드 A와 B를 수정하는 것을 돕기 위해 제공된다. 즉, 노드 A와 B가 잘못된 상태로 래치되면, p-채널 트랜지스터들은 프로그램된 안티퓨즈들이 잘못된 상태를 극복하도록 돕기 위해서 그 노드들에 대한 전위를 감소한다. n-채널 트랜지스터들(110 및 120)은, 특히 안티퓨즈들이 프로그램되지 않은 상태일 때, 안티퓨즈(100 및 102) 양단에 걸린 전위 강하를 감소하기 위해 제공된다. 이것은 큰 전압 강하가 안티퓨즈의 플레이트들 양단에 제공되지 않고 잘못해서 안티퓨즈를 프로그램하는 것을 보증한다.
도 3은 안티퓨즈들(100 또는 102) 중 하나를 프로그램하는 데 사용될 수 있는 프로그램 회로의 한 실시예를 예시한다. 프로그램 회로는 트랜지스터들(126, 128 및 130)을 포함한다. 정상적인 동작하에서는, 절연 트랜지스터들[126(a) 및 126(b)]이 턴 온되어 안티퓨즈들의 플레이트(106 및 116)가 접지에 연결된다. 그 안티퓨즈들 중 하나를 프로그램하기 위해서, 트랜지스터들(126(a) 및 126(b))은 턴 오프되어 접지로부터 안티퓨즈들을 절연한다. 트랜지스터들(110 및 120) 또한 턴 오프되어 전기적으로 래치 회로로부터 안티퓨즈들을 절연한다. 그 후에 트랜지스터들(128(a) 및 128(b))이 턴 온되어 프로그램 전압, Vprog에 프레이트(106 및 116)를 연결한다. 그리면, 트랜지스터(130(a) 또는 130(b))가 활성화되어 플레이트(108 또는 118)를 접지에 연결한다. 본 기술에서 숙련된 자에게는 이미 알려진 바대로, Vprog에 연결된 안티퓨즈와 접지가 프로그램되어 저저항 패스가 안티퓨즈 플레이트들 간에 생성된다는 것이 확인될 것이다. 그러므로, 프로그램 트랜지스터들(128 및 130)은 상당한 전류에 견디도록 설계된다. 상술한 바와 같이, 안티퓨즈를 프로그램하는 과정은 변수에 대해 종속되고, 결과적으로 생기는 안티퓨즈 저항은 상당히 변화할 수 있다. 예를 들어, 프로그램되지 않은 안티퓨즈 저항은 10 M 옴 정도이고, 프로그램된 안티퓨즈는 수십 옴 내지 수십만 옴 사이로 변화할 수 있다.
도 4의 타이밍도는 안티퓨즈(100)가 도 3을 참조하여 설명된 프로그램 회로를 사용하여 프로그램되었던 2의 회로의 동작을 예시한다. 예시의 목적을 위해서, 안티퓨즈(100)는 프로그램되었고 거의 400 K 옴의 플레이트 대 플레이트 저항(plate-to-plate resistance)을 가진다. 안티퓨즈(102)는 프로그램되지 않고 거의 10 M 옴 정도의 플레이트 대 플레이트 저항을 가진다. 정확하게 프로그램된 안티퓨즈를 정확하게 검출하는 검출 회로의 능력을 예시하기 위해서, 노드 A와 B는 처음에는 각각 높은 전압 레벨과 낮은 전압 레벨에 있다. 트랜지스터들(110, 112, 120 및 122)이 활성이면서, 안티퓨즈(100)는 트랜지스터(110)을 통해 노드 A를 낮게 끌어 내리기 시작한다. 트랜지스터(124)는 노드 A가 낮게 감으로써 턴 온되기 시작하므로, 노드 B를 높게 끌어 올리고, 트랜지스터(114)를 턴 오프시킨다. 노드 A는 낮게 끌어 내려지고 노드 B는 높이 올려지는 것은 결국 안티퓨즈(100)가 프로그램되었고 안티퓨즈(102)가 프로그램되지 않았다는 것을 표시한다.
도 5는 프로그램된 안티퓨즈(100)을 가진 도 2의 회로에 대한 타이밍도이다. 안티퓨즈(100)는 거의 400 K 옴의 플레이트 대 플레이트 저항을 갖는다. 안티퓨즈(102)는 프로그램되지 않고 거의 10 M 옴의 플레이트 대 플레이트 저항을 가진다. 타이밍도는 초기 전력 인가(power-up)에 대해 프로그램된 안티퓨즈를 정확하게 확인하기 위한 검출 회로의 능력을 예시한다. 전력 인가시, 공급 전압 Vcc는 100 ns 내에 0 volt에서 5 volt로 변화한다. 더욱이, 도 6은 100 ㎲ 내에 전력 공급이 5 volt로 변화하는 같은 회로 동작을 예시한다. 이 전력 인가에 대한 예시에서, 노드 A와 B는 거의 40 ㎲ 내에 적절한 값으로 고정된다.
도 7은 안티퓨즈 검출 회로를 포함한 집적 회로를 예시한다. 그 장치는 프로세서(220)에 연결된 동적 랜덤 액세스 메모리(dynamic random access memory : DRAM)와 같은 메모리 회로(200)가 될 수 있다. 그 메모리 장치는 개인용 컴퓨터의 마이크로 프로세서와 같이 프로세서(200)에 연결될 수 있다. 메모리 장치(200)는 메모리 셀들의 행과 열들을 가진 메모리 어레이(214)을 포함한다. 그 어레이는 기본 메모리 셀과 리던던트 메모리 셀 모두를 포함한다. 열 디코더(216)과 행 디코더(218)는 주소 전송선(228)에 대해 프로세서(200)에 의해서 제공되는 주소 신호에 응답하여 메모리 어레이에 접근하기 위해서 제공된다. 데이타 전송은 입출력 버퍼 회로(222)와 양방향 데이타 전송선(226)(DQ)을 통해서 전달된다. 내부의 제어 회로(210)는 제어선(224)에 프로세서(220)에 의해 제공되는 명령에 응답하여 메모리 어레이에 접근한다. 제어 회로는 자세히 상술한 안티퓨즈들과 검출 회로를 포함한다. 안티퓨즈들은 수많은 목적으로 사용될 수 있지만 특히, 리던던트 메모리 셀이 불완전한 기본 셀을 대체할 수 있기 위한 리던던트 회로에서 유용하다. 즉, 메모리에서 불완전한 기본 메모리 셀을 검출한 후에, 안티퓨즈는 불완전한 셀을 리던던트 메모리 셀로 대체하도록 프로그램될 수 있다. 제어선은 행 주소 스트로브(Row Address Strobe : RAS*), 열 주소 스트로브(Column Address Strobe : CAS*), 기록 가능(Write Enable : WE*) 및 출력 가능(Output Enable : OE*)을 포함할 수 있다. 본 발명이 포함되는 다른 유형의 메모리 장치들에 동일하게 응용될 수 있지만, SRAM, SDRAM, EDO, Burst EDO 및 VRAM에 한정되지 않는다는 것은 기술 분야에서 숙련자에 의해 확인될 것이다.
본 기술의 숙련자라면 래치와 프로그램 회로는 본 발명으로부터 벗어나지 않고 변경될 수 있다는 것을 알 것이다. 그러한 것으로서 트랜지스터(110 - 112)는 p-채널 또는 n-채널이 되거나, 혹은 완전히 래치 회로로부터 제거할 수 있다. 더욱이, 설명된 프로그램밍 회로는 한 실시예이고, 그 기술에서의 숙련자에게 이미 알려진 수많은 대체 프로그래밍 회로가 본 발명에서 사용될 수 있다.
결론
하나의 래칭 회로와 두 개의 안티퓨즈를 사용하는 안티퓨즈 검출 회로가 설명되었다. 안티퓨즈는 래치 회로와 접지 사이에 연결된다. 기술된 래칭 회로는 두 안티퓨즈 중에 어느 것이 프로그램된 것인지를 검출할 수 있는 차동 회로이다. 그 회로는 프로그램된 후에 상대적으로 높은 저항을 갖는 안티퓨즈를 정확하게 검출한다.
여기서 특정한 실시예가 예시되고 설명되었지만, 본 기술 분야에서 통상의 지식을 가진 자라면 동일한 목적을 이루기에 적합한 구성은 어떤 것이든 이미 보인 특정 실시예에 대해 대체될 수도 있다는 것을 알 것이다. 이러한 응용은 본 발명에 대해 어떤 개작이나 변형이든지 적용될 수 있음을 의미한다. 그러므로, 본 발명은 오직 청구 범위와 그에 상당한 것에 의해서만 제한된 것으로 의도된다.

Claims (17)

  1. 하나의 래치 회로와,
    상기 래치 회로와 공통 기준 전압 간에 연결된 다수의 안티퓨즈들
    을 포함하는 안티퓨즈 검출 회로.
  2. 제1 항에 있어서,
    상기 래치 회로는 한 쌍의 교차 연결 트랜지스터를 포함하는 안티퓨즈 검출 회로.
  3. 제2 항에 있어서,
    상기 한 쌍의 교차 연결 트랜지스터는 p-채널 트랜지스터인 안티퓨즈 검출 회로.
  4. 제1 항에 있어서,
    상기 래치 회로와 상기 다수의 안티퓨즈 간에 연결된 다수의 트랜지스터를 더 포함하고, 상기 다수의 트랜지스터는 바이어스 전압을 얻도록 연결된 안티퓨즈 검출 회로.
  5. 제1 항에 있어서, 상기 다수의 안티퓨즈는
    상기 공통 기준 전압에 연결된 제1 노드와 상기 래치 회로에 연결된 제2 노드를 각각 가진 제1 및 제2 안티퓨즈를 포함하고,
    상기 래치 회로는 제1 및 제2 교차 연결 p-채널 트랜지스터를 포함하고, 상기 제1 및 제2 p-채널 트랜지스터의 드레인은 제2 기준 전압에 연결되고, 상기 제1 p-채널 트랜지스터의 소스는 상기 제2 p-채널 트랜지스터의 게이트에 연결되고, 상기 제2 p-채널 트랜지스터의 소스는 상기 제1 p-채널 트랜지스터의 게이트에 연결되고, 상기 제1 안티퓨즈는 상기 제1 p-채널 트랜지스터의 소스에 연결되고, 상기 제2 안티퓨즈는 상기 제2 p-채널 트랜지스터의 소스에 연결되는 안티퓨즈 검출 회로.
  6. 제5 항에 있어서,
    상기 제2 p-채널 트랜지스터의 게이트에 연결된 드레인, 상기 제1 안티퓨즈의 제1 노드에 연결된 소스 및 바이어스 전압을 얻도록 연결된 게이트를 가진 제1 n-채널 트랜지스터와,
    상기 제1 p-채널 트랜지스터의 게이트에 연결된 드레인, 상기 제2 안티퓨즈의 제1 노드에 연결된 소스 및 바이어스 전압을 얻도록 연결된 게이트를 가진 제2 n-채널 트랜지스터
    를 포함하는 안티퓨즈 검출 회로.
  7. 제5 항에 있어서,
    상기 제1 p-채널 트랜지스터의 소스에 연결된 드레인, 상기 제1 안티퓨즈에 연결된 소스 및 바이어스 전압을 얻도록 연결된 게이트를 가진 제3 p-채널 트랜지스터와,
    상기 제2 p-채널 트랜지스터의 소스에 연결된 드레인, 상기 제2 안티퓨즈에 연결된 소스 및 바이어스 전압을 얻도록 연결된 게이트를 가진 제4 p-채널 트랜지스터
    를 더 포함하는 안티퓨즈 검출 회로.
  8. 제1 항에 있어서,
    상기 안티퓨즈들 중 하나를 선택적으로 프로그램하기 위해 상기 제1 및 제2 안티퓨즈에 연결된 프로그래밍 회로를 더 포함하는 안티퓨즈 검출 회로.
  9. 제1 항에 있어서,
    상기 래치 회로는 제1, 제2, 제3 및 제4 p-채널 트랜지스터와 제1 및 제2 n-채널 트랜지스터를 포함하고, 상기 다수의 안티퓨즈는 제1 및 제2 안티퓨즈를 포함하되,
    상기 제1 안티퓨즈는 상기 공통 기준 전압을 얻도록 연결된 제1 노드 및 상기 제1 n-채널 트랜지스터의 소스에 연결된 제2 노드를 갖고,
    상기 제1 p-채널 트랜지스터는 상기 제1 n-채널 트랜지스터의 드레인에 연결된 소스 및 상기 제2 p-채널 트랜지스터에 연결된 드레인을 갖고, 상기 제2 p-채널 트랜지스터의 드레인은 제2 기준 전압을 얻도록 연결되며,
    상기 제2 안티퓨즈는 상기 공통 기준 전압을 얻도록 연결된 제1 노드와 상기 제2 n-채널 트랜지스터의 소스에 연결된 제2 노드를 갖고,
    상기 제3 p-채널 트랜지스터는 상기 제2 n-채널 트랜지스터의 드레인에 연결된 소스 및 상기 제4 p-채널 트랜지스터에 연결된 드레인을 갖고, 상기 제4 p-채널 트랜지스터의 드레인은 제2 기준 전압을 얻도록 연결되며,
    상기 제1 n-채널 트랜지스터의 드레인은 상기 제4 p-채널 트랜지스터의 게이트에 연결되고, 상기 제2 n-채널 트랜지스터의 드레인은 상기 제2 p-채널 트랜지스터의 게이트에 연결된 안티퓨즈 검출 회로.
  10. 제9 항에 있어서,
    상기 안티퓨즈들 중 하나를 선택적으로 프로그램하기 위해 상기 제1 및 제2 안티퓨즈에 연결된 안티퓨즈 프로그래밍 회로를 더 포함하는 안티퓨즈 검출 회로.
  11. 제10 항에 있어서, 상기 안티퓨즈 프로그래밍 회로는,
    상기 기준 전위로부터 상기 제1 노드를 절연하기 위해 상기 제1 안티퓨즈의 상기 제1 노드에 연결된 제1 절연 트랜지스터,
    프로그램 전압을 얻도록 되어 있는 드레인과 상기 제1 안티퓨즈의 상기 제1 노드에 연결된 소스를 가진 제1 프로그래밍 트랜지스터,
    상기 제1 안티퓨즈의 상기 제2 노드에 연결된 드레인과 상기 기준 전위를 얻도록 연결된 소스를 가진 제2 프로그래밍 트랜지스터,
    상기 기준 전위로부터 상기 제1 노드를 절연하기 위해 상기 제2 안티퓨즈의 상기 제1 노드에 연결된 제2 절연 트랜지스터,
    프로그램 전압을 얻도록 되어 있는 드레인과 상기 제2 안티퓨즈의 상기 제1 노드에 연결된 소스를 가진 제3 프로그래밍 트랜지스터, 및
    상기 제2 안티퓨즈의 상기 제2 노드에 연결된 드레인과 상기 기준 전위를 얻도록 연결된 소스를 가진 제4 프로그래밍 트랜지스터를 포함하는 안티퓨즈 검출 회로.
  12. 제1 항에 있어서,
    상기 안티퓨즈 검출 회로는 메모리 장치의 제어 회로 내에 제공되는 안티퓨즈 검출 회로.
  13. 제12 항에 있어서,
    상기 메모리 장치는, 메모리 셀의 어레이와 제어 회로에 연결되고 상기 다수의 안티퓨즈들에 응답하여 리던던트 메모리 셀을 사용 가능하게 하도록 되어 있는 리던던트 회로를 더 포함하는 안티퓨즈 검출 회로.
  14. 프로그램된 안티퓨즈를 검출하는 방법에 있어서,
    제1 및 제2 도전 플레이트 간에 도전 경로를 생성하도록 제1 안티퓨즈를 프로그램하는 단계,
    제1 기준 전압에 제1 도전 플레이트를 연결하는 단계,
    래치 회로에 제2 도전 플레이트를 연결하는 단계,
    상기 제1 기준 전압에 프로그램되지 않은 제2 안티퓨즈의 제1 도전 플레이트를 연결하는 단계,
    상기 래치 회로에 상기 제2 안티퓨즈의 제2 도전 플레이트를 연결하는 단계, 및
    상기 래치 회로를 활성화하는 단계
    를 포함한 프로그램된 안티퓨즈 검출 방법.
  15. 제14 항에 있어서,
    상기 래치 회로가 차동 래치 회로인 프로그램된 안티퓨즈 검출 방법.
  16. 제14 항에 있어서,
    상기 래치 회로가 한 쌍의 교차 연결 p-채널 트랜지스터를 포함하는 프로그램된 안티퓨즈 검출 방법.
  17. 제14 항에 있어서, 제1 안티퓨즈를 프로그램하는 상기 단계는,
    상기 래치 회로로부터 상기 제1 안티퓨즈를 전기적으로 절연하는 단계, 및
    상기 제1 및 제2 도전 플레이트 간에 도전 경로를 생성하는 데 충분한 전위차를 가지는 전압을 상기 제1 및 제2 도전 플레이트 양단에 제공하는 단계를 포함하는 프로그램된 안티퓨즈 검출 방법.
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