JP2000011684A - 入力保護回路、アンチフューズアドレス検出回路および半導体集積回路装置 - Google Patents
入力保護回路、アンチフューズアドレス検出回路および半導体集積回路装置Info
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Abstract
(57)【要約】
【課題】 高電圧を用いて正確にプログラムするための
入力保護回路、アンチフューズアドレス検出回路、およ
び半導体集積回路装置を提供する。 【解決手段】 本発明における半導体集積回路装置にお
ける入力保護回路は、配線層Ｍ１ａに対して、バイポー
ラトランジスタを配置する。バイポーラトランジスタに
おけるＮ型活性領域１０６を、プログラム素子の電極１
１６と接続する。電極１１６は、配線層Ｍ１ａと接続さ
れる。配線Ｍ１ａは、プログラム素子の誘電体を破損す
るために高電圧を供給する。Ｐ型ウェル１０４の電圧
を、抵抗素子Ｎ１０を介して外部から調整する。これに
より、配線層Ｍ１ａから入るサージによる誤プログラム
を回避することができる。
入力保護回路、アンチフューズアドレス検出回路、およ
び半導体集積回路装置を提供する。 【解決手段】 本発明における半導体集積回路装置にお
ける入力保護回路は、配線層Ｍ１ａに対して、バイポー
ラトランジスタを配置する。バイポーラトランジスタに
おけるＮ型活性領域１０６を、プログラム素子の電極１
１６と接続する。電極１１６は、配線層Ｍ１ａと接続さ
れる。配線Ｍ１ａは、プログラム素子の誘電体を破損す
るために高電圧を供給する。Ｐ型ウェル１０４の電圧
を、抵抗素子Ｎ１０を介して外部から調整する。これに
より、配線層Ｍ１ａから入るサージによる誤プログラム
を回避することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、入力保護回路、ア
ンチフューズアドレス検出回路および半導体集積回路装
置に関し、より特定的には、高電圧を印加することによ
りプログラムを行なうアンチフューズを用いる構成に関
するものである。
ンチフューズアドレス検出回路および半導体集積回路装
置に関し、より特定的には、高電圧を印加することによ
りプログラムを行なうアンチフューズを用いる構成に関
するものである。
【０００２】
【従来の技術】行および列方向にアレイ状に配置したメ
モリセルを備える半導体集積回路装置は、予備の行ライ
ンおよび列ライン（冗長ラインと称す）を備えている。
冗長構成を備えることにより、欠陥によって不良となっ
たメモリセル、または不良のラインを冗長ラインで置換
えて救済する。このように冗長構成を備えることによ
り、ウェハ上の良品チップ率が向上する。
モリセルを備える半導体集積回路装置は、予備の行ライ
ンおよび列ライン（冗長ラインと称す）を備えている。
冗長構成を備えることにより、欠陥によって不良となっ
たメモリセル、または不良のラインを冗長ラインで置換
えて救済する。このように冗長構成を備えることによ
り、ウェハ上の良品チップ率が向上する。
【０００３】このような方式では、予め不良アドレスを
プログラムしておき、実使用時に入力される行および列
アドレスをモニタして、不良アドレスが入力されたこと
を検出すると予備のラインと置換えることができる内部
回路が必要となる。
プログラムしておき、実使用時に入力される行および列
アドレスをモニタして、不良アドレスが入力されたこと
を検出すると予備のラインと置換えることができる内部
回路が必要となる。
【０００４】上記内部回路として、たとえば、Ｊｏｕｒ
ｎａｌ ｏｆ Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉ
ｔ Ｖｏｌ．ＳＣ−１８（１９８３年）の４４１〜４４
６ページ（以下、文献１と記す）に述べられているフュ
ーズ・バンク−アドレス検出回路がある。
ｎａｌ ｏｆ Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉ
ｔ Ｖｏｌ．ＳＣ−１８（１９８３年）の４４１〜４４
６ページ（以下、文献１と記す）に述べられているフュ
ーズ・バンク−アドレス検出回路がある。
【０００５】図２３は、文献１に記載されている従来の
フューズ・バンク−アドレス検出回路８００の構成の一
例を示す回路図である。図２３に示する従来のフューズ
・バンク−アドレス検出回路８００は、複数のフューズ
Ｆ１１、Ｆ１２、…、Ｆｍ１、Ｆｍ２、ならびに複数の
トランジスタＴ１１、Ｔ１２、…、Ｔｍ１、Ｔｍ２およ
びＴｘを含む。
フューズ・バンク−アドレス検出回路８００の構成の一
例を示す回路図である。図２３に示する従来のフューズ
・バンク−アドレス検出回路８００は、複数のフューズ
Ｆ１１、Ｆ１２、…、Ｆｍ１、Ｆｍ２、ならびに複数の
トランジスタＴ１１、Ｔ１２、…、Ｔｍ１、Ｔｍ２およ
びＴｘを含む。
【０００６】プログラム素子であるフューズＦ１１〜Ｆ
ｍ２は、コモンノードＺに接続される。不良アドレスに
対応するフューズを予め切断する。これにより、不良ア
ドレスをプログラム（記憶）する。トランジスタＴｘ
は、プリチャージ信号ＲＰに応答して、コモンノードＺ
を充電する（初期化）。
ｍ２は、コモンノードＺに接続される。不良アドレスに
対応するフューズを予め切断する。これにより、不良ア
ドレスをプログラム（記憶）する。トランジスタＴｘ
は、プリチャージ信号ＲＰに応答して、コモンノードＺ
を充電する（初期化）。
【０００７】フューズＦ１１〜Ｆｍ２のそれぞれに対応
して、対応するトランジスタＴ１１〜Ｔｍ２を配置す
る。トランジスタＴ１１、Ｔ１２、…、Ｔｍ１、Ｔｍ２
のそれぞれのゲート電極は、アドレス信号ａ１、／ａ
１、…、ａｍ、／ａｍを受ける。入力したアドレス信号
とプログラムした不良アドレスとの一致／不一致によっ
て、コモンノードＺの信号（不活性信号φＤＡ）が変化
する。これを受ける図示しないデコーダにより、不良ラ
インに代わりに、冗長ラインが選択される。
して、対応するトランジスタＴ１１〜Ｔｍ２を配置す
る。トランジスタＴ１１、Ｔ１２、…、Ｔｍ１、Ｔｍ２
のそれぞれのゲート電極は、アドレス信号ａ１、／ａ
１、…、ａｍ、／ａｍを受ける。入力したアドレス信号
とプログラムした不良アドレスとの一致／不一致によっ
て、コモンノードＺの信号（不活性信号φＤＡ）が変化
する。これを受ける図示しないデコーダにより、不良ラ
インに代わりに、冗長ラインが選択される。
【０００８】しかしながら、図２３に示す従来のフュー
ズ・バンク−アドレス検出回路８００では、フューズを
切断するための高価なレーザカッター装置が必要であ
り、また切断するための工程負荷が大きく、さらに切断
の精度にばらつきがあるといった問題があった。
ズ・バンク−アドレス検出回路８００では、フューズを
切断するための高価なレーザカッター装置が必要であ
り、また切断するための工程負荷が大きく、さらに切断
の精度にばらつきがあるといった問題があった。
【０００９】これに対して、ＵＳＰ５，６３１，８６２
（Ｍａｙ ２０，１９９７）では、フューズを用いない
アンチフューズアドレス検出回路の構成が記載されてい
る（以下、文献２と記す）。
（Ｍａｙ ２０，１９９７）では、フューズを用いない
アンチフューズアドレス検出回路の構成が記載されてい
る（以下、文献２と記す）。
【００１０】文献２に記載された従来のアンチフューズ
アドレス検出回路に含まれるアンチフューズプログラム
回路について、図２４を用いて説明する。
アドレス検出回路に含まれるアンチフューズプログラム
回路について、図２４を用いて説明する。
【００１１】図２４は、文献２に記載された従来のアン
チフューズプログラム回路９００の構成の一例を示す回
路図である。図２４に示すアンチフューズプログラム回
路９００は、ＰＭＯＳトランジスタＰ８、Ｐ９、および
Ｐ１０、ＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ１
３、Ｎ１４、およびＮ１６、インバータ回路９１７、な
らびにアンチフューズ９０１を含む。
チフューズプログラム回路９００の構成の一例を示す回
路図である。図２４に示すアンチフューズプログラム回
路９００は、ＰＭＯＳトランジスタＰ８、Ｐ９、および
Ｐ１０、ＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ１
３、Ｎ１４、およびＮ１６、インバータ回路９１７、な
らびにアンチフューズ９０１を含む。
【００１２】アンチフューズ９０１は、容量型の構造を
有し、通常は、オープン回路として機能するが、高電圧
を印加することにより、容量型の構造を切断（ブロー）
すると数ＫΩ程度の抵抗をもつ、導電型のパスを形成す
る。
有し、通常は、オープン回路として機能するが、高電圧
を印加することにより、容量型の構造を切断（ブロー）
すると数ＫΩ程度の抵抗をもつ、導電型のパスを形成す
る。
【００１３】ＮＭＯＳトランジスタＮ１６およびアンチ
フューズ９０１は、ノードＶＣＯＮとノードＣＧＮＤと
の間に直列に接続する。ノードＣＧＮＤは、通常モード
では、接地電位ＧＮＤのレベルに設定し、アンチフュー
ズ９０１のブロー時（アドレスプログラムモード）に
は、高電圧（１０Ｖ以上）を印加する。
フューズ９０１は、ノードＶＣＯＮとノードＣＧＮＤと
の間に直列に接続する。ノードＣＧＮＤは、通常モード
では、接地電位ＧＮＤのレベルに設定し、アンチフュー
ズ９０１のブロー時（アドレスプログラムモード）に
は、高電圧（１０Ｖ以上）を印加する。
【００１４】ＮＭＯＳトランジスタＮ１６は、ノードＣ
ＧＮＤに高電圧（１０Ｖ以上）を印加した際に、ＮＭＯ
ＳトランジスタＮ１１、Ｎ１２、およびＮ１３のソース
／ゲート間、またはドレイン／ゲート間にゲート酸化膜
の耐圧以上の電圧がかからないように作用する。
ＧＮＤに高電圧（１０Ｖ以上）を印加した際に、ＮＭＯ
ＳトランジスタＮ１１、Ｎ１２、およびＮ１３のソース
／ゲート間、またはドレイン／ゲート間にゲート酸化膜
の耐圧以上の電圧がかからないように作用する。
【００１５】ＮＭＯＳトランジスタＮ１２、Ｎ１３およ
びＮ１４は、接地電位間に直列に接続する。ＮＭＯＳト
ランジスタＮ１２のゲート電極は、リセット信号ＲＳＴ
を受ける。リセット信号ＲＳＴは、初期設定時にＨレベ
ルの活性状態にある。ＮＭＯＳトランジスタＮ１３のゲ
ート電極は、アドレス信号ＡＤＤＲを受ける。
びＮ１４は、接地電位間に直列に接続する。ＮＭＯＳト
ランジスタＮ１２のゲート電極は、リセット信号ＲＳＴ
を受ける。リセット信号ＲＳＴは、初期設定時にＨレベ
ルの活性状態にある。ＮＭＯＳトランジスタＮ１３のゲ
ート電極は、アドレス信号ＡＤＤＲを受ける。
【００１６】ＮＭＯＳトランジスタＮ１４のゲート電極
は、インバータ回路９１７の出力（本回路の出力）であ
る信号ＦＲを受ける。信号ＦＲは、アドレス信号ＡＤＤ
Ｒを比較する図示しないアドレス比較回路（ＮＯＲ型論
理ゲートまたはＮＡＮＤ型論理ゲート）の入力信号にな
る。また、信号ＦＲを用いてＮＭＯＳトランジスタＮ１
４をオフすることにより、アンチフューズ９０１をブロ
ーする際に、ノードＶＣＯＮ、ＮＭＯＳトランジスタＮ
１３およびＮ１４を通じて、接地電位に流れる電流のパ
スを遮断する。
は、インバータ回路９１７の出力（本回路の出力）であ
る信号ＦＲを受ける。信号ＦＲは、アドレス信号ＡＤＤ
Ｒを比較する図示しないアドレス比較回路（ＮＯＲ型論
理ゲートまたはＮＡＮＤ型論理ゲート）の入力信号にな
る。また、信号ＦＲを用いてＮＭＯＳトランジスタＮ１
４をオフすることにより、アンチフューズ９０１をブロ
ーする際に、ノードＶＣＯＮ、ＮＭＯＳトランジスタＮ
１３およびＮ１４を通じて、接地電位に流れる電流のパ
スを遮断する。
【００１７】ＰＭＯＳトランジスタＰ８およびＰ９は、
内部電源電位ＶＣＣとノードＷとの間に接続する。ＰＭ
ＯＳトランジスタＰ８のゲート電極は、信号Ｔ（ＲＡ
Ｓ）を受ける。ＰＭＯＳトランジスタＰ９のゲート電極
は、信号ＦＲを受ける。
内部電源電位ＶＣＣとノードＷとの間に接続する。ＰＭ
ＯＳトランジスタＰ８のゲート電極は、信号Ｔ（ＲＡ
Ｓ）を受ける。ＰＭＯＳトランジスタＰ９のゲート電極
は、信号ＦＲを受ける。
【００１８】ノードＷとノードＶＣＯＮとの間に、ＰＭ
ＯＳトランジスタＰ１０およびＮＭＯＳトランジスタＮ
１１を直列に接続する。ＮＭＯＳトランジスタＮ１１の
ゲート電極は、信号ＤＶＣＥを受ける。信号ＤＶＣＥ
は、本回路のイネーブル信号であって、アンチフューズ
９０１をブローする際、またはアドレスを検出する際
に、内部電源電圧の半分のレベル（１／２Ｖｃｃ）に上
げておく。ＰＭＯＳトランジスタＰ１０は、チャネル抵
抗を３００ＫΩ程度になるようにチャネル長、およびチ
ャネル幅を設定し、常時オン状態とする。
ＯＳトランジスタＰ１０およびＮＭＯＳトランジスタＮ
１１を直列に接続する。ＮＭＯＳトランジスタＮ１１の
ゲート電極は、信号ＤＶＣＥを受ける。信号ＤＶＣＥ
は、本回路のイネーブル信号であって、アンチフューズ
９０１をブローする際、またはアドレスを検出する際
に、内部電源電圧の半分のレベル（１／２Ｖｃｃ）に上
げておく。ＰＭＯＳトランジスタＰ１０は、チャネル抵
抗を３００ＫΩ程度になるようにチャネル長、およびチ
ャネル幅を設定し、常時オン状態とする。
【００１９】ＮＭＯＳトランジスタＮ１１は、電流駆動
力がＰＭＯＳトランジスタＰ１０を上回るようにチャネ
ル長、およびチャネル幅を設定する。ＰＭＯＳトランジ
スタＰ１０とＮＭＯＳトランジスタＮ１１との接続ノー
ドに、インバータ回路９１７を接続する。
力がＰＭＯＳトランジスタＰ１０を上回るようにチャネ
ル長、およびチャネル幅を設定する。ＰＭＯＳトランジ
スタＰ１０とＮＭＯＳトランジスタＮ１１との接続ノー
ドに、インバータ回路９１７を接続する。
【００２０】
【発明が解決しようとする課題】以上のように、レーザ
でブローする必要のないアンチフューズを用いて、プロ
グラムを行なう回路では、レーザブローのための工程数
を削減することが可能となる。また、切断するために高
価な装置を必要としない。
でブローする必要のないアンチフューズを用いて、プロ
グラムを行なう回路では、レーザブローのための工程数
を削減することが可能となる。また、切断するために高
価な装置を必要としない。
【００２１】しかしながら、アンチフューズをプログラ
ム素子として使用する場合、印加するための配線に入力
したサージ（ノイズ）により、本来プログラム対象でな
いアンチフューズがブローされるという問題があった
（誤りプログラム）。
ム素子として使用する場合、印加するための配線に入力
したサージ（ノイズ）により、本来プログラム対象でな
いアンチフューズがブローされるという問題があった
（誤りプログラム）。
【００２２】また、アンチフューズをブローした場合、
過大電流が流れるが、これによる周囲の素子への影響を
抑える必要がある。
過大電流が流れるが、これによる周囲の素子への影響を
抑える必要がある。
【００２３】また、アンチフューズをプログラム素子と
して使用する場合、不良アドレスに対して、確実に切断
する必要がある。また、切断が不十分であっても、正常
な動作を保証する必要がある。さらに、アンチフューズ
アドレス検出回路の動作を検証するとともに、プログラ
ム素子の初期不良を除去する必要がある。
して使用する場合、不良アドレスに対して、確実に切断
する必要がある。また、切断が不十分であっても、正常
な動作を保証する必要がある。さらに、アンチフューズ
アドレス検出回路の動作を検証するとともに、プログラ
ム素子の初期不良を除去する必要がある。
【００２４】また、半導体集積回路装置に適用した場
合、回路素子数を減らしてレイアウト面積を減少させる
必要がある。
合、回路素子数を減らしてレイアウト面積を減少させる
必要がある。
【００２５】そこで、本発明は係る問題を解決するため
になされたものであり、その目的は、プログラム素子と
してアンチフューズを用いた場合であっても、その切断
による周辺素子への影響を抑えることができる入力保護
回路を提供することにある。
になされたものであり、その目的は、プログラム素子と
してアンチフューズを用いた場合であっても、その切断
による周辺素子への影響を抑えることができる入力保護
回路を提供することにある。
【００２６】また、本発明の他の目的は、プログラム素
子としてアンチフューズを用いた場合に、安定して確実
にアンチフューズを切断することができるアンチフュー
ズアドレス検出回路を提供することにある。
子としてアンチフューズを用いた場合に、安定して確実
にアンチフューズを切断することができるアンチフュー
ズアドレス検出回路を提供することにある。
【００２７】また、本発明の他の目的は、高電圧を印加
することによりプログラムを行なうアンチフューズアド
レス検出回路を冗長判定回路に使用する際に、周辺回路
への高電圧の影響を抑え、レイアウト面積の小さい半導
体集積回路装置を提供することにある。
することによりプログラムを行なうアンチフューズアド
レス検出回路を冗長判定回路に使用する際に、周辺回路
への高電圧の影響を抑え、レイアウト面積の小さい半導
体集積回路装置を提供することにある。
【００２８】さらに、本発明の他の目的は、高電圧を印
加することによりプログラムを行なうアンチフューズア
ドレス検出回路を冗長判定回路に使用した場合に、確実
に冗長判定を行なうことができる半導体集積回路装置を
提供することにある。
加することによりプログラムを行なうアンチフューズア
ドレス検出回路を冗長判定回路に使用した場合に、確実
に冗長判定を行なうことができる半導体集積回路装置を
提供することにある。
【００２９】
【課題を解決するための手段】請求項１に係るアンチフ
ューズアドレス検出回路は、容量型の構造を有し、高電
圧を印加されることにより容量型の構造が切断されると
低抵抗体に変化するアンチフューズと、アンチフューズ
の一方の端子に接続された第１のノードと、アンチフュ
ーズの他方の端子に接続された第２のノードと、アンチ
フューズを切断するプログラムモードにおいて、第１の
ノードに、アンチフューズを切断するために必要な高電
圧を供給する第１の供給手段と、第２のノードに電圧を
供給する第２の供給手段と、第２のノードの電圧に応答
して、第１の供給手段から第１のノードへの電圧供給を
制御する制御手段とを備える。
ューズアドレス検出回路は、容量型の構造を有し、高電
圧を印加されることにより容量型の構造が切断されると
低抵抗体に変化するアンチフューズと、アンチフューズ
の一方の端子に接続された第１のノードと、アンチフュ
ーズの他方の端子に接続された第２のノードと、アンチ
フューズを切断するプログラムモードにおいて、第１の
ノードに、アンチフューズを切断するために必要な高電
圧を供給する第１の供給手段と、第２のノードに電圧を
供給する第２の供給手段と、第２のノードの電圧に応答
して、第１の供給手段から第１のノードへの電圧供給を
制御する制御手段とを備える。
【００３０】請求項２に係るアンチフューズアドレス検
出回路は、請求項１に係るアンチフューズアドレス検出
回路であって、第２の供給手段は、プログラムモードの
開始時点において第２のノードに第１の電圧を供給し、
プログラムモードの開始以降は第２のノードに第１の電
圧より高い電圧を供給し、制御手段は、第２のノードの
第１の電圧に応答してオンし、第２のノードが所定の電
圧を越えるとオフするトランジスタを含む。
出回路は、請求項１に係るアンチフューズアドレス検出
回路であって、第２の供給手段は、プログラムモードの
開始時点において第２のノードに第１の電圧を供給し、
プログラムモードの開始以降は第２のノードに第１の電
圧より高い電圧を供給し、制御手段は、第２のノードの
第１の電圧に応答してオンし、第２のノードが所定の電
圧を越えるとオフするトランジスタを含む。
【００３１】請求項３に係るアンチフューズアドレス検
出回路は、請求項２に係るアンチフューズアドレス検出
回路であって、コモンノードと、入力した比較アドレス
信号に応答して、アンチフューズが切断されたか否かを
検出し、検出結果に基づきコモンノードを充放電する検
出手段とをさらに備える。
出回路は、請求項２に係るアンチフューズアドレス検出
回路であって、コモンノードと、入力した比較アドレス
信号に応答して、アンチフューズが切断されたか否かを
検出し、検出結果に基づきコモンノードを充放電する検
出手段とをさらに備える。
【００３２】請求項４に係るアンチフューズアドレス検
出回路は、請求項３に係るアンチフューズアドレス検出
回路であって、プログラムモードにおいて、アンチフュ
ーズの切断状態を検査するための試験手段をさらに備
え、第２の供給手段は、試験手段の制御に基づき、アン
チフューズの切断状態を検査するためのプログラムチェ
ックモードの開始時点で第２のノードに第１の電圧を供
給し、プログラムチェックモードの開始時点以降は第１
の電圧より高い電圧を供給し、検出手段は、試験手段に
より、対応する比較アドレスを受ける。
出回路は、請求項３に係るアンチフューズアドレス検出
回路であって、プログラムモードにおいて、アンチフュ
ーズの切断状態を検査するための試験手段をさらに備
え、第２の供給手段は、試験手段の制御に基づき、アン
チフューズの切断状態を検査するためのプログラムチェ
ックモードの開始時点で第２のノードに第１の電圧を供
給し、プログラムチェックモードの開始時点以降は第１
の電圧より高い電圧を供給し、検出手段は、試験手段に
より、対応する比較アドレスを受ける。
【００３３】請求項５に係るアンチフューズアドレス検
出回路は、請求項３に係るアンチフューズアドレス検出
回路であって、アンチフューズの初期不良を検査するた
めの初期不良試験手段をさらに備え、第２の供給手段
は、初期不良試験手段の制御に基づき、アンチフューズ
の初期不良を検査するための初期不良チェックモードの
開始時点で第２のノードに第１の電圧を供給し、初期不
良チェックモードの開始時点以降は第１の電圧より高い
電圧を供給し、検出手段は、初期不良試験手段より、対
応する比較アドレスを受ける。
出回路は、請求項３に係るアンチフューズアドレス検出
回路であって、アンチフューズの初期不良を検査するた
めの初期不良試験手段をさらに備え、第２の供給手段
は、初期不良試験手段の制御に基づき、アンチフューズ
の初期不良を検査するための初期不良チェックモードの
開始時点で第２のノードに第１の電圧を供給し、初期不
良チェックモードの開始時点以降は第１の電圧より高い
電圧を供給し、検出手段は、初期不良試験手段より、対
応する比較アドレスを受ける。
【００３４】請求項６に係る半導体集積回路装置は、複
数のメモリセルと、複数のメモリセルのうちの不良のメ
モリセルと置換する複数の冗長セルと、プログラムモー
ドにおいて、不良のメモリセルに対応するプログラムア
ドレスを予めプログラムし、リードモードにおいて、入
力した比較アドレスに応答して冗長セルを使用している
か否かを判定して判定結果を出力する複数のアンチフュ
ーズアドレス検出手段とを備え、複数のアンチフューズ
アドレス検出手段のそれぞれは、容量型の構造を有し、
高電圧を印加されることにより容量型の構造が切断され
ると低抵抗体に変化するアンチフューズと、アンチフュ
ーズの一方の端子に接続された第１のノードと、アンチ
フューズの他方の端子に接続された第２のノードと、プ
ログラムモードにおいて、第１のノードにアンチフュー
ズを切断するために必要な高電圧を供給する第１の供給
手段と、第２のノードに電圧を供給する第２の供給手段
と、第２のノードの電圧に応答して、第１の供給手段か
ら第１のノードへの電圧供給を制御する制御手段と、判
定結果を出力するコモンノードと、リードモードにおい
て、対応する比較アドレスに応答して対応するアンチフ
ューズの切断状態を判定し、判定結果に基づきコモンノ
ードを充放電する検出手段とを含み、リードモードにお
いて、コモンノードのそれぞれの信号に応答して、対応
するメモリセル、または対応する冗長セルを選択する選
択手段をさらに備える。
数のメモリセルと、複数のメモリセルのうちの不良のメ
モリセルと置換する複数の冗長セルと、プログラムモー
ドにおいて、不良のメモリセルに対応するプログラムア
ドレスを予めプログラムし、リードモードにおいて、入
力した比較アドレスに応答して冗長セルを使用している
か否かを判定して判定結果を出力する複数のアンチフュ
ーズアドレス検出手段とを備え、複数のアンチフューズ
アドレス検出手段のそれぞれは、容量型の構造を有し、
高電圧を印加されることにより容量型の構造が切断され
ると低抵抗体に変化するアンチフューズと、アンチフュ
ーズの一方の端子に接続された第１のノードと、アンチ
フューズの他方の端子に接続された第２のノードと、プ
ログラムモードにおいて、第１のノードにアンチフュー
ズを切断するために必要な高電圧を供給する第１の供給
手段と、第２のノードに電圧を供給する第２の供給手段
と、第２のノードの電圧に応答して、第１の供給手段か
ら第１のノードへの電圧供給を制御する制御手段と、判
定結果を出力するコモンノードと、リードモードにおい
て、対応する比較アドレスに応答して対応するアンチフ
ューズの切断状態を判定し、判定結果に基づきコモンノ
ードを充放電する検出手段とを含み、リードモードにお
いて、コモンノードのそれぞれの信号に応答して、対応
するメモリセル、または対応する冗長セルを選択する選
択手段をさらに備える。
【００３５】請求項７に係る半導体集積回路装置は、請
求項６に係る半導体集積回路装置であって、第２の供給
手段は、プログラムモードの開始時点において、対応す
るプログラムアドレスに応答して第２のノードに第１の
電圧を供給し、プログラムモードの開始以降は第２のノ
ードに第１の電圧より高い電圧を供給し、制御手段は、
第２のノードの第１の電圧に応答してオンし、第２のノ
ードが所定の電圧を越えるとオフするトランジスタを含
む。
求項６に係る半導体集積回路装置であって、第２の供給
手段は、プログラムモードの開始時点において、対応す
るプログラムアドレスに応答して第２のノードに第１の
電圧を供給し、プログラムモードの開始以降は第２のノ
ードに第１の電圧より高い電圧を供給し、制御手段は、
第２のノードの第１の電圧に応答してオンし、第２のノ
ードが所定の電圧を越えるとオフするトランジスタを含
む。
【００３６】請求項８に係る半導体集積回路装置は、請
求項７に係る半導体集積回路装置であって、プログラム
モードにおいて、アンチフューズの切断状態を検査する
ための試験手段をさらに備える。
求項７に係る半導体集積回路装置であって、プログラム
モードにおいて、アンチフューズの切断状態を検査する
ための試験手段をさらに備える。
【００３７】請求項９に係る半導体集積回路装置は、請
求項７に係る半導体集積回路装置であって、アンチフュ
ーズの初期不良を検査するための初期不良試験手段と、
初期不良試験手段の出力に基づき、初期不良を有するア
ンチフューズアドレス検出手段を非選択にする選択手段
とさらに備える。
求項７に係る半導体集積回路装置であって、アンチフュ
ーズの初期不良を検査するための初期不良試験手段と、
初期不良試験手段の出力に基づき、初期不良を有するア
ンチフューズアドレス検出手段を非選択にする選択手段
とさらに備える。
【００３８】請求項１０に係る半導体集積回路装置は、
請求項７に係る半導体集積回路装置であって、アンチフ
ューズのそれぞれに対して配置される入力保護手段をさ
らに備え、入力保護手段は、対応するアンチフューズに
おける高電圧の印加領域に接続されるバイポーラトラン
ジスタと、バイポーラトランジスタのゲート領域の電圧
を外部から調整する電圧調整手段と、アンチフューズを
覆うように配置されるシールド層とを含む。
請求項７に係る半導体集積回路装置であって、アンチフ
ューズのそれぞれに対して配置される入力保護手段をさ
らに備え、入力保護手段は、対応するアンチフューズに
おける高電圧の印加領域に接続されるバイポーラトラン
ジスタと、バイポーラトランジスタのゲート領域の電圧
を外部から調整する電圧調整手段と、アンチフューズを
覆うように配置されるシールド層とを含む。
【００３９】請求項１１に係るアンチフューズアドレス
検出回路は、容量型の構造を有し、高電圧を印加される
ことにより容量型の構造を切断すると低抵抗体に変化す
るアンチフューズと、アンチフューズの一方の端子に接
続された第１のノードと、アンチフューズの他方の端子
に接続された第２のノードと、アンチフューズを切断す
るプログラムモードにおいて、第１のノードに、アンチ
フューズを切断するために必要な高電圧を供給し、プロ
グラムモード以外のモードにおいて、第１のノードに、
高電圧より低い電圧を供給する第１の供給手段と、第２
のノードに電圧を供給する第２の供給手段と、第２のノ
ードの電圧をモニタして、対応するアンチフューズの切
断状態を示す信号をラッチして出力する出力手段と、出
力手段においてラッチした信号に応答して、第２のノー
ドを流れる電流量を制御する電流制御手段とを備える。
検出回路は、容量型の構造を有し、高電圧を印加される
ことにより容量型の構造を切断すると低抵抗体に変化す
るアンチフューズと、アンチフューズの一方の端子に接
続された第１のノードと、アンチフューズの他方の端子
に接続された第２のノードと、アンチフューズを切断す
るプログラムモードにおいて、第１のノードに、アンチ
フューズを切断するために必要な高電圧を供給し、プロ
グラムモード以外のモードにおいて、第１のノードに、
高電圧より低い電圧を供給する第１の供給手段と、第２
のノードに電圧を供給する第２の供給手段と、第２のノ
ードの電圧をモニタして、対応するアンチフューズの切
断状態を示す信号をラッチして出力する出力手段と、出
力手段においてラッチした信号に応答して、第２のノー
ドを流れる電流量を制御する電流制御手段とを備える。
【００４０】請求項１２に係るアンチフューズアドレス
検出回路は、請求項１１に係るアンチフューズアドレス
検出回路であって、第２のノードに一方の導通端子が接
続され、アドレス信号に応答してオン／オフするトラン
ジスタをさらに含み、電流制御手段は、トランジスタの
他方の導通端子と接地電位との間に接続され、出力手段
においてラッチした信号に応答してオン／オフするディ
カップルトランジスタを含み、出力手段は、インバータ
と、インバータに対して、アンチフューズが切断するタ
イミングで所定の電位を供給し、アンチフューズが切断
するタイミング以外では第２のノードの信号を供給する
スイッチ手段と、インバータの出力と第２のノードの信
号を入力に受けるＮＡＮＤ回路で構成されるラッチ手段
とを含む。請求項１３に係るアンチフューズアドレス検
出回路は、請求項１１に係るアンチフューズアドレス検
出回路であって、第２のノードに一方の導通端子が接続
され、アドレス信号に応答してオン／オフするトランジ
スタをさらに含み、電流制御手段は、トランジスタの他
方の導通端子と接地電位との間に接続され、出力手段に
おいてラッチした信号に応答してオン／オフするディカ
ップルトランジスタを含み、出力手段は、第２のノード
の信号と基準電位とを比較して、比較結果をラッチして
出力する比較手段を含む。
検出回路は、請求項１１に係るアンチフューズアドレス
検出回路であって、第２のノードに一方の導通端子が接
続され、アドレス信号に応答してオン／オフするトラン
ジスタをさらに含み、電流制御手段は、トランジスタの
他方の導通端子と接地電位との間に接続され、出力手段
においてラッチした信号に応答してオン／オフするディ
カップルトランジスタを含み、出力手段は、インバータ
と、インバータに対して、アンチフューズが切断するタ
イミングで所定の電位を供給し、アンチフューズが切断
するタイミング以外では第２のノードの信号を供給する
スイッチ手段と、インバータの出力と第２のノードの信
号を入力に受けるＮＡＮＤ回路で構成されるラッチ手段
とを含む。請求項１３に係るアンチフューズアドレス検
出回路は、請求項１１に係るアンチフューズアドレス検
出回路であって、第２のノードに一方の導通端子が接続
され、アドレス信号に応答してオン／オフするトランジ
スタをさらに含み、電流制御手段は、トランジスタの他
方の導通端子と接地電位との間に接続され、出力手段に
おいてラッチした信号に応答してオン／オフするディカ
ップルトランジスタを含み、出力手段は、第２のノード
の信号と基準電位とを比較して、比較結果をラッチして
出力する比較手段を含む。
【００４１】請求項１４に係る半導体集積回路装置は、
複数のメモリセルと、複数のメモリセルのうちの不良の
メモリセルと置換する複数の冗長セルと、プログラムモ
ードにおいて、不良のメモリセルに対応するアドレスを
予めプログラムし、リードモードにおいて、入力した比
較アドレスに応答して冗長セルを使用しているか否かを
判定して判定結果を出力する複数のアンチフューズアド
レス検出手段とを備え、複数のアンチフューズアドレス
検出手段のそれぞれは、容量型の構造を有し、高電圧を
印加されることにより容量型の構造を切断すると低抵抗
体に変化するアンチフューズと、アンチフューズの一方
の端子に接続された第１のノードと、アンチフューズの
他方の端子に接続された第２のノードと、アンチフュー
ズを切断するプログラムモードにおいて、第１のノード
に、アンチフューズを切断するために必要な高電圧を供
給し、プログラムモード以外のモードにおいて、第１の
ノードに、高電圧より低い電圧を供給する第１の供給手
段と、第２のノードに電圧を供給する第２の供給手段
と、第２のノードの電圧をモニタして、対応するアンチ
フューズの切断状態を示す信号をラッチして出力する出
力手段と、出力手段においてラッチした信号に応答し
て、第２のノードを流れる電流量を制御する電流制御手
段と、リードモードにおいて、対応する比較アドレスに
応答して対応するアンチフューズの切断状態を検出する
検出手段とを含み、リードモードにおいて、検出手段の
それぞれの検出結果に応答して、対応するメモリセル、
または対応する冗長セルを選択する選択手段をさらに備
える。
複数のメモリセルと、複数のメモリセルのうちの不良の
メモリセルと置換する複数の冗長セルと、プログラムモ
ードにおいて、不良のメモリセルに対応するアドレスを
予めプログラムし、リードモードにおいて、入力した比
較アドレスに応答して冗長セルを使用しているか否かを
判定して判定結果を出力する複数のアンチフューズアド
レス検出手段とを備え、複数のアンチフューズアドレス
検出手段のそれぞれは、容量型の構造を有し、高電圧を
印加されることにより容量型の構造を切断すると低抵抗
体に変化するアンチフューズと、アンチフューズの一方
の端子に接続された第１のノードと、アンチフューズの
他方の端子に接続された第２のノードと、アンチフュー
ズを切断するプログラムモードにおいて、第１のノード
に、アンチフューズを切断するために必要な高電圧を供
給し、プログラムモード以外のモードにおいて、第１の
ノードに、高電圧より低い電圧を供給する第１の供給手
段と、第２のノードに電圧を供給する第２の供給手段
と、第２のノードの電圧をモニタして、対応するアンチ
フューズの切断状態を示す信号をラッチして出力する出
力手段と、出力手段においてラッチした信号に応答し
て、第２のノードを流れる電流量を制御する電流制御手
段と、リードモードにおいて、対応する比較アドレスに
応答して対応するアンチフューズの切断状態を検出する
検出手段とを含み、リードモードにおいて、検出手段の
それぞれの検出結果に応答して、対応するメモリセル、
または対応する冗長セルを選択する選択手段をさらに備
える。
【００４２】請求項１５に係る半導体集積回路装置は、
請求項１４に係る半導体集積回路装置であって、複数の
アンチフューズアドレス検出手段のそれぞれは、第２の
ノードに一方の導通端子が接続され、アドレスに応答し
てオン／オフするトランジスタをさらに備え、電流制御
手段は、トランジスタの他方の導通端子と接地電位との
間に接続され、出力手段においてラッチした信号に応答
してオン／オフするディカップルトランジスタを含み、
出力手段は、インバータと、インバータに対して、アン
チフューズが切断するタイミングで所定の電位を供給
し、アンチフューズが切断するタイミング以外では第２
のノードの信号を供給するスイッチ手段と、インバータ
の出力と第２のノードの信号を入力に受けるＮＡＮＤ回
路で構成されるラッチ手段とを含む。
請求項１４に係る半導体集積回路装置であって、複数の
アンチフューズアドレス検出手段のそれぞれは、第２の
ノードに一方の導通端子が接続され、アドレスに応答し
てオン／オフするトランジスタをさらに備え、電流制御
手段は、トランジスタの他方の導通端子と接地電位との
間に接続され、出力手段においてラッチした信号に応答
してオン／オフするディカップルトランジスタを含み、
出力手段は、インバータと、インバータに対して、アン
チフューズが切断するタイミングで所定の電位を供給
し、アンチフューズが切断するタイミング以外では第２
のノードの信号を供給するスイッチ手段と、インバータ
の出力と第２のノードの信号を入力に受けるＮＡＮＤ回
路で構成されるラッチ手段とを含む。
【００４３】請求項１６に係る半導体集積回路装置は、
請求項１４に係る半導体集積回路装置であって、複数の
アンチフューズアドレス検出手段のそれぞれは、第２の
ノードに一方の導通端子が接続され、アドレスに応答し
てオン／オフするトランジスタをさらに含み、電流制御
手段は、トランジスタの他方の導通端子と接地電位との
間に接続され、出力手段においてラッチした信号に応答
してオン／オフするディカップルトランジスタを含み、
出力手段は、第２のノードの信号と基準電位とを比較し
て、比較結果をラッチして出力する比較手段を含む。
請求項１４に係る半導体集積回路装置であって、複数の
アンチフューズアドレス検出手段のそれぞれは、第２の
ノードに一方の導通端子が接続され、アドレスに応答し
てオン／オフするトランジスタをさらに含み、電流制御
手段は、トランジスタの他方の導通端子と接地電位との
間に接続され、出力手段においてラッチした信号に応答
してオン／オフするディカップルトランジスタを含み、
出力手段は、第２のノードの信号と基準電位とを比較し
て、比較結果をラッチして出力する比較手段を含む。
【００４４】請求項１７に係るアンチフューズアドレス
検出回路は、容量型の構造を有し、高電圧を印加される
ことにより容量型の構造を切断すると低抵抗体に変化す
るアンチフューズと、アンチフューズの一方の端子に接
続された第１のノードと、アンチフューズの他方の端子
に接続された第２のノードと、第２のノードに電圧を供
給する第２の供給手段と、第２のノードの電圧に応答し
て、アンチフューズの切断状態を示す信号をラッチして
出力する出力手段と、出力手段においてラッチした信号
に応答して、第２のノードを流れる電流量を制御する電
流制御手段と、第２のノードを流れる電流量をモニタす
るモニタ手段と、アンチフューズを切断するプログラム
モードにおいて、モニタ手段の出力に基づき第１のノー
ドにアンチフューズを切断するために必要な高電圧を供
給し、プログラムモード以外のモードにおいて、第１の
ノードに高電圧より低い電圧を供給する第１の供給手段
とを備える。
検出回路は、容量型の構造を有し、高電圧を印加される
ことにより容量型の構造を切断すると低抵抗体に変化す
るアンチフューズと、アンチフューズの一方の端子に接
続された第１のノードと、アンチフューズの他方の端子
に接続された第２のノードと、第２のノードに電圧を供
給する第２の供給手段と、第２のノードの電圧に応答し
て、アンチフューズの切断状態を示す信号をラッチして
出力する出力手段と、出力手段においてラッチした信号
に応答して、第２のノードを流れる電流量を制御する電
流制御手段と、第２のノードを流れる電流量をモニタす
るモニタ手段と、アンチフューズを切断するプログラム
モードにおいて、モニタ手段の出力に基づき第１のノー
ドにアンチフューズを切断するために必要な高電圧を供
給し、プログラムモード以外のモードにおいて、第１の
ノードに高電圧より低い電圧を供給する第１の供給手段
とを備える。
【００４５】請求項１８に係るアンチフューズアドレス
検出回路は、請求項１７に係るアンチフューズアドレス
検出回路であって、第２のノードに一方の導通端子が接
続され、アドレス信号に応答してオン／オフするトラン
ジスタをさらに含み、電流制御手段は、トランジスタの
他方の導通端子と接地電位との間に接続され、出力手段
においてラッチした信号に応答してオン／オフするディ
カップルトランジスタを含み、第１の供給手段は、アン
チフューズを切断するプログラムモードにおいて、第１
のノードに所定の高電圧を供給する手段と、アンチフュ
ーズに所定の高電圧を印加するタイミングから所定の時
間だけ遅延してフラグ信号を発生する手段と、フラグ信
号およびモニタ手段の出力に応答して、パルス電圧を発
生するパルス電圧発生手段と、パルス電圧発生手段と第
１のノードとの間に配置され、パルス電圧に応答して、
第１のノードにおける電圧を上昇させる電圧調整手段と
を含む。
検出回路は、請求項１７に係るアンチフューズアドレス
検出回路であって、第２のノードに一方の導通端子が接
続され、アドレス信号に応答してオン／オフするトラン
ジスタをさらに含み、電流制御手段は、トランジスタの
他方の導通端子と接地電位との間に接続され、出力手段
においてラッチした信号に応答してオン／オフするディ
カップルトランジスタを含み、第１の供給手段は、アン
チフューズを切断するプログラムモードにおいて、第１
のノードに所定の高電圧を供給する手段と、アンチフュ
ーズに所定の高電圧を印加するタイミングから所定の時
間だけ遅延してフラグ信号を発生する手段と、フラグ信
号およびモニタ手段の出力に応答して、パルス電圧を発
生するパルス電圧発生手段と、パルス電圧発生手段と第
１のノードとの間に配置され、パルス電圧に応答して、
第１のノードにおける電圧を上昇させる電圧調整手段と
を含む。
【００４６】請求項１９に係る半導体集積回路装置は、
複数のメモリセルと、複数のメモリセルのうちの不良の
メモリセルと置換する複数の冗長セルと、プログラムモ
ードにおいて、不良のメモリセルに対応するアドレスを
予めプログラムし、リードモードにおいて、入力した比
較アドレスに応答して冗長セルを使用しているか否かを
判定して判定結果を出力する複数のアンチフューズアド
レス検出手段とを備え、複数のアンチフューズアドレス
検出手段のそれぞれは、容量型の構造を有し、高電圧を
印加されることにより容量型の構造を切断すると低抵抗
体に変化するアンチフューズと、アンチフューズの一方
の端子に接続された第１のノードと、アンチフューズの
他方の端子に接続された第２のノードと、第２のノード
に電圧を供給する第２の供給手段と、第２のノードの電
圧に応答して、アンチフューズの切断状態を示す信号を
ラッチして出力する出力手段と、出力手段においてラッ
チした信号に応答して、第２のノードを流れる電流量を
制御する電流制御手段と、第２のノードを流れる電流量
をモニタするモニタ手段と、アンチフューズを切断する
プログラムモードにおいて、モニタ手段の出力に基づき
第１のノードにアンチフューズを切断するために必要な
高電圧を供給し、プログラムモード以外のモードにおい
て、第１のノードに高電圧より低い電圧を供給する第１
の供給手段と、リードモードにおいて、対応する比較ア
ドレスに応答して対応するアンチフューズの切断状態を
検出する検出手段とを含み、リードモードにおいて、検
出手段のそれぞれの検出結果に応答して、対応するメモ
リセル、または対応する冗長セルを選択する選択手段を
さらに備える。
複数のメモリセルと、複数のメモリセルのうちの不良の
メモリセルと置換する複数の冗長セルと、プログラムモ
ードにおいて、不良のメモリセルに対応するアドレスを
予めプログラムし、リードモードにおいて、入力した比
較アドレスに応答して冗長セルを使用しているか否かを
判定して判定結果を出力する複数のアンチフューズアド
レス検出手段とを備え、複数のアンチフューズアドレス
検出手段のそれぞれは、容量型の構造を有し、高電圧を
印加されることにより容量型の構造を切断すると低抵抗
体に変化するアンチフューズと、アンチフューズの一方
の端子に接続された第１のノードと、アンチフューズの
他方の端子に接続された第２のノードと、第２のノード
に電圧を供給する第２の供給手段と、第２のノードの電
圧に応答して、アンチフューズの切断状態を示す信号を
ラッチして出力する出力手段と、出力手段においてラッ
チした信号に応答して、第２のノードを流れる電流量を
制御する電流制御手段と、第２のノードを流れる電流量
をモニタするモニタ手段と、アンチフューズを切断する
プログラムモードにおいて、モニタ手段の出力に基づき
第１のノードにアンチフューズを切断するために必要な
高電圧を供給し、プログラムモード以外のモードにおい
て、第１のノードに高電圧より低い電圧を供給する第１
の供給手段と、リードモードにおいて、対応する比較ア
ドレスに応答して対応するアンチフューズの切断状態を
検出する検出手段とを含み、リードモードにおいて、検
出手段のそれぞれの検出結果に応答して、対応するメモ
リセル、または対応する冗長セルを選択する選択手段を
さらに備える。
【００４７】請求項２０に係る半導体集積回路装置は、
請求項１９に係る半導体集積回路装置であって、複数の
アンチフューズアドレス検出手段のそれぞれは、第２の
ノードに一方の導通端子が接続され、アドレスに応答し
てオン／オフするトランジスタをさらに含み、電流制御
手段は、トランジスタの他方の導通端子と接地電位との
間に接続され、出力手段のラッチした信号に応答してオ
ン／オフするディカップルトランジスタを含み、第１の
供給手段は、アンチフューズを切断するプログラムモー
ドにおいて、第１のノードに所定の高電圧を供給する手
段と、アンチフューズに所定の高電圧を印加するタイミ
ングから所定の時間だけ遅延してフラグ信号を発生する
手段と、フラグ信号およびモニタ手段の出力に応答し
て、パルス電圧を発生するパルス電圧発生手段と、パル
ス電圧発生手段と第１のノードとの間に配置され、パル
ス電圧に応答して、第１のノードにおける電圧を上昇さ
せる電圧調整手段とを含む。
請求項１９に係る半導体集積回路装置であって、複数の
アンチフューズアドレス検出手段のそれぞれは、第２の
ノードに一方の導通端子が接続され、アドレスに応答し
てオン／オフするトランジスタをさらに含み、電流制御
手段は、トランジスタの他方の導通端子と接地電位との
間に接続され、出力手段のラッチした信号に応答してオ
ン／オフするディカップルトランジスタを含み、第１の
供給手段は、アンチフューズを切断するプログラムモー
ドにおいて、第１のノードに所定の高電圧を供給する手
段と、アンチフューズに所定の高電圧を印加するタイミ
ングから所定の時間だけ遅延してフラグ信号を発生する
手段と、フラグ信号およびモニタ手段の出力に応答し
て、パルス電圧を発生するパルス電圧発生手段と、パル
ス電圧発生手段と第１のノードとの間に配置され、パル
ス電圧に応答して、第１のノードにおける電圧を上昇さ
せる電圧調整手段とを含む。
【００４８】請求項２１に係るアンチフューズアドレス
検出回路は、容量型の構造を有し、高電圧を印加される
ことにより容量型の構造が切断されると低抵抗体に変化
するアンチフューズと、アンチフューズの一方の端子に
接続された第１のノードと、アンチフューズの他方の端
子に接続された第２のノードと、アンチフューズを切断
するプログラムモードにおいて、第１のノードに、アン
チフューズを切断するために必要な高電圧を供給し、ア
ンチフューズの切断状態を読出す読出モードにおいて、
第１のノードに、高電圧より低い電圧を供給する電圧供
給手段と、第２のノードに電圧を供給する第２の供給手
段と、第２のノードの電圧に基づき、アンチフューズの
切断状態を示す信号を出力する出力手段と、第２のノー
ドを流れる電流をモニタし、モニタ結果に基づき、第２
のノードを流れる電流を制御する電流制御手段とを備え
る。
検出回路は、容量型の構造を有し、高電圧を印加される
ことにより容量型の構造が切断されると低抵抗体に変化
するアンチフューズと、アンチフューズの一方の端子に
接続された第１のノードと、アンチフューズの他方の端
子に接続された第２のノードと、アンチフューズを切断
するプログラムモードにおいて、第１のノードに、アン
チフューズを切断するために必要な高電圧を供給し、ア
ンチフューズの切断状態を読出す読出モードにおいて、
第１のノードに、高電圧より低い電圧を供給する電圧供
給手段と、第２のノードに電圧を供給する第２の供給手
段と、第２のノードの電圧に基づき、アンチフューズの
切断状態を示す信号を出力する出力手段と、第２のノー
ドを流れる電流をモニタし、モニタ結果に基づき、第２
のノードを流れる電流を制御する電流制御手段とを備え
る。
【００４９】請求項２２に係るアンチフューズアドレス
検出回路は、請求項２１に係るアンチフューズアドレス
検出回路であって、第２のノードに一方の導通端子が接
続され、アドレス信号に応答してオン／オフするトラン
ジスタをさらに含み、電流制御手段は、所定の電流を供
給する電流供給手段と、トランジスタの他方の導通端子
と接地電位との間に接続され、電流供給手段の出力する
電流とトランジスタを流れる電流とに基づきオン／オフ
するディカップルトランジスタを含む。
検出回路は、請求項２１に係るアンチフューズアドレス
検出回路であって、第２のノードに一方の導通端子が接
続され、アドレス信号に応答してオン／オフするトラン
ジスタをさらに含み、電流制御手段は、所定の電流を供
給する電流供給手段と、トランジスタの他方の導通端子
と接地電位との間に接続され、電流供給手段の出力する
電流とトランジスタを流れる電流とに基づきオン／オフ
するディカップルトランジスタを含む。
【００５０】請求項２３に係る半導体集積回路装置は、
複数のメモリセルと、複数のメモリセルのうちの不良の
メモリセルと置換する複数の冗長セルと、プログラムモ
ードにおいて、不良のメモリセルに対応するアドレスを
予めプログラムし、リードモードにおいて、入力した比
較アドレスに応答して冗長セルを使用しているか否かを
判定して判定結果を出力する複数のアンチフューズアド
レス検出手段とを備え、複数のアンチフューズアドレス
検出手段のそれぞれは、容量型の構造を有し、高電圧を
印加されることにより容量型の構造が切断されると低抵
抗体に変化するアンチフューズと、アンチフューズの一
方の端子に接続された第１のノードと、アンチフューズ
の他方の端子に接続された第２のノードと、アンチフュ
ーズを切断するプログラムモードにおいて、第１のノー
ドに、アンチフューズを切断するために必要な高電圧を
供給し、アンチフューズの切断状態を読出す読出モード
において、第１のノードに、高電圧より低い電圧を供給
する電圧供給手段と、第２のノードに電圧を供給する第
２の供給手段と、第２のノードの電圧に基づき、アンチ
フューズの切断状態を示す信号を出力する出力手段と、
第２のノードを流れる電流をモニタし、モニタ結果に基
づき、第２のノードを流れる電流を制御する電流制御手
段と、リードモードにおいて、対応する比較アドレスに
応答して対応するアンチフューズの切断状態を検出する
検出手段とを含み、リードモードにおいて、検出手段の
それぞれの検出結果に応答して、対応するメモリセル、
または対応する冗長セルを選択する選択手段をさらに備
える。
複数のメモリセルと、複数のメモリセルのうちの不良の
メモリセルと置換する複数の冗長セルと、プログラムモ
ードにおいて、不良のメモリセルに対応するアドレスを
予めプログラムし、リードモードにおいて、入力した比
較アドレスに応答して冗長セルを使用しているか否かを
判定して判定結果を出力する複数のアンチフューズアド
レス検出手段とを備え、複数のアンチフューズアドレス
検出手段のそれぞれは、容量型の構造を有し、高電圧を
印加されることにより容量型の構造が切断されると低抵
抗体に変化するアンチフューズと、アンチフューズの一
方の端子に接続された第１のノードと、アンチフューズ
の他方の端子に接続された第２のノードと、アンチフュ
ーズを切断するプログラムモードにおいて、第１のノー
ドに、アンチフューズを切断するために必要な高電圧を
供給し、アンチフューズの切断状態を読出す読出モード
において、第１のノードに、高電圧より低い電圧を供給
する電圧供給手段と、第２のノードに電圧を供給する第
２の供給手段と、第２のノードの電圧に基づき、アンチ
フューズの切断状態を示す信号を出力する出力手段と、
第２のノードを流れる電流をモニタし、モニタ結果に基
づき、第２のノードを流れる電流を制御する電流制御手
段と、リードモードにおいて、対応する比較アドレスに
応答して対応するアンチフューズの切断状態を検出する
検出手段とを含み、リードモードにおいて、検出手段の
それぞれの検出結果に応答して、対応するメモリセル、
または対応する冗長セルを選択する選択手段をさらに備
える。
【００５１】請求項２４に係る半導体集積回路装置は、
請求項２３に係る半導体集積回路装置であって、所定の
電流を供給する電流供給手段をさらに備え、複数のアン
チフューズアドレス検出手段のそれぞれは、第２のノー
ドに一方の導通端子が接続され、アドレス信号に応答し
てオン／オフするトランジスタをさらに含み、電流制御
手段は、トランジスタの他方の導通端子と接地電位との
間に接続され、電流供給手段の出力する電流とトランジ
スタを流れる電流とに基づきオン／オフするディカップ
ルトランジスタを含む。
請求項２３に係る半導体集積回路装置であって、所定の
電流を供給する電流供給手段をさらに備え、複数のアン
チフューズアドレス検出手段のそれぞれは、第２のノー
ドに一方の導通端子が接続され、アドレス信号に応答し
てオン／オフするトランジスタをさらに含み、電流制御
手段は、トランジスタの他方の導通端子と接地電位との
間に接続され、電流供給手段の出力する電流とトランジ
スタを流れる電流とに基づきオン／オフするディカップ
ルトランジスタを含む。
【００５２】請求項２５に係る入力保護回路は、高電圧
が供給されるアンチフューズに対する入力保護回路であ
って、アンチフューズの高電圧が印加される領域におけ
る電流の経路を制御するように配置されるバイポーラト
ランジスタを備える。
が供給されるアンチフューズに対する入力保護回路であ
って、アンチフューズの高電圧が印加される領域におけ
る電流の経路を制御するように配置されるバイポーラト
ランジスタを備える。
【００５３】請求項２６に係る入力保護回路は、請求項
２５に係る入力保護回路であって、バイポーラトランジ
スタのゲート領域の電圧を外部から受ける信号により調
整する調整手段と、アンチフューズを覆うように配置す
るシールド層とをさらに備える。
２５に係る入力保護回路であって、バイポーラトランジ
スタのゲート領域の電圧を外部から受ける信号により調
整する調整手段と、アンチフューズを覆うように配置す
るシールド層とをさらに備える。
【００５４】請求項２７に係るアンチフューズアドレス
検出回路は、入力したプログラムアドレスに応答して、
高電圧を印加することによりプログラムを行ない、入力
した比較アドレスに対して、プログラム状態を判定して
出力するプログラム手段と、アンチフューズをシールド
するシールド層とを備える。
検出回路は、入力したプログラムアドレスに応答して、
高電圧を印加することによりプログラムを行ない、入力
した比較アドレスに対して、プログラム状態を判定して
出力するプログラム手段と、アンチフューズをシールド
するシールド層とを備える。
【００５５】請求項２８に係るアンチフューズアドレス
検出回路は、請求項２７に係るアンチフューズアドレス
検出回路であって、プログラム手段は、容量型の構造を
有し、高電圧が印加されることにより容量型の構造が切
断されると低抵抗体に変化するアンチフューズと、アン
チフューズの高電圧が印加される領域における電流の経
路を制御するように配置されるバイポーラトランジスタ
と、バイポーラトランジスタのベース領域における電圧
を外部から受ける信号により調節する調節手段とをさら
に含む。
検出回路は、請求項２７に係るアンチフューズアドレス
検出回路であって、プログラム手段は、容量型の構造を
有し、高電圧が印加されることにより容量型の構造が切
断されると低抵抗体に変化するアンチフューズと、アン
チフューズの高電圧が印加される領域における電流の経
路を制御するように配置されるバイポーラトランジスタ
と、バイポーラトランジスタのベース領域における電圧
を外部から受ける信号により調節する調節手段とをさら
に含む。
【００５６】
【発明の実施の形態】［実施の形態１］本発明の実施の
形態１における入力保護回路について説明する。本発明
の実施の形態１における入力保護回路は、高電圧を用い
る回路、たとえば、高電圧を印加してプログラムを行な
うアンチフューズに対し配置される。
形態１における入力保護回路について説明する。本発明
の実施の形態１における入力保護回路は、高電圧を用い
る回路、たとえば、高電圧を印加してプログラムを行な
うアンチフューズに対し配置される。
【００５７】図１および図２を用いて、本発明の実施の
形態１における入力保護回路を半導体集積回路装置に適
用した場合の構造について説明する。図１は、本発明の
実施の形態１におけるプログラム保護回路の構造を説明
するための断面図であり、図２は、図１に対応する平面
図である。図１および図２では、併せてプログラム素子
として機能するキャパシタＣ（アンチフューズ）を示し
ている。なお、図２において、記号１２５は、ガードリ
ングを示している。
形態１における入力保護回路を半導体集積回路装置に適
用した場合の構造について説明する。図１は、本発明の
実施の形態１におけるプログラム保護回路の構造を説明
するための断面図であり、図２は、図１に対応する平面
図である。図１および図２では、併せてプログラム素子
として機能するキャパシタＣ（アンチフューズ）を示し
ている。なお、図２において、記号１２５は、ガードリ
ングを示している。
【００５８】図１および図２を参照して、Ｐ型基板１０
０（半導体基板）に、Ｎ型ウェル１０２とＮ型活性領域
１１２とを所定の間隔で形成する。Ｎ型ウェル１０２
に、Ｐ型ウェル１０４とＮ型活性領域１１０とを所定の
間隔で形成する。Ｐ型ウェル１０４には、Ｎ型活性領域
１０６とＰ型活性領域１０８とを所定の間隔で形成す
る。Ｎ型活性領域１０６、Ｐ型ウェル１０４、およびＮ
型ウェル１０２は、寄生バイポーラを構成する。
０（半導体基板）に、Ｎ型ウェル１０２とＮ型活性領域
１１２とを所定の間隔で形成する。Ｎ型ウェル１０２
に、Ｐ型ウェル１０４とＮ型活性領域１１０とを所定の
間隔で形成する。Ｐ型ウェル１０４には、Ｎ型活性領域
１０６とＰ型活性領域１０８とを所定の間隔で形成す
る。Ｎ型活性領域１０６、Ｐ型ウェル１０４、およびＮ
型ウェル１０２は、寄生バイポーラを構成する。
【００５９】キャパシタＣは、電極１１４および１１
６、ならびに誘電体１１５で構成される。キャパシタＣ
の一方の電極１１６は、コンタクトホール１２０を介し
て第１層目のメタル配線Ｍ１ａに接続される。キャパシ
タＣの他方の電極１１４は、コンタクトホール１２４を
介してＮ型活性領域１１２に接続される。Ｎ型活性領域
１１２は、コンタクトホール１２２を介して第１層目の
メタル配線Ｍ１ｂに接続される。
６、ならびに誘電体１１５で構成される。キャパシタＣ
の一方の電極１１６は、コンタクトホール１２０を介し
て第１層目のメタル配線Ｍ１ａに接続される。キャパシ
タＣの他方の電極１１４は、コンタクトホール１２４を
介してＮ型活性領域１１２に接続される。Ｎ型活性領域
１１２は、コンタクトホール１２２を介して第１層目の
メタル配線Ｍ１ｂに接続される。
【００６０】キャパシタＣに対してプログラムを行なう
（アンチフューズの切断）場合には、第１層のメタル配
線Ｍ１ａに、外部から高電圧を供給する。印加された高
電圧により、誘電体１１５が破壊される。誘電体１１５
が破壊されることにより、キャパシタＣを介して流れる
電流量が変化する。第１層のメタル配線Ｍ１ｂに接続さ
れる図示しない内部回路において、キャパシタＣを流れ
る電流量の変化を検出する。たとえば、このようなキャ
パシタＣを冗長判定回路に用いた場合、電流量の変化に
基づき、不良アドレスの検出が行なわれる。
（アンチフューズの切断）場合には、第１層のメタル配
線Ｍ１ａに、外部から高電圧を供給する。印加された高
電圧により、誘電体１１５が破壊される。誘電体１１５
が破壊されることにより、キャパシタＣを介して流れる
電流量が変化する。第１層のメタル配線Ｍ１ｂに接続さ
れる図示しない内部回路において、キャパシタＣを流れ
る電流量の変化を検出する。たとえば、このようなキャ
パシタＣを冗長判定回路に用いた場合、電流量の変化に
基づき、不良アドレスの検出が行なわれる。
【００６１】Ｎ型活性領域１０６を、コンタクトホール
１１８を介してキャパシタＣの一方の電極１１６に接続
する。Ｐ型活性領域１０８に抵抗素子を配置する。本発
明の実施の形態１では、ＮＭＯＳトランジスタＮ５０
（抵抗素子）をＰ型活性領域１０８と接地電位との間に
接続する。ＮＭＯＳトランジスタＮ５０のゲート電極
に、調整電位Ｖｘを入力する。Ｎ型活性領域１１０を、
接地電位ＧＮＤに接続する。
１１８を介してキャパシタＣの一方の電極１１６に接続
する。Ｐ型活性領域１０８に抵抗素子を配置する。本発
明の実施の形態１では、ＮＭＯＳトランジスタＮ５０
（抵抗素子）をＰ型活性領域１０８と接地電位との間に
接続する。ＮＭＯＳトランジスタＮ５０のゲート電極
に、調整電位Ｖｘを入力する。Ｎ型活性領域１１０を、
接地電位ＧＮＤに接続する。
【００６２】ＮＭＯＳトランジスタＮ５０のゲート電極
に与える調整電位Ｖｘに応じて、Ｐ型活性領域１０８の
電位を調整する。Ｎ型活性領域１０６とＰ型ウェル１０
４とのカップリング（抵抗値）の度合いが変化する。こ
の結果、Ｎ型活性領域１０６からＮ型ウェル１０２の方
向に流れる電流の大きさが変化する。
に与える調整電位Ｖｘに応じて、Ｐ型活性領域１０８の
電位を調整する。Ｎ型活性領域１０６とＰ型ウェル１０
４とのカップリング（抵抗値）の度合いが変化する。こ
の結果、Ｎ型活性領域１０６からＮ型ウェル１０２の方
向に流れる電流の大きさが変化する。
【００６３】キャパシタＣの破壊（プログラム実行）時
には、Ｐ型ウェル１０４を接地電位ＧＮＤとする。それ
以外（非プログラム実行時）には、Ｐ型ウェル１０４の
電位を調整する。
には、Ｐ型ウェル１０４を接地電位ＧＮＤとする。それ
以外（非プログラム実行時）には、Ｐ型ウェル１０４の
電位を調整する。
【００６４】非プログラム実行時において、メタル配線
Ｍ１ａにサージ（ノイズ）が入力すると、Ｎ型活性領域
１０６の電位が上昇する。これにより、Ｎ型活性領域１
０６とＰ型ウェル１０４との容量結合により、Ｐ型ウェ
ルの電位を押上げる。Ｐ型ウェル１０４は、真の接地電
位ＧＮＤに対して、インピーダンスを有している。この
ため、押上げられたＰ型ウェル１０４の電位はすぐには
収束しない。
Ｍ１ａにサージ（ノイズ）が入力すると、Ｎ型活性領域
１０６の電位が上昇する。これにより、Ｎ型活性領域１
０６とＰ型ウェル１０４との容量結合により、Ｐ型ウェ
ルの電位を押上げる。Ｐ型ウェル１０４は、真の接地電
位ＧＮＤに対して、インピーダンスを有している。この
ため、押上げられたＰ型ウェル１０４の電位はすぐには
収束しない。
【００６５】したがって、Ｐ型ウェル１０４とＮ型ウェ
ル１０２との間に順方向電位差が生じる。この結果、寄
生バイポーラトランジスタ（Ｎ型活性領域１００、Ｐ型
ウェル１０４、およびＮ型ウェル１０２）がオンし、メ
タル配線Ｍ１ａから入力したサージが、Ｎ型ウェル１０
２に抜ける。
ル１０２との間に順方向電位差が生じる。この結果、寄
生バイポーラトランジスタ（Ｎ型活性領域１００、Ｐ型
ウェル１０４、およびＮ型ウェル１０２）がオンし、メ
タル配線Ｍ１ａから入力したサージが、Ｎ型ウェル１０
２に抜ける。
【００６６】従来であれば、非プログラム実行時に、メ
タル配線Ｍ１ａにサージが入力すると、プログラム対象
でないキャパシタが破壊され、誤プログラムが発生して
いた。しかしながら、本発明の実施の形態１では、この
ように構成することにより、キャパシタＣに不要な高電
圧が印加されることを防止することができる。
タル配線Ｍ１ａにサージが入力すると、プログラム対象
でないキャパシタが破壊され、誤プログラムが発生して
いた。しかしながら、本発明の実施の形態１では、この
ように構成することにより、キャパシタＣに不要な高電
圧が印加されることを防止することができる。
【００６７】なお、メタル配線Ｍ１ｂを、キャパシタＣ
の誘電体１１５を覆うように、電極１１６の上方に配置
する。メタル配線Ｍ１ｂは、たとえば接地電位ＧＮＤに
接続する。メタル配線Ｍ１ｂは、キャパシタＣをシール
ドするために用いる。
の誘電体１１５を覆うように、電極１１６の上方に配置
する。メタル配線Ｍ１ｂは、たとえば接地電位ＧＮＤに
接続する。メタル配線Ｍ１ｂは、キャパシタＣをシール
ドするために用いる。
【００６８】誘電体１１５が破壊することにより、周囲
の絶縁膜に影響を与えてしまった場合であっても、メタ
ル配線Ｍ１ｂのシールドによって、他の素子部分への影
響を防止することが可能となる。
の絶縁膜に影響を与えてしまった場合であっても、メタ
ル配線Ｍ１ｂのシールドによって、他の素子部分への影
響を防止することが可能となる。
【００６９】したがって、メタル配線Ｍ１ａおよびＭ１
ｂの上方には、酸化膜を介して２層目のメタル配線Ｍ２
を配置し、さらにメタル配線Ｍ２の上方の領域には、絶
縁膜を介して３層目のメタル配線Ｍ３ａ、Ｍ３ｂ、…、
Ｍ３ｉを配置することが可能となる。上層のメタル配線
Ｍ２等は、リーク先の電位で固定されるため、動作に影
響がない。
ｂの上方には、酸化膜を介して２層目のメタル配線Ｍ２
を配置し、さらにメタル配線Ｍ２の上方の領域には、絶
縁膜を介して３層目のメタル配線Ｍ３ａ、Ｍ３ｂ、…、
Ｍ３ｉを配置することが可能となる。上層のメタル配線
Ｍ２等は、リーク先の電位で固定されるため、動作に影
響がない。
【００７０】これにより、キャパシタＣの上方の領域を
利用して、メタル配線層や素子を多層に形成することが
可能となる。なお、本発明の実施の形態１では、キャパ
シタＣのシールドにメタル配線Ｍ１ｂを用いたが、ポリ
シリコンのような他の配線層であっても構わない。また
素子の周囲は、Ｎ活性領域でシールドする。
利用して、メタル配線層や素子を多層に形成することが
可能となる。なお、本発明の実施の形態１では、キャパ
シタＣのシールドにメタル配線Ｍ１ｂを用いたが、ポリ
シリコンのような他の配線層であっても構わない。また
素子の周囲は、Ｎ活性領域でシールドする。
【００７１】次に、本発明の実施の形態１におけるＭＯ
Ｓトランジスタの構造について、図３、図４および図５
を用いて説明する。高電圧を用いてプログラムするプロ
グラム素子を含む回路では、耐圧性の高いトランジスタ
構造が必要となる。
Ｓトランジスタの構造について、図３、図４および図５
を用いて説明する。高電圧を用いてプログラムするプロ
グラム素子を含む回路では、耐圧性の高いトランジスタ
構造が必要となる。
【００７２】図３および図４は、本発明の実施の形態１
におけるＭＯＳトランジスタの構造を示す断面図であ
る。参考のため、図５に、従来の回路で使用されるＭＯ
Ｓトランジスタの構造を示す。
におけるＭＯＳトランジスタの構造を示す断面図であ
る。参考のため、図５に、従来の回路で使用されるＭＯ
Ｓトランジスタの構造を示す。
【００７３】図３〜図５におけるＭＯＳトランジスタ
は、ＬＤＤ構造（Lightly Doped Drain ）をとる。ウェ
ル１３０の主表面に、高濃度のソースドレイン領域１３
２および１３４を所定の間隔で形成する。高濃度のソー
スドレイン領域１３２および１３４はそれぞれ、コンタ
クトホール１４２および１４４のそれぞれを介して図示
しない配線と接続される。
は、ＬＤＤ構造（Lightly Doped Drain ）をとる。ウェ
ル１３０の主表面に、高濃度のソースドレイン領域１３
２および１３４を所定の間隔で形成する。高濃度のソー
スドレイン領域１３２および１３４はそれぞれ、コンタ
クトホール１４２および１４４のそれぞれを介して図示
しない配線と接続される。
【００７４】高濃度のソースドレイン領域１３２および
１３４に対して、低濃度の領域を設ける。図３では、記
号１３６および１３８に、図４では、１４６および１４
８に、図５では、記号１５６および１５８にそれぞれ相
当する。低濃度の領域で挟まれる領域上にゲート電極１
４０を形成する。
１３４に対して、低濃度の領域を設ける。図３では、記
号１３６および１３８に、図４では、１４６および１４
８に、図５では、記号１５６および１５８にそれぞれ相
当する。低濃度の領域で挟まれる領域上にゲート電極１
４０を形成する。
【００７５】低濃度領域１３６および１３８、または１
４６および１４８は、ゲート電極１４０下に発生するチ
ャネル領域とソースドレイン領域１３２および１３４と
を接続する。低濃度領域１３６および１３８、または１
４６および１４８は、ゲート電極１４０の形成後に、ゲ
ート電極１４０をマスクとして注入する。
４６および１４８は、ゲート電極１４０下に発生するチ
ャネル領域とソースドレイン領域１３２および１３４と
を接続する。低濃度領域１３６および１３８、または１
４６および１４８は、ゲート電極１４０の形成後に、ゲ
ート電極１４０をマスクとして注入する。
【００７６】図３における構造では、低濃度領域１３６
および１３８がともに広く、ソースドレイン領域１３２
および１３４のいずれもが、ゲートエッジから離れた位
置に存在する。図４における構造では、低濃度領域１４
６が広く、ソースドレイン領域１３２がゲートエッジか
ら離れた位置に存在する。一方、図５に示す従来の構造
では、低濃度領域１５６および１５８がともに狭く、ソ
ースドレイン領域１３２および１３４のいずれもが、ゲ
ートエッジの近傍に存在する。
および１３８がともに広く、ソースドレイン領域１３２
および１３４のいずれもが、ゲートエッジから離れた位
置に存在する。図４における構造では、低濃度領域１４
６が広く、ソースドレイン領域１３２がゲートエッジか
ら離れた位置に存在する。一方、図５に示す従来の構造
では、低濃度領域１５６および１５８がともに狭く、ソ
ースドレイン領域１３２および１３４のいずれもが、ゲ
ートエッジの近傍に存在する。
【００７７】従来の構造では、高電圧を印加することに
より、シリコン表面の電位が高まるため、トランジスタ
の破損を引起こす場合がある。また、シリコン表面から
ゲート絶縁膜１４１に入込んだ電子が、ゲート電極１４
０に到達し、ゲート電流として観測される場合がある。
この種のゲート電極は予期せぬ動作を引き起こす。
より、シリコン表面の電位が高まるため、トランジスタ
の破損を引起こす場合がある。また、シリコン表面から
ゲート絶縁膜１４１に入込んだ電子が、ゲート電極１４
０に到達し、ゲート電流として観測される場合がある。
この種のゲート電極は予期せぬ動作を引き起こす。
【００７８】一方、本発明の実施の形態１におけるトラ
ンジスタは、高濃度の領域（ソースドレイン領域１３２
または１３４）が、ゲートエッジ付近に存在しないた
め、トランジスタの耐圧性が向上する。したがって、図
３および図４に示す構造を有するＭＯＳトランジスタを
用いることで、アンチフューズを破壊するために高電圧
を印加した際の素子の破損を回避することができる。
ンジスタは、高濃度の領域（ソースドレイン領域１３２
または１３４）が、ゲートエッジ付近に存在しないた
め、トランジスタの耐圧性が向上する。したがって、図
３および図４に示す構造を有するＭＯＳトランジスタを
用いることで、アンチフューズを破壊するために高電圧
を印加した際の素子の破損を回避することができる。
【００７９】［実施の形態２］本発明の実施の形態２に
おけるプログラム回路について図６を用いて説明する。
図６は、本発明の実施の形態２におけるプログラム回路
１０の構成を説明するための図である。
おけるプログラム回路について図６を用いて説明する。
図６は、本発明の実施の形態２におけるプログラム回路
１０の構成を説明するための図である。
【００８０】図６に示すプログラム回路１０は、半導体
記憶装置における冗長判定回路に用いられる。プログラ
ム回路１０は、プログラムユニット１および保持回路３
を含む。
記憶装置における冗長判定回路に用いられる。プログラ
ム回路１０は、プログラムユニット１および保持回路３
を含む。
【００８１】プログラムユニット１は、複数のアンチフ
ューズアドレス検出回路２ａ、２ｂ、２ｃ、…、２ｎを
含む。プログラムユニット１は、プログラムの対象とな
るプログラムアドレスＡｄｄＢと比較アドレスＡｄｄＲ
とを入力に受ける。
ューズアドレス検出回路２ａ、２ｂ、２ｃ、…、２ｎを
含む。プログラムユニット１は、プログラムの対象とな
るプログラムアドレスＡｄｄＢと比較アドレスＡｄｄＲ
とを入力に受ける。
【００８２】アンチフューズアドレス検出回路２ａ、２
ｂ、…のそれぞれは、対応するプログラムアドレスを記
憶（プログラム）する。アンチフューズアドレス検出回
路２ａ、２ｂ、…のそれぞれは、接地電位とコモンノー
ドＺとの間に接続される。
ｂ、…のそれぞれは、対応するプログラムアドレスを記
憶（プログラム）する。アンチフューズアドレス検出回
路２ａ、２ｂ、…のそれぞれは、接地電位とコモンノー
ドＺとの間に接続される。
【００８３】コモンノードＺは、アンチフューズアドレ
ス検出回路のプログラム状態と比較アドレスＡｄｄＲと
に応答して、電位を変化させる。コモンノードＺの状態
は、出力ノードＯＵＴで観測する。
ス検出回路のプログラム状態と比較アドレスＡｄｄＲと
に応答して、電位を変化させる。コモンノードＺの状態
は、出力ノードＯＵＴで観測する。
【００８４】コモンノードＺと出力ノードＯＵＴとの間
に、保持回路３を配置する。保持回路３は、コモンノー
ドＺの電位を一定に維持するために使用する。保持回路
３は、ＰＭＯＳトランジスタＰ３０ａおよびＰ３０ｂ、
ならびにインバータ回路４を含む。
に、保持回路３を配置する。保持回路３は、コモンノー
ドＺの電位を一定に維持するために使用する。保持回路
３は、ＰＭＯＳトランジスタＰ３０ａおよびＰ３０ｂ、
ならびにインバータ回路４を含む。
【００８５】ＰＭＯＳトランジスタＰ３０ａおよびＰ３
０ｂの各々は、電源電位とコモンノードＺとの間に接続
される。インバータ回路４は、コモンノードＺと出力ノ
ードＯＵＴとの間に配置される。インバータ回路４は、
コモンノードＺの信号を反転して出力する。
０ｂの各々は、電源電位とコモンノードＺとの間に接続
される。インバータ回路４は、コモンノードＺと出力ノ
ードＯＵＴとの間に配置される。インバータ回路４は、
コモンノードＺの信号を反転して出力する。
【００８６】ＰＭＯＳトランジスタＰ３０ａのゲート電
極は、プリチャージ信号ＺＦＲＥを受ける。ＰＭＯＳト
ランジスタＰ３０ｂのゲート電極は、インバータ回路４
の出力を受ける。
極は、プリチャージ信号ＺＦＲＥを受ける。ＰＭＯＳト
ランジスタＰ３０ｂのゲート電極は、インバータ回路４
の出力を受ける。
【００８７】初期設定においてＬレベルのプリチャージ
信号ＺＦＲＥを入力するとコモンノードＺがＨレベルの
状態になる。続いて、プリチャージ信号ＺＦＲＥをＨレ
ベルに設定する。これ以後、コモンノードＺの電位がＬ
レベルの状態になると、ＰＭＯＳトランジスタＰ３０ｂ
はオフ状態となる。これを受けて、コモンノードＺの電
位はＬレベルの状態になる。また、出力ノードＯＵＴの
電位は、Ｈレベルの状態になる。
信号ＺＦＲＥを入力するとコモンノードＺがＨレベルの
状態になる。続いて、プリチャージ信号ＺＦＲＥをＨレ
ベルに設定する。これ以後、コモンノードＺの電位がＬ
レベルの状態になると、ＰＭＯＳトランジスタＰ３０ｂ
はオフ状態となる。これを受けて、コモンノードＺの電
位はＬレベルの状態になる。また、出力ノードＯＵＴの
電位は、Ｈレベルの状態になる。
【００８８】次に、図６に示す本発明の実施の形態２に
おけるアンチフューズアドレス検出回路の構成につい
て、図７を用いて説明する。図７は、図６に示す本発明
の実施の形態２のアンチフューズアドレス検出回路２ａ
の構成の一例を示す図である。図６に示すその他のアン
チフューズアドレス検出回路２ｂ、２ｃ、…は、それぞ
れ図７に示す構成をとる。
おけるアンチフューズアドレス検出回路の構成につい
て、図７を用いて説明する。図７は、図６に示す本発明
の実施の形態２のアンチフューズアドレス検出回路２ａ
の構成の一例を示す図である。図６に示すその他のアン
チフューズアドレス検出回路２ｂ、２ｃ、…は、それぞ
れ図７に示す構成をとる。
【００８９】図７に示すアンチフューズアドレス検出回
路２ａは、アンチフューズプログラム回路１２およびア
ドレス比較回路１４を含む。アンチフューズプログラム
回路１２について説明する。アンチフューズプログラム
回路１２は、スイッチＳ１、Ｓ２、およびＳ３、ならび
にプログラム素子であるキャパシタＣ（アンチフュー
ズ）を含む。スイッチＳ２およびＳ３は、電源電位と接
地電位との間に直列に接続される。スイッチＳ２とスイ
ッチＳ３との接続ノードであるノードＸと後述するノー
ドＹとの間にキャパシタＣを配置する。
路２ａは、アンチフューズプログラム回路１２およびア
ドレス比較回路１４を含む。アンチフューズプログラム
回路１２について説明する。アンチフューズプログラム
回路１２は、スイッチＳ１、Ｓ２、およびＳ３、ならび
にプログラム素子であるキャパシタＣ（アンチフュー
ズ）を含む。スイッチＳ２およびＳ３は、電源電位と接
地電位との間に直列に接続される。スイッチＳ２とスイ
ッチＳ３との接続ノードであるノードＸと後述するノー
ドＹとの間にキャパシタＣを配置する。
【００９０】ノードＹとプログラム電源電位Ｖｇとの間
にスイッチＳ１を配置する。スイッチＳ１は、ノードＸ
の電位に応答してオン／オフする。スイッチＳ３は、プ
ログラムアドレスＡｄｄＲに応答して、オン状態とな
る。
にスイッチＳ１を配置する。スイッチＳ１は、ノードＸ
の電位に応答してオン／オフする。スイッチＳ３は、プ
ログラムアドレスＡｄｄＲに応答して、オン状態とな
る。
【００９１】キャパシタＣの誘電体を破壊する（アンチ
フューズを切断する）アドレスプログラムモードにおい
ては、ノードＹに、キャパシタＣの誘電体を破壊するた
めに必要な高電圧を印加する。キャパシタＣの誘電体を
破壊することにより、ノードＸにおける電流量が変化す
る。なお、通常モードにおいては、ノードＹの電位は、
内部電源電位ＶＣＣである。
フューズを切断する）アドレスプログラムモードにおい
ては、ノードＹに、キャパシタＣの誘電体を破壊するた
めに必要な高電圧を印加する。キャパシタＣの誘電体を
破壊することにより、ノードＸにおける電流量が変化す
る。なお、通常モードにおいては、ノードＹの電位は、
内部電源電位ＶＣＣである。
【００９２】アドレス比較回路１４について説明する。
アドレス比較回路１４は、コモンノードＺと接地電位と
の間に接続される。アドレス比較回路１４は、ノードＸ
の電位と比較アドレスＡｄｄＲとに応答して、コモンノ
ードＺの電位を変化させる。
アドレス比較回路１４は、コモンノードＺと接地電位と
の間に接続される。アドレス比較回路１４は、ノードＸ
の電位と比較アドレスＡｄｄＲとに応答して、コモンノ
ードＺの電位を変化させる。
【００９３】アドレス比較回路１４は、ＰＭＯＳトラン
ジスタＰ１およびＮＭＯＳトランジスタＮ０を含む。Ｐ
ＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ
０は、コモンノードＺと接地電位との間に直列に接続さ
れる。ＰＭＯＳトランジスタＰ１のゲート電極は、ノー
ドＸと接続される。ＮＭＯＳトランジスタＮ０のゲート
電極は、比較アドレスＡｄｄＲを受ける。
ジスタＰ１およびＮＭＯＳトランジスタＮ０を含む。Ｐ
ＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ
０は、コモンノードＺと接地電位との間に直列に接続さ
れる。ＰＭＯＳトランジスタＰ１のゲート電極は、ノー
ドＸと接続される。ＮＭＯＳトランジスタＮ０のゲート
電極は、比較アドレスＡｄｄＲを受ける。
【００９４】ＰＭＯＳトランジスタＰ１およびＮＭＯＳ
トランジスタＮ０がオン状態になると、コモンノードＺ
が放電し、その電位は接地電位ＧＮＤになる。
トランジスタＮ０がオン状態になると、コモンノードＺ
が放電し、その電位は接地電位ＧＮＤになる。
【００９５】次に、本発明の実施の形態２におけるプロ
グラム回路１０の制御および動作について説明する。
グラム回路１０の制御および動作について説明する。
【００９６】まず、アドレスプログラムモードにおける
プログラム回路１０の制御および動作について示す。ア
ドレスプログラムモードでは、対応するプログラムアド
レスＡｄｄＢに応答して、プログラム対象となるアンチ
フューズアドレス検出回路に含まれるキャパシタＣを破
壊する。
プログラム回路１０の制御および動作について示す。ア
ドレスプログラムモードでは、対応するプログラムアド
レスＡｄｄＢに応答して、プログラム対象となるアンチ
フューズアドレス検出回路に含まれるキャパシタＣを破
壊する。
【００９７】Ｌレベルのプリチャージ信号ＺＰＲＥを与
えて、コモンノードＺを充電する（Ｈレベル）。スイッ
チＳ２をオンする。ノードＸの電位が、内部電源電位Ｖ
ＣＣになる。プログラム電源電位Ｖｇを、キャパシタＣ
の誘電体を破壊するのに必要な高電圧ＶＰＰに設定す
る。
えて、コモンノードＺを充電する（Ｈレベル）。スイッ
チＳ２をオンする。ノードＸの電位が、内部電源電位Ｖ
ＣＣになる。プログラム電源電位Ｖｇを、キャパシタＣ
の誘電体を破壊するのに必要な高電圧ＶＰＰに設定す
る。
【００９８】プログラム対象となるキャパシタＣに対し
て（プログラムアドレスＡｄｄＲに応答して）、スイッ
チＳ３をオン状態とする。ノードＸを、リセット（接地
電位）する。これにより、スイッチＳ１をオン状態にす
る。ノードＹの電位は、高電圧ＶＰＰのレベルに上昇す
る。キャパシタＣの両端に高電圧が印加されるため、誘
電体が破壊される。これにより、プログラムが終了（完
了）する。
て（プログラムアドレスＡｄｄＲに応答して）、スイッ
チＳ３をオン状態とする。ノードＸを、リセット（接地
電位）する。これにより、スイッチＳ１をオン状態にす
る。ノードＹの電位は、高電圧ＶＰＰのレベルに上昇す
る。キャパシタＣの両端に高電圧が印加されるため、誘
電体が破壊される。これにより、プログラムが終了（完
了）する。
【００９９】なお、相当量の電流を流せる程度にキャパ
シタＣの誘電体が破壊された後には、ノードＸの電位を
フィードバックさせる。これにより、スイッチＳ１をオ
フさせて、高電圧の供給を停止する。
シタＣの誘電体が破壊された後には、ノードＸの電位を
フィードバックさせる。これにより、スイッチＳ１をオ
フさせて、高電圧の供給を停止する。
【０１００】このように構成することにより、プログラ
ム対象となるキャパシタＣ以外の素子（たとえば、隣接
する他のアンチフューズアドレス検出回路におけるキャ
パシタ）に高電圧がかかることを防止することができ
る。この結果、不必要な電圧印加による周辺素子の破損
を回避することができる。
ム対象となるキャパシタＣ以外の素子（たとえば、隣接
する他のアンチフューズアドレス検出回路におけるキャ
パシタ）に高電圧がかかることを防止することができ
る。この結果、不必要な電圧印加による周辺素子の破損
を回避することができる。
【０１０１】次に、リードモードにおけるプログラム回
路１０の制御および動作について示す。リードモードで
は、入力した比較アドレスとプログラムに用いたプログ
ラムアドレスとの一致／不一致を判定する。
路１０の制御および動作について示す。リードモードで
は、入力した比較アドレスとプログラムに用いたプログ
ラムアドレスとの一致／不一致を判定する。
【０１０２】Ｌレベルのプリチャージ信号ＺＰＲＥを与
えて、コモンノードＺを充電する（Ｈレベル）。スイッ
チＳ２をオンする。ノードＸの電位が、内部電源電位Ｖ
ＣＣになる。プログラム電源電位Ｖｇを、内部電源電位
ＶＣＣに設定する。
えて、コモンノードＺを充電する（Ｈレベル）。スイッ
チＳ２をオンする。ノードＸの電位が、内部電源電位Ｖ
ＣＣになる。プログラム電源電位Ｖｇを、内部電源電位
ＶＣＣに設定する。
【０１０３】ステップＳ３をオン状態にする。ノードＸ
の状態を、リセット（接地電位）する。これにより、ス
イッチＳ１をオン状態にする。ノードＹの電位が、内部
電源電位ＶＣＣになる。
の状態を、リセット（接地電位）する。これにより、ス
イッチＳ１をオン状態にする。ノードＹの電位が、内部
電源電位ＶＣＣになる。
【０１０４】キャパシタＣの誘電体が破壊されている場
合（プログラム状態）、ノードＸの電位は、内部電源電
位ＶＣＣになる。このため、ＰＭＯＳトランジスタＰ１
はカットオフ状態となる。比較アドレスＡｄｄＲに関わ
らず、コモンノードＺはＨレベルの状態を維持する。
合（プログラム状態）、ノードＸの電位は、内部電源電
位ＶＣＣになる。このため、ＰＭＯＳトランジスタＰ１
はカットオフ状態となる。比較アドレスＡｄｄＲに関わ
らず、コモンノードＺはＨレベルの状態を維持する。
【０１０５】キャパシタＣの誘電体が破壊されていない
場合（未プログラム状態）、ノードＸの電位は、接地電
位ＧＮＤになる。このため、ＰＭＯＳトランジスタＰ１
はオン状態となる。対応する比較アドレスＡｄｄＲを与
えると、ＮＭＯＳトランジスタＮ０はオン状態になる。
この結果、コモンノードＺは放電する（Ｌレベルの状態
になる）。
場合（未プログラム状態）、ノードＸの電位は、接地電
位ＧＮＤになる。このため、ＰＭＯＳトランジスタＰ１
はオン状態となる。対応する比較アドレスＡｄｄＲを与
えると、ＮＭＯＳトランジスタＮ０はオン状態になる。
この結果、コモンノードＺは放電する（Ｌレベルの状態
になる）。
【０１０６】この結果を出力ノードＯＵＴから観察する
ことにより、プログラムに用いたプログラムアドレス
と、比較アドレスとが一致するか否かが判定できる。
ことにより、プログラムに用いたプログラムアドレス
と、比較アドレスとが一致するか否かが判定できる。
【０１０７】次に、図６に示す本発明の実施の形態２の
プログラム回路１０を半導体集積回路装置に適用した場
合の構成の一例を図８を用いて説明する。
プログラム回路１０を半導体集積回路装置に適用した場
合の構成の一例を図８を用いて説明する。
【０１０８】図８は、図６に示す本発明の実施の形態１
におけるプログラム回路１０を半導体集積回路装置１０
００に適用した場合の構成の一例を示す概略ブロック図
である。
におけるプログラム回路１０を半導体集積回路装置１０
００に適用した場合の構成の一例を示す概略ブロック図
である。
【０１０９】図８に示す半導体集積回路装置１０００
は、メモリセルアレイ２０２、デコーダ２０４、冗長セ
ルアレイ２１２、冗長デコーダ２１４、冗長判定回路２
２０、コントローラ２２２、およびアドレスバッファ２
２４を含む。
は、メモリセルアレイ２０２、デコーダ２０４、冗長セ
ルアレイ２１２、冗長デコーダ２１４、冗長判定回路２
２０、コントローラ２２２、およびアドレスバッファ２
２４を含む。
【０１１０】メモリセルアレイ２０２は、複数のメモリ
セルＭＣを含む。冗長セルアレイ１１２は、複数の冗長
セルＭＲを含む。冗長セルＭＲは、メモリセルアレイ２
０２における不良のメモリセルを置換するために使用す
る。
セルＭＣを含む。冗長セルアレイ１１２は、複数の冗長
セルＭＲを含む。冗長セルＭＲは、メモリセルアレイ２
０２における不良のメモリセルを置換するために使用す
る。
【０１１１】コントローラ２２２は、外部信号（外部ロ
ウアドレスストローブ信号／ＲＡＳ、外部クロック信号
ＣＬＫ等）を入力に受けて、内部動作を制御する内部ク
ロック信号、動作モード指定信号（アドレスプログラム
モードを指定する信号、その他の動作を制御するために
必要な信号）等を出力する。アドレスバッファ２２４
は、外部アドレス信号Ａｄｄを入力に受ける。
ウアドレスストローブ信号／ＲＡＳ、外部クロック信号
ＣＬＫ等）を入力に受けて、内部動作を制御する内部ク
ロック信号、動作モード指定信号（アドレスプログラム
モードを指定する信号、その他の動作を制御するために
必要な信号）等を出力する。アドレスバッファ２２４
は、外部アドレス信号Ａｄｄを入力に受ける。
【０１１２】図６に示すプログラム回路１０は、冗長判
定回路２２０に配置する。開発の初期段階において不良
のメモリセルが発見された場合、対応する不良アドレス
をプログラム回路１０に記憶する（プログラム）。
定回路２２０に配置する。開発の初期段階において不良
のメモリセルが発見された場合、対応する不良アドレス
をプログラム回路１０に記憶する（プログラム）。
【０１１３】その後、リードモードにおいては、読出対
象となるメモリセルのアドレス（比較アドレス）を与え
る。これにより、プログラム回路１０は、冗長判定を行
なう。冗長判定の結果（出力ノードＯＵＴの電位の変
化）に基づき、メモリセルアレイ２０２に含まれる不良
のメモリセルＭＣの代わりに、冗長セルアレイ２１２に
含まれる対応する冗長セルＭＲが選択される。
象となるメモリセルのアドレス（比較アドレス）を与え
る。これにより、プログラム回路１０は、冗長判定を行
なう。冗長判定の結果（出力ノードＯＵＴの電位の変
化）に基づき、メモリセルアレイ２０２に含まれる不良
のメモリセルＭＣの代わりに、冗長セルアレイ２１２に
含まれる対応する冗長セルＭＲが選択される。
【０１１４】デコーダ２０４は、アドレスバッファ２２
４の出力および冗長判定回路２２０の冗長判定の結果に
応じて、メモリセルアレイ２０２に含まれる対応するメ
モリセルに接続されるワード線ＷＬを活性化させる。
４の出力および冗長判定回路２２０の冗長判定の結果に
応じて、メモリセルアレイ２０２に含まれる対応するメ
モリセルに接続されるワード線ＷＬを活性化させる。
【０１１５】冗長デコーダ２１４は、冗長判定回路２２
０の判定結果に応答して、対応する冗長セルを接続する
スペアワード線ＳＷＬを活性化させる。
０の判定結果に応答して、対応する冗長セルを接続する
スペアワード線ＳＷＬを活性化させる。
【０１１６】このように構成することで、半導体集積回
路装置における開発の初期段階においてヒューズをレー
ザブローすることなく、高い信頼性で目的とするアドレ
スをプログラムすることができる（ヒューズブローの工
程削除）。
路装置における開発の初期段階においてヒューズをレー
ザブローすることなく、高い信頼性で目的とするアドレ
スをプログラムすることができる（ヒューズブローの工
程削除）。
【０１１７】また、図２４に示す従来の構成に比べて、
図６および図７に示すアンチフューズアドレス検出回路
は、素子数が少ない。このため、半導体集積回路装置全
体のレイアウト面積を縮小することができる。
図６および図７に示すアンチフューズアドレス検出回路
は、素子数が少ない。このため、半導体集積回路装置全
体のレイアウト面積を縮小することができる。
【０１１８】さらに、キャパシタの誘電体を破壊するた
めに高電圧を用いるが、キャパシタの誘電体がある程度
以上破壊された場合には、高電圧の供給をストップさせ
ることにより、周辺素子への影響を抑えることができ
る。
めに高電圧を用いるが、キャパシタの誘電体がある程度
以上破壊された場合には、高電圧の供給をストップさせ
ることにより、周辺素子への影響を抑えることができ
る。
【０１１９】なお、実施の形態１で説明したように、当
該アンチフューズに対して、入力保護回路を設けること
により、周辺回路への影響の予防、およびサージによる
誤プログラムを防止することができる。また、当該アン
チフューズ上に配線層を設けることも可能となる。
該アンチフューズに対して、入力保護回路を設けること
により、周辺回路への影響の予防、およびサージによる
誤プログラムを防止することができる。また、当該アン
チフューズ上に配線層を設けることも可能となる。
【０１２０】［実施の形態３］次に、本発明の実施の形
態３におけるプログラム回路の構成について図９を用い
て説明する。
態３におけるプログラム回路の構成について図９を用い
て説明する。
【０１２１】図９は、本発明の実施の形態３のプログラ
ム回路２０の要部の具体的構成の一例を示す図である。
図９に示すプログラム回路２０は、実施の形態１のプロ
グラム回路１０に代わって用いられる。図６および図７
に示す構成と同じ構成要素には、同じ記号および符号を
付し、その説明を省略する。プログラム回路２０は、プ
ログラムユニット２１および保持回路３を含む。
ム回路２０の要部の具体的構成の一例を示す図である。
図９に示すプログラム回路２０は、実施の形態１のプロ
グラム回路１０に代わって用いられる。図６および図７
に示す構成と同じ構成要素には、同じ記号および符号を
付し、その説明を省略する。プログラム回路２０は、プ
ログラムユニット２１および保持回路３を含む。
【０１２２】プログラムユニット２１は、複数のアンチ
フューズアドレス検出回路２５ａ、２５ｂ、２５ｃ、
…、および保持回路３を含む。アンチフューズアドレス
検出回路２５ａ、２５ｂ、２５ｃ、…のそれぞれは、接
地電位とコモンノードＺとの間に接続される。
フューズアドレス検出回路２５ａ、２５ｂ、２５ｃ、
…、および保持回路３を含む。アンチフューズアドレス
検出回路２５ａ、２５ｂ、２５ｃ、…のそれぞれは、接
地電位とコモンノードＺとの間に接続される。
【０１２３】図９に示すアンチフューズアドレス検出回
路２５ａを代表例として、その構成について説明する。
図９に示すアンチフューズアドレス検出回路２５ａは、
アンチフューズプログラム回路２２およびアドレス比較
回路２４を含む。
路２５ａを代表例として、その構成について説明する。
図９に示すアンチフューズアドレス検出回路２５ａは、
アンチフューズプログラム回路２２およびアドレス比較
回路２４を含む。
【０１２４】アンチフューズプログラム回路２２につい
て説明する。アンチフューズプログラム回路２２は、Ｐ
ＭＯＳトランジスタＰ２、ＮＭＯＳトランジスタＮ２、
プログラム素子であるキャパシタＣ（アンチフュー
ズ）、およびダイオード２６を含む。ＰＭＯＳトランジ
スタＰ２およびダイオード２６は、図６に示すスイッチ
Ｓ１およびＳ２の役割を果たす。ＮＭＯＳトランジスタ
Ｎ２は、図６に示すスイッチＳ３の機能を果たす。
て説明する。アンチフューズプログラム回路２２は、Ｐ
ＭＯＳトランジスタＰ２、ＮＭＯＳトランジスタＮ２、
プログラム素子であるキャパシタＣ（アンチフュー
ズ）、およびダイオード２６を含む。ＰＭＯＳトランジ
スタＰ２およびダイオード２６は、図６に示すスイッチ
Ｓ１およびＳ２の役割を果たす。ＮＭＯＳトランジスタ
Ｎ２は、図６に示すスイッチＳ３の機能を果たす。
【０１２５】ノードＸと接地電位の間に、ＮＭＯＳトラ
ンジスタＮ２を接続する。ＮＭＯＳトランジスタＮ２の
ゲート電極は、対応するプログラムアドレスＡｄｄＢ０
を受ける。
ンジスタＮ２を接続する。ＮＭＯＳトランジスタＮ２の
ゲート電極は、対応するプログラムアドレスＡｄｄＢ０
を受ける。
【０１２６】プログラム電源電位ＶｇとノードＸとの間
に、ダイオード２６を接続する。プログラム電源電位Ｖ
ｇとノードＹとの間にＰＭＯＳトランジスタＰ２を接続
する。ＰＭＯＳトランジスタＰ２のゲート電極は、ノー
ドＸと接続する。ノードＹとノードＸとの間にキャパシ
タＣを配置する。
に、ダイオード２６を接続する。プログラム電源電位Ｖ
ｇとノードＹとの間にＰＭＯＳトランジスタＰ２を接続
する。ＰＭＯＳトランジスタＰ２のゲート電極は、ノー
ドＸと接続する。ノードＹとノードＸとの間にキャパシ
タＣを配置する。
【０１２７】アドレス比較回路２４について説明する。
アドレス比較回路２４は、ＮＭＯＳトランジスタＮ０お
よびＮ１、ならびにＰＭＯＳトランジスタＰ１を含む。
ＮＭＯＳトランジスタＮ１、ＰＭＯＳトランジスタＰ
１、およびＮＭＯＳトランジスタＮ０を、コモンノード
Ｚと接地電位との間に直列に接続する。
アドレス比較回路２４は、ＮＭＯＳトランジスタＮ０お
よびＮ１、ならびにＰＭＯＳトランジスタＰ１を含む。
ＮＭＯＳトランジスタＮ１、ＰＭＯＳトランジスタＰ
１、およびＮＭＯＳトランジスタＮ０を、コモンノード
Ｚと接地電位との間に直列に接続する。
【０１２８】ＮＭＯＳトランジスタＮ１は、電界緩和用
のために配置する。ＮＭＯＳトランジスタＮ１のゲート
電極は、電源電位と接続する。
のために配置する。ＮＭＯＳトランジスタＮ１のゲート
電極は、電源電位と接続する。
【０１２９】ＰＭＯＳトランジスタＰ１のゲート電極
は、ノードＸと接続する。ＮＭＯＳトランジスタＮ０の
ゲート電極は、対応する比較アドレスＡｄｄＲ０を受け
る。
は、ノードＸと接続する。ＮＭＯＳトランジスタＮ０の
ゲート電極は、対応する比較アドレスＡｄｄＲ０を受け
る。
【０１３０】コモンノードＺは、初期設定により、充電
（プリチャージ）する。アドレスプログラムモードで
は、ノードＹに、ＰＭＯＳトランジスタＰ２を介して、
キャパシタＣの誘電体を破壊するために必要な高電圧を
印加する。
（プリチャージ）する。アドレスプログラムモードで
は、ノードＹに、ＰＭＯＳトランジスタＰ２を介して、
キャパシタＣの誘電体を破壊するために必要な高電圧を
印加する。
【０１３１】次に、図９に示す本発明の実施の形態３の
プログラム回路２０の制御および動作について、タイミ
ングチャートである図１０および図１１を用いて説明す
る。
プログラム回路２０の制御および動作について、タイミ
ングチャートである図１０および図１１を用いて説明す
る。
【０１３２】図１０および図１１は、図８に示す冗長判
定回路２２０にプログラム回路２０を用いた場合におけ
る制御および動作を説明するためのタイミングチャート
である。図１０は、アドレスプログラムモードに対応
し、図１１は、リードモードにそれぞれ対応している。
各々において、電源の投入後、半導体集積回路装置の動
作を制御する外部クロック信号ＣＬＫを入力する。
定回路２２０にプログラム回路２０を用いた場合におけ
る制御および動作を説明するためのタイミングチャート
である。図１０は、アドレスプログラムモードに対応
し、図１１は、リードモードにそれぞれ対応している。
各々において、電源の投入後、半導体集積回路装置の動
作を制御する外部クロック信号ＣＬＫを入力する。
【０１３３】図１０を参照して、アドレスプログラムモ
ードにおける制御と動作とについて説明する。時刻ｔ０
で電源（ＶＤＤ）を投入する。プログラム電源電位Ｖｇ
が内部電源電圧レベルにまで上昇する。ノードＸは、ダ
イオード２６の逆方向リーク電流により、徐々に充電さ
れる。
ードにおける制御と動作とについて説明する。時刻ｔ０
で電源（ＶＤＤ）を投入する。プログラム電源電位Ｖｇ
が内部電源電圧レベルにまで上昇する。ノードＸは、ダ
イオード２６の逆方向リーク電流により、徐々に充電さ
れる。
【０１３４】外部クロック信号ＣＬＫを投入する。時刻
ｔ１における外部クロック信号ＣＬＫの立上がりレベル
で、プログラムサイクルモードを設定する。プログラム
電源電位Ｖｇを、高電圧レベルＶＰＰに設定する。
ｔ１における外部クロック信号ＣＬＫの立上がりレベル
で、プログラムサイクルモードを設定する。プログラム
電源電位Ｖｇを、高電圧レベルＶＰＰに設定する。
【０１３５】外部アドレスＡｄｄ（ｅｘｔ）を取込む。
プログラムアドレスＡｄｄＢに対して、対応するノード
Ｘの電位を初期化（接地電位ＧＮＤに設定）する。
プログラムアドレスＡｄｄＢに対して、対応するノード
Ｘの電位を初期化（接地電位ＧＮＤに設定）する。
【０１３６】これにより、ＰＭＯＳトランジスタＰ２が
オン状態となり、プログラム対象となるキャパシタＣに
対して、ノードＹの電位が高電圧ＶＰＰのレベルに上昇
する。
オン状態となり、プログラム対象となるキャパシタＣに
対して、ノードＹの電位が高電圧ＶＰＰのレベルに上昇
する。
【０１３７】プログラム対象（ブロー対象）となるキャ
パシタＣの両端（ノードＸおよびＹ）には、高電圧が印
加される。これにより、キャパシタＣの誘電体が破壊さ
れる。この結果、ノードＸの電位が上昇する（図１０の
ノードＸにおける実線ａの部分）。ここでプログラムア
ドレスＡｄｄＢを再び接地電位レベルＧＮＤに戻す。
パシタＣの両端（ノードＸおよびＹ）には、高電圧が印
加される。これにより、キャパシタＣの誘電体が破壊さ
れる。この結果、ノードＸの電位が上昇する（図１０の
ノードＸにおける実線ａの部分）。ここでプログラムア
ドレスＡｄｄＢを再び接地電位レベルＧＮＤに戻す。
【０１３８】キャパシタの破壊中または破壊後に、プロ
グラム状態（完了／未完了）をチェックする（プログラ
ムチェックモード）。たとえば、時刻ｔ２における外部
クロック信号ＣＬＫの立上がりに応答して、プログラム
チェックモードを設定する。
グラム状態（完了／未完了）をチェックする（プログラ
ムチェックモード）。たとえば、時刻ｔ２における外部
クロック信号ＣＬＫの立上がりに応答して、プログラム
チェックモードを設定する。
【０１３９】外部アドレスＡｄｄ（ｅｘｔ）を取込む。
プリチャージ信号ＺＦＲＥをＬレベルに立下げ、コモン
ノードＺを充電する。出力ノードＯＵＴが放電する。
プリチャージ信号ＺＦＲＥをＬレベルに立下げ、コモン
ノードＺを充電する。出力ノードＯＵＴが放電する。
【０１４０】比較アドレスＡｄｄＲを入力する。プログ
ラムが未完了であれば、ノードＸの電位は、Ｈレベルよ
り低い状態にある。したがって、ＰＭＯＳトランジスタ
Ｐ１およびＮＭＯＳトランジスタＮ０がオン状態とな
り、コモンノードＺが放電する。この結果、出力ノード
ＯＵＴは、Ｈレベルに充電する。時刻ｔ３において、プ
ログラムが未完了であることが判定される。
ラムが未完了であれば、ノードＸの電位は、Ｈレベルよ
り低い状態にある。したがって、ＰＭＯＳトランジスタ
Ｐ１およびＮＭＯＳトランジスタＮ０がオン状態とな
り、コモンノードＺが放電する。この結果、出力ノード
ＯＵＴは、Ｈレベルに充電する。時刻ｔ３において、プ
ログラムが未完了であることが判定される。
【０１４１】時刻ｔ４における外部クロック信号ＣＬＫ
の立上がりで、再びプログラムチェックモードを設定す
る。
の立上がりで、再びプログラムチェックモードを設定す
る。
【０１４２】外部アドレスＡｄｄ（ｅｘｔ）を取込む。
プリチャージ信号ＺＦＲＥをＬレベルに立下げ、コモン
ノードＺを充電する。出力ノードＯＵＴが放電する。
プリチャージ信号ＺＦＲＥをＬレベルに立下げ、コモン
ノードＺを充電する。出力ノードＯＵＴが放電する。
【０１４３】比較アドレスＡｄｄＲを入力する。プログ
ラム対象となるキャパシタＣが破壊されていると、ノー
ドＸの電位は、内部電源電位ＶＣＣになる。したがっ
て、ＰＭＯＳトランジスタＰ１がオフ状態にあるため、
コモンノードＺはＨレベルを保持する。したがって、出
力ノードＯＵＴはＬレベルの状態を保持する。時刻ｔ５
において、プログラムが完了する。次に、図１１を用い
てリードモードでの制御および動作について説明する。
時刻ｔ０において電源（ＶＤＤ）を投入する。プログラ
ム電源電位Ｖｇを、内部電源電位（もしくはフローティ
ングの状態）に設定する。ノードＸは、ダイオード２６
の逆方向リンク電流により充電される。
ラム対象となるキャパシタＣが破壊されていると、ノー
ドＸの電位は、内部電源電位ＶＣＣになる。したがっ
て、ＰＭＯＳトランジスタＰ１がオフ状態にあるため、
コモンノードＺはＨレベルを保持する。したがって、出
力ノードＯＵＴはＬレベルの状態を保持する。時刻ｔ５
において、プログラムが完了する。次に、図１１を用い
てリードモードでの制御および動作について説明する。
時刻ｔ０において電源（ＶＤＤ）を投入する。プログラ
ム電源電位Ｖｇを、内部電源電位（もしくはフローティ
ングの状態）に設定する。ノードＸは、ダイオード２６
の逆方向リンク電流により充電される。
【０１４４】時刻ｔ１においてアンチフューズアドレス
検出回路の初期化を行なう。具体的には、外部クロック
信号ＣＬＫの立上がりタイミングで入力した外部クロッ
クイネーブル信号ＣＫＥに応答して、初期設定動作を行
なう。
検出回路の初期化を行なう。具体的には、外部クロック
信号ＣＬＫの立上がりタイミングで入力した外部クロッ
クイネーブル信号ＣＫＥに応答して、初期設定動作を行
なう。
【０１４５】プログラム電源電位Ｖｇを、内部電源電位
ＶＣＣに設定する。外部アドレスＡｄｄ（ｅｘｔ）を取
込む。プログラムアドレスＡｄｄＢに対して、ノードＸ
が初期化される。これによりＰＭＯＳトランジスタＰ２
がオンし、ノードＹの電位が、内部電源電位ＶＣＣにな
る。
ＶＣＣに設定する。外部アドレスＡｄｄ（ｅｘｔ）を取
込む。プログラムアドレスＡｄｄＢに対して、ノードＸ
が初期化される。これによりＰＭＯＳトランジスタＰ２
がオンし、ノードＹの電位が、内部電源電位ＶＣＣにな
る。
【０１４６】破壊されたキャパシタについて、ノードＸ
の電位が上昇（図１１のノードＸにおける実線ａの部分
参照）する。破壊されていないキャパシタについて、ノ
ードＸの電位は、接地電位（図１１のノードＸにおける
破線ｂの部分参照）のままである。
の電位が上昇（図１１のノードＸにおける実線ａの部分
参照）する。破壊されていないキャパシタについて、ノ
ードＸの電位は、接地電位（図１１のノードＸにおける
破線ｂの部分参照）のままである。
【０１４７】時刻ｔ２での外部クロック信号ＣＬＫの立
上がりに応答してロウ系回路をオープンする。外部アド
レスＡｄｄ（ｅｘｔ）を取込む。プログラムアドレスＡ
ｄｄＢを入力して、対応するノードＸを初期化する（接
地電位ＧＮＤに設定）。
上がりに応答してロウ系回路をオープンする。外部アド
レスＡｄｄ（ｅｘｔ）を取込む。プログラムアドレスＡ
ｄｄＢを入力して、対応するノードＸを初期化する（接
地電位ＧＮＤに設定）。
【０１４８】Ｌレベルのプリチャージ信号ＺＦＲＥを入
力する。コモンノードＺを充電する。出力ノードＯＵＴ
が放電する。対応する比較アドレスＡｄｄＲを入力す
る。
力する。コモンノードＺを充電する。出力ノードＯＵＴ
が放電する。対応する比較アドレスＡｄｄＲを入力す
る。
【０１４９】冗長非使用には、対応するキャパシタは未
破壊の状態にある（図１１のノードＸにおける破線ｂの
部分参照）。この場合、コモンノードＺが放電する。こ
れにより、出力ノードＯＵＴが充電する。時刻ｔ３にお
いて、冗長非使用であることが判定される。
破壊の状態にある（図１１のノードＸにおける破線ｂの
部分参照）。この場合、コモンノードＺが放電する。こ
れにより、出力ノードＯＵＴが充電する。時刻ｔ３にお
いて、冗長非使用であることが判定される。
【０１５０】時刻ｔ４における外部クロック信号ＣＬＫ
の立上がりに応答してロウ系回路をオープンする。外部
アドレスＡｄｄ（ｅｘｔ）を取込む。プログラムアドレ
スＡｄｄＢに対して、対応するノードＸを初期化する。
の立上がりに応答してロウ系回路をオープンする。外部
アドレスＡｄｄ（ｅｘｔ）を取込む。プログラムアドレ
スＡｄｄＢに対して、対応するノードＸを初期化する。
【０１５１】Ｌレベルのプリチャージ信号ＺＦＲＥを入
力する。コモンノードＺを充電する。出力ノードＯＵＴ
が放電する。対応する比較アドレスＡｄｄＲを入力す
る。
力する。コモンノードＺを充電する。出力ノードＯＵＴ
が放電する。対応する比較アドレスＡｄｄＲを入力す
る。
【０１５２】冗長使用には、対応するキャパシタが破壊
状態にある（図１１のノードＸにおける実線ａの部分参
照）。ノードＸの電位が上昇するため、ＰＭＯＳトラン
ジスタＰ１がオフする。これにより、コモンノードＺは
Ｈレベルの状態を維持し、出力ノードＯＵＴはＬレベル
を維持する。時刻ｔ５において、冗長使用であることが
判定される。
状態にある（図１１のノードＸにおける実線ａの部分参
照）。ノードＸの電位が上昇するため、ＰＭＯＳトラン
ジスタＰ１がオフする。これにより、コモンノードＺは
Ｈレベルの状態を維持し、出力ノードＯＵＴはＬレベル
を維持する。時刻ｔ５において、冗長使用であることが
判定される。
【０１５３】図３に示すＸデコーダおよび冗長Ｘデコー
ダは、この出力ノードＯＵＴの電位に応答して、スペア
ワード線ＳＷＬまたはワード線ＷＬの立上げを行なう。
ダは、この出力ノードＯＵＴの電位に応答して、スペア
ワード線ＳＷＬまたはワード線ＷＬの立上げを行なう。
【０１５４】次に、図９に示すアンチフューズアドレス
検出回路２５ａ、…についての初期不良のチェックにつ
いて、図１２を用いて説明する。初期不良チェックモー
ドでは、プログラム素子の初期不良を検出する。
検出回路２５ａ、…についての初期不良のチェックにつ
いて、図１２を用いて説明する。初期不良チェックモー
ドでは、プログラム素子の初期不良を検出する。
【０１５５】図１２は、図９に示すアンチフューズアド
レス検出装置における初期不良をチェックするための動
作を説明するタイミングチャートである。電源の投入
後、半導体装置の動作を制御する外部クロック信号ＣＬ
Ｋを入力する。外部アドレスＡｄｄ（ｅｘｔ）は、プロ
グラムセットの選択に使用する。
レス検出装置における初期不良をチェックするための動
作を説明するタイミングチャートである。電源の投入
後、半導体装置の動作を制御する外部クロック信号ＣＬ
Ｋを入力する。外部アドレスＡｄｄ（ｅｘｔ）は、プロ
グラムセットの選択に使用する。
【０１５６】図１２を参照して、時刻ｔ０において電源
を投入する。プログラム電源電位Ｖｇを内部電源電位Ｖ
ＣＣに設定する。ダイオードの逆方向リーク電流によ
り、ノードＸが充電される。
を投入する。プログラム電源電位Ｖｇを内部電源電位Ｖ
ＣＣに設定する。ダイオードの逆方向リーク電流によ
り、ノードＸが充電される。
【０１５７】時刻ｔ１における外部クロック信号ＣＬＫ
の立上がりタイミングに応答して、プログラムチェック
サイクルモードを開始する。外部アドレスＡｄｄ（ｅｘ
ｔ）を取込む。プログラムアドレスＡｄｄＢに対して、
対応するノードＸを初期化する。
の立上がりタイミングに応答して、プログラムチェック
サイクルモードを開始する。外部アドレスＡｄｄ（ｅｘ
ｔ）を取込む。プログラムアドレスＡｄｄＢに対して、
対応するノードＸを初期化する。
【０１５８】これにより、ＰＭＯＳトランジスタＰ２が
オン状態となり、プログラム対象となるキャパシタＣに
対して、ノードＹの電位を内部電源電位ＶＣＣに設定す
る。
オン状態となり、プログラム対象となるキャパシタＣに
対して、ノードＹの電位を内部電源電位ＶＣＣに設定す
る。
【０１５９】初期不良のあるキャパシタＣに対するノー
ドＸの電位は上昇する（図１２のノードＸにおける実線
ａの部分）。正常なキャパシタＣに対するノードＸの電
位は、接地電位ＧＮＤ（図１２のノードＸにおける実線
ｂの部分）を保つ。
ドＸの電位は上昇する（図１２のノードＸにおける実線
ａの部分）。正常なキャパシタＣに対するノードＸの電
位は、接地電位ＧＮＤ（図１２のノードＸにおける実線
ｂの部分）を保つ。
【０１６０】キャパシタに初期不良がある場合について
説明する。時刻ｔ２における外部クロック信号ＣＬＫの
立上がりタイミングに応答して、プログラムチェックモ
ードを設定する。
説明する。時刻ｔ２における外部クロック信号ＣＬＫの
立上がりタイミングに応答して、プログラムチェックモ
ードを設定する。
【０１６１】外部アドレスＡｄｄ（ｅｘｔ）を取込む。
プログラムアドレスＡｄｄＢに対して、ノードＸを初期
化する。ノードＹは内部電源電圧レベルＶＣＣである。
Ｌレベルのプリチャージ信号ＺＦＲＥを入力する。コモ
ンノードＺを充電する。出力ノードＯＵＴが放電する。
プログラムアドレスＡｄｄＢに対して、ノードＸを初期
化する。ノードＹは内部電源電圧レベルＶＣＣである。
Ｌレベルのプリチャージ信号ＺＦＲＥを入力する。コモ
ンノードＺを充電する。出力ノードＯＵＴが放電する。
【０１６２】比較アドレスＡｄｄＲを入力する。未プロ
グラム状態でキャパシタＣに不良がある場合には、ノー
ドＸの電位が内部電源電圧ＶＣＣに移行する。これによ
り、ＰＭＯＳトランジスタＰ１がオフ状態となり、比較
アドレスＡｄｄＲによらず、コモンノードＺがＨレベル
を保持する。この結果、出力ノードＯＵＴの電位は、Ｌ
レベルを保持する。時刻ｔ３において、初期不良（冗長
不良）があることが判明する。
グラム状態でキャパシタＣに不良がある場合には、ノー
ドＸの電位が内部電源電圧ＶＣＣに移行する。これによ
り、ＰＭＯＳトランジスタＰ１がオフ状態となり、比較
アドレスＡｄｄＲによらず、コモンノードＺがＨレベル
を保持する。この結果、出力ノードＯＵＴの電位は、Ｌ
レベルを保持する。時刻ｔ３において、初期不良（冗長
不良）があることが判明する。
【０１６３】次に、キャパシタが正常な場合について説
明する。時刻ｔ４における外部クロック信号ＣＬＫの立
上がりタイミングに応答して、プログラムチェックモー
ドを設定する。
明する。時刻ｔ４における外部クロック信号ＣＬＫの立
上がりタイミングに応答して、プログラムチェックモー
ドを設定する。
【０１６４】外部アドレスＡｄｄ（ｅｘｔ）を取込む。
プログラムアドレスＡｄｄＢに対して、ノードＸを初期
化する。ノードＹは内部電源電圧レベルＶＣＣである。
Ｌレベルのプリチャージ信号ＺＦＲＥを入力する。コモ
ンノードＺを充電する。出力ノードＯＵＴが放電する。
プログラムアドレスＡｄｄＢに対して、ノードＸを初期
化する。ノードＹは内部電源電圧レベルＶＣＣである。
Ｌレベルのプリチャージ信号ＺＦＲＥを入力する。コモ
ンノードＺを充電する。出力ノードＯＵＴが放電する。
【０１６５】比較アドレスＡｄｄＲを入力する。キャパ
シタＣが良品である（破壊されていない）場合は、ノー
ドＸの電位は接地電位ＧＮＤを維持する。したがって、
ＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタ
Ｎ０がオン状態となる。コモンノードＺが放電する。こ
れにより、出力ノードＯＵＴが充電する。時刻ｔ５にお
いて、全アンチフューズについて正常であることが判明
する。
シタＣが良品である（破壊されていない）場合は、ノー
ドＸの電位は接地電位ＧＮＤを維持する。したがって、
ＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタ
Ｎ０がオン状態となる。コモンノードＺが放電する。こ
れにより、出力ノードＯＵＴが充電する。時刻ｔ５にお
いて、全アンチフューズについて正常であることが判明
する。
【０１６６】ここで、不良のプログラム素子を除去する
ための構成について、図１３および図１４を用いて説明
する。
ための構成について、図１３および図１４を用いて説明
する。
【０１６７】図１３は、プログラム素子における初期不
良を除去するための回路構成を示す図である。図１３に
示す構成は、図８に示す冗長判定回路２２０に配置す
る。
良を除去するための回路構成を示す図である。図１３に
示す構成は、図８に示す冗長判定回路２２０に配置す
る。
【０１６８】図１３に示す構成では、５つのプログラム
ユニット２１ａ、２１ｂ、２１ｃ、２１ｄ、および２１
ｅを配置する。
ユニット２１ａ、２１ｂ、２１ｃ、２１ｄ、および２１
ｅを配置する。
【０１６９】プログラムユニット２１ａ〜２１ｅのそれ
ぞれは、図９に示すプログラムユニット２５に対応す
る。プログラムユニット２１ａ〜２１ｅのそれぞれは、
たとえば図６に示す複数のアンチフューズアドレス検出
回路２５ａ、２５ｂ、…を含む。
ぞれは、図９に示すプログラムユニット２５に対応す
る。プログラムユニット２１ａ〜２１ｅのそれぞれは、
たとえば図６に示す複数のアンチフューズアドレス検出
回路２５ａ、２５ｂ、…を含む。
【０１７０】プログラムユニット２１ａ〜２１ｅのそれ
ぞれに対応して、保持回路３ａ、３ｂ、３ｃ、３ｄ、３
ｅのそれぞれを配置する。保持回路３ａ〜３ｅのそれぞ
れは、図９に示す保持回路３に対応する。
ぞれに対応して、保持回路３ａ、３ｂ、３ｃ、３ｄ、３
ｅのそれぞれを配置する。保持回路３ａ〜３ｅのそれぞ
れは、図９に示す保持回路３に対応する。
【０１７１】プログラムユニット２１ａ、２１ｂ、２１
ｃ、２１ｄ、および２１ｅのそれぞれは、対応するコモ
ンノード（図中記号Ｚａ、Ｚｂ、Ｚｃ、Ｚｄ、およびＺ
ｅ）と接地電位との間に接続される。
ｃ、２１ｄ、および２１ｅのそれぞれは、対応するコモ
ンノード（図中記号Ｚａ、Ｚｂ、Ｚｃ、Ｚｄ、およびＺ
ｅ）と接地電位との間に接続される。
【０１７２】コモンノードＺａ、Ｚｂ、Ｚｃ、Ｚｄ、お
よびＺｅに対して、選択回路３０を配置する。選択回路
３０は、複数のスイッチ２７ａ、２７ｂ、２７ｃ、２７
ｄ、および２７ｅを含む。スイッチ２７ａ〜２７ｅのそ
れぞれは、プログラムユニット１ａ〜１ｅのそれぞれに
対応して配置する。
よびＺｅに対して、選択回路３０を配置する。選択回路
３０は、複数のスイッチ２７ａ、２７ｂ、２７ｃ、２７
ｄ、および２７ｅを含む。スイッチ２７ａ〜２７ｅのそ
れぞれは、プログラムユニット１ａ〜１ｅのそれぞれに
対応して配置する。
【０１７３】選択回路３０は、選択信号ＳＥＬ／オール
接続信号ＡＬＬを受ける。オール接続信号ＡＬＬが入力
された場合、スイッチ２７ａ〜２７ｅはすべてオン状態
となり、コモンノードＺａ〜Ｚｅのそれぞれの出力を、
後述するシフトレジスタ３２に伝達する。
接続信号ＡＬＬを受ける。オール接続信号ＡＬＬが入力
された場合、スイッチ２７ａ〜２７ｅはすべてオン状態
となり、コモンノードＺａ〜Ｚｅのそれぞれの出力を、
後述するシフトレジスタ３２に伝達する。
【０１７４】選択信号ＳＥＬが入力された場合には、ス
イッチ２７ａ〜２７ｅの中から、対応するスイッチが選
択され、オン状態となる。オン状態にあるスイッチにつ
いて、対応するコモンノードの出力が、後述するシフト
レジスタ３２に伝達される。
イッチ２７ａ〜２７ｅの中から、対応するスイッチが選
択され、オン状態となる。オン状態にあるスイッチにつ
いて、対応するコモンノードの出力が、後述するシフト
レジスタ３２に伝達される。
【０１７５】シフトレジスタ３２は、選択回路３０の出
力を受ける。シフトレジスタ３２は、シフト信号ＳＦＴ
に応答して、入力した信号を、冗長判定結果を出力する
出力ノードＯＵＴａ、ＯＵＴｂ、ＯＵＴｃ、およびＯＵ
Ｔｄに伝送する。
力を受ける。シフトレジスタ３２は、シフト信号ＳＦＴ
に応答して、入力した信号を、冗長判定結果を出力する
出力ノードＯＵＴａ、ＯＵＴｂ、ＯＵＴｃ、およびＯＵ
Ｔｄに伝送する。
【０１７６】図１３においては、スイッチ２７ａ、２７
ｂ、２７ｃ、および２７ｄのそれぞれが、出力ノードＯ
ＵＴａ、ＯＵＴｂ、ＯＵＴｃ、およびＯＵＴｄのそれぞ
れと接続状態にある。
ｂ、２７ｃ、および２７ｄのそれぞれが、出力ノードＯ
ＵＴａ、ＯＵＴｂ、ＯＵＴｃ、およびＯＵＴｄのそれぞ
れと接続状態にある。
【０１７７】図１３に示す構成で、初期不良チェックに
よりプログラムユニット１ｃにおいて不良が検出された
場合について、図１４を用いて説明する。
よりプログラムユニット１ｃにおいて不良が検出された
場合について、図１４を用いて説明する。
【０１７８】図１４は、図１３に示す回路構成において
初期不良が検出された場合の初期不良除去動作を説明す
るための図である。
初期不良が検出された場合の初期不良除去動作を説明す
るための図である。
【０１７９】図１４に示すように、初期不良チェックモ
ードにおいてプログラムユニット２１ｃにおいて不良が
検出されたとする。この場合、選択信号ＳＥＬに応答し
て、スイッチ２７ｃを除くスイッチ２７ａ、２７ｂ、２
７ｄ、および２７ｅをオンさせる。
ードにおいてプログラムユニット２１ｃにおいて不良が
検出されたとする。この場合、選択信号ＳＥＬに応答し
て、スイッチ２７ｃを除くスイッチ２７ａ、２７ｂ、２
７ｄ、および２７ｅをオンさせる。
【０１８０】シフトレジスタ３２は、シフト信号ＳＦＴ
を用いて、スイッチ２７ｃに代わって、スイッチ２７ｄ
の出力を出力ノードＯＵＴｃに供給する。また、スイッ
チ２７ｅの出力を出力ノードＯＵＴｄに供給する。この
結果、プログラムユニット２１ｅが、プログラムユニッ
ト２１ｃに代わって動作することになる。
を用いて、スイッチ２７ｃに代わって、スイッチ２７ｄ
の出力を出力ノードＯＵＴｃに供給する。また、スイッ
チ２７ｅの出力を出力ノードＯＵＴｄに供給する。この
結果、プログラムユニット２１ｅが、プログラムユニッ
ト２１ｃに代わって動作することになる。
【０１８１】次に、本発明の実施の形態２におけるアン
チフューズアドレス検出回路の他の構成の一例につい
て、図１５を用いて説明する。図１５は、本発明の実施
の形態３におけるアンチフューズアドレス検出回路の他
の構成の一例を示す回路図である。
チフューズアドレス検出回路の他の構成の一例につい
て、図１５を用いて説明する。図１５は、本発明の実施
の形態３におけるアンチフューズアドレス検出回路の他
の構成の一例を示す回路図である。
【０１８２】図１５に示すアンチフューズアドレス検出
回路（アンチフューズアドレス検出回路３５と称す）
は、アンチフューズプログラム回路３７およびアドレス
比較回路３８を含む。
回路（アンチフューズアドレス検出回路３５と称す）
は、アンチフューズプログラム回路３７およびアドレス
比較回路３８を含む。
【０１８３】アドレス比較回路３８は、接地電位とコモ
ンノードＺとの間に接続される。コモンノードＺは、図
示しない保持回路３を介して、出力ノードＯＵＴと接続
される。
ンノードＺとの間に接続される。コモンノードＺは、図
示しない保持回路３を介して、出力ノードＯＵＴと接続
される。
【０１８４】アンチフューズプログラム回路３７は、Ｎ
ＭＯＳトランジスタＮ５、ＰＭＯＳトランジスタＰ３、
ダイオード３６およびキャパシタＣを含む。ノードＸと
接地電位との間にダイオード３６を接続する。ノードＸ
と電源電位との間にＰＭＯＳトランジスタＰ３を接続す
る。ＰＭＯＳトランジスタＰ３のゲート電極は、プログ
ラムアドレスＡｄｄＢを受ける。
ＭＯＳトランジスタＮ５、ＰＭＯＳトランジスタＰ３、
ダイオード３６およびキャパシタＣを含む。ノードＸと
接地電位との間にダイオード３６を接続する。ノードＸ
と電源電位との間にＰＭＯＳトランジスタＰ３を接続す
る。ＰＭＯＳトランジスタＰ３のゲート電極は、プログ
ラムアドレスＡｄｄＢを受ける。
【０１８５】キャパシタＣは、ノードＸとノードＹとの
間に接続する。ノードＹとプログラム電源電位Ｖｇとの
間にＮＭＯＳトランジスタＮ５を接続する。ＮＭＯＳト
ランジスタＮ５のゲート電極は、ノードＸと接続する。
間に接続する。ノードＹとプログラム電源電位Ｖｇとの
間にＮＭＯＳトランジスタＮ５を接続する。ＮＭＯＳト
ランジスタＮ５のゲート電極は、ノードＸと接続する。
【０１８６】アドレス比較回路３８は、ＮＭＯＳトラン
ジスタＮ３およびＮ４を含む。ＮＭＯＳトランジスタＮ
３およびＮ４は、コモンノードＺと接地電位との間に直
列に接続する。ＮＭＯＳトランジスタＮ４のゲート電極
は、比較アドレスＡｄｄＲを受ける。ＮＭＯＳトランジ
スタＮ３のゲート電極は、ノードＸと接続する。
ジスタＮ３およびＮ４を含む。ＮＭＯＳトランジスタＮ
３およびＮ４は、コモンノードＺと接地電位との間に直
列に接続する。ＮＭＯＳトランジスタＮ４のゲート電極
は、比較アドレスＡｄｄＲを受ける。ＮＭＯＳトランジ
スタＮ３のゲート電極は、ノードＸと接続する。
【０１８７】このように構成することにより、ノードＸ
およびＹの電位を調整して、キャパシタＣを破壊する。
また、破壊後は、ノードＸの電位をフィードバックする
ことにより、高電位の印加を停止させることが可能とな
る。
およびＹの電位を調整して、キャパシタＣを破壊する。
また、破壊後は、ノードＸの電位をフィードバックする
ことにより、高電位の印加を停止させることが可能とな
る。
【０１８８】［実施の形態４］次に、本発明の実施の形
態４におけるアンチフューズアドレス検出回路について
図１６を用いて説明する。
態４におけるアンチフューズアドレス検出回路について
図１６を用いて説明する。
【０１８９】図１６は、本発明の実施の形態４における
アンチフューズアドレス検出回路４０の具体的構成の一
例を示す回路図である。本発明の実施の形態４における
アンチフューズアドレス検出回路４０は、図９に示すア
ンチフューズアドレス検出回路２５ａ、…のそれぞれに
代わって用いる。
アンチフューズアドレス検出回路４０の具体的構成の一
例を示す回路図である。本発明の実施の形態４における
アンチフューズアドレス検出回路４０は、図９に示すア
ンチフューズアドレス検出回路２５ａ、…のそれぞれに
代わって用いる。
【０１９０】図１６に示すアンチフューズアドレス検出
回路４０は、アンチフューズプログラム回路４２および
アドレス比較回路２４を含む。アドレス比較回路２４
は、上述したようにコモンノードＺと接地電位との間に
接続される。なお、コモンノードＺは、図示しない保持
回路３を介して、出力ノードＯＵＴと接続する。
回路４０は、アンチフューズプログラム回路４２および
アドレス比較回路２４を含む。アドレス比較回路２４
は、上述したようにコモンノードＺと接地電位との間に
接続される。なお、コモンノードＺは、図示しない保持
回路３を介して、出力ノードＯＵＴと接続する。
【０１９１】アンチフューズプログラム回路４２は、Ｎ
ＭＯＳトランジスタＮ６、ＰＭＯＳトランジスタＰ４、
およびキャパシタＣを含む。ノードＸとプログラム電源
電位Ｖｇとの間にＰＭＯＳトランジスタＰ４を接続す
る。
ＭＯＳトランジスタＮ６、ＰＭＯＳトランジスタＰ４、
およびキャパシタＣを含む。ノードＸとプログラム電源
電位Ｖｇとの間にＰＭＯＳトランジスタＰ４を接続す
る。
【０１９２】ノードＹとノードＸとの間にキャパシタＣ
を接続する。ＰＭＯＳトランジスタＰ４のゲート電極
を、ノードＹと接続する。ノードＹと接地電位との間に
ＮＭＯＳトランジスタＮ６を接続する。ＮＭＯＳトラン
ジスタＮ６のゲート電極は、プログラムアドレスＡｄｄ
Ｂを受ける。
を接続する。ＰＭＯＳトランジスタＰ４のゲート電極
を、ノードＹと接続する。ノードＹと接地電位との間に
ＮＭＯＳトランジスタＮ６を接続する。ＮＭＯＳトラン
ジスタＮ６のゲート電極は、プログラムアドレスＡｄｄ
Ｂを受ける。
【０１９３】アドレスプログラムモードにおいて、プロ
グラムアドレスを入力することにより、ＰＭＯＳトラン
ジスタＰ４がオンし、ノードＹを初期化する。ノードＸ
に高電圧を印加する。続いて、プログラムアドレスＡｄ
ｄＢを、中間電位に設定する。ノードＹは、ＮＭＯＳト
ランジスタＮ６のリーク電流により、電位を上昇させ
る。これにより、キャパシタＣの誘電体が破壊される。
グラムアドレスを入力することにより、ＰＭＯＳトラン
ジスタＰ４がオンし、ノードＹを初期化する。ノードＸ
に高電圧を印加する。続いて、プログラムアドレスＡｄ
ｄＢを、中間電位に設定する。ノードＹは、ＮＭＯＳト
ランジスタＮ６のリーク電流により、電位を上昇させ
る。これにより、キャパシタＣの誘電体が破壊される。
【０１９４】リードモードにおいては、ノードＸの電位
を内部電源電位ＶＣＣに設定する。キャパシタＣが破壊
されている場合、ノードＸの電流量が変化する。これ
を、アドレス比較回路２４で検出する。この結果、コモ
ンノードＺの電位（出力ノード）の電位をモニタするこ
とにより、冗長使用か未使用かの判定が可能となる。
を内部電源電位ＶＣＣに設定する。キャパシタＣが破壊
されている場合、ノードＸの電流量が変化する。これ
を、アドレス比較回路２４で検出する。この結果、コモ
ンノードＺの電位（出力ノード）の電位をモニタするこ
とにより、冗長使用か未使用かの判定が可能となる。
【０１９５】［実施の形態５］次に、本発明の実施の形
態５におけるアンチフューズアドレス検出回路の中のア
ンチフューズプログラム回路について図１７を用いて説
明する。
態５におけるアンチフューズアドレス検出回路の中のア
ンチフューズプログラム回路について図１７を用いて説
明する。
【０１９６】図１７は、本発明の実施の形態５における
アンチフューズプログラム回路５０の具体的構成の一例
を示す回路図である。従来のアンチフューズプログラム
回路９００と同じ構成要素には、同じ記号および符号を
付し、その説明を省略する。図１７に示すアンチフュー
ズプログラム回路５０が、従来のアンチフューズプログ
ラム回路９００と異なる点は、インバータ回路９１７に
代わって、ＮＡＮＤ回路３１８を含むことにある。
アンチフューズプログラム回路５０の具体的構成の一例
を示す回路図である。従来のアンチフューズプログラム
回路９００と同じ構成要素には、同じ記号および符号を
付し、その説明を省略する。図１７に示すアンチフュー
ズプログラム回路５０が、従来のアンチフューズプログ
ラム回路９００と異なる点は、インバータ回路９１７に
代わって、ＮＡＮＤ回路３１８を含むことにある。
【０１９７】ＮＡＮＤ回路３１８の一方の入力端子Ｐ
は、ノードＶと接続する。ノードＶは、信号ＤＶＣＥに
基づき、ノードＶＣＯＮと電気的に接続する。ＮＡＮＤ
回路３１８の他方の入力端子Ｑに、インバータ回路３１
９を接続する。インバータ回路３１９に、スイッチ３２
０を接続する。
は、ノードＶと接続する。ノードＶは、信号ＤＶＣＥに
基づき、ノードＶＣＯＮと電気的に接続する。ＮＡＮＤ
回路３１８の他方の入力端子Ｑに、インバータ回路３１
９を接続する。インバータ回路３１９に、スイッチ３２
０を接続する。
【０１９８】スイッチ３２０は、入力ノードＡ、ノード
ＢおよびノードＣを備える。切替えにより、入力ノード
Ａを、ノードＢまたはノードＣと接続する。図１７にお
いては、ノードＢは、ノードＶＣＯＮと接続し、ノード
Ｃは、接地電位と接続している。
ＢおよびノードＣを備える。切替えにより、入力ノード
Ａを、ノードＢまたはノードＣと接続する。図１７にお
いては、ノードＢは、ノードＶＣＯＮと接続し、ノード
Ｃは、接地電位と接続している。
【０１９９】アンチフューズ９０１を切断する前は、入
力ノードＡを、ノードＢ（または電源電位Ｖｃｃ）に接
続する。また、アンチフューズ９０１の切れるタイミン
グで、入力ノードＡを接地電位ＧＮＤ（ノードＣ）と接
続する。
力ノードＡを、ノードＢ（または電源電位Ｖｃｃ）に接
続する。また、アンチフューズ９０１の切れるタイミン
グで、入力ノードＡを接地電位ＧＮＤ（ノードＣ）と接
続する。
【０２００】ここで、比較のため、図２４に示す従来の
アンチフューズプログラム回路９００の動作を説明す
る。通常の動作モードでは、ノードＣＧＮＤの電位が接
地電位ＧＮＤであり、信号Ｔ（ＲＡＳ）がＬレベルであ
る。アンチフューズ９０１が切断されていない場合、ノ
ードＶの電位はＨレベルの状態になる。インバータ回路
９１７からＬレベルの信号ＦＲが出力される。
アンチフューズプログラム回路９００の動作を説明す
る。通常の動作モードでは、ノードＣＧＮＤの電位が接
地電位ＧＮＤであり、信号Ｔ（ＲＡＳ）がＬレベルであ
る。アンチフューズ９０１が切断されていない場合、ノ
ードＶの電位はＨレベルの状態になる。インバータ回路
９１７からＬレベルの信号ＦＲが出力される。
【０２０１】アンチフューズ９０１が切断されている場
合、アンチフューズ９０１は数ＫΩの抵抗体として機能
するため、ノードＶＣＯＮが接地電位ＧＮＤのレベルに
なる。ＮＭＯＳトランジスタＮ１１は、ＰＭＯＳトラン
ジスタＰ１０よりも電流駆動力が大きいため、ノードＶ
の電位は、インバータ回路９１７の論理しきい値よりも
低くなる。このため、信号ＦＲがＨレベルになる。Ｈレ
ベルの信号ＦＲを受ける図示しないアドレス比較回路
に、対応するアドレス信号ＡＤＤＲが入力した時、不良
アドレスが検出されたと判定する。
合、アンチフューズ９０１は数ＫΩの抵抗体として機能
するため、ノードＶＣＯＮが接地電位ＧＮＤのレベルに
なる。ＮＭＯＳトランジスタＮ１１は、ＰＭＯＳトラン
ジスタＰ１０よりも電流駆動力が大きいため、ノードＶ
の電位は、インバータ回路９１７の論理しきい値よりも
低くなる。このため、信号ＦＲがＨレベルになる。Ｈレ
ベルの信号ＦＲを受ける図示しないアドレス比較回路
に、対応するアドレス信号ＡＤＤＲが入力した時、不良
アドレスが検出されたと判定する。
【０２０２】アドレスプログラムモードでは、Ｈレベル
の信号Ｔ（ＲＡＳ）を入力し、信号ＲＳＴを立上げて、
ノードＶＣＯＮおよびノードＶの電位を接地電位ＧＮＤ
に落とす。インバータ回路９１７からＨレベルの信号Ｆ
Ｒが出力される。信号ＦＲをラッチした後、信号ＲＳＴ
をＬレベルに戻す。
の信号Ｔ（ＲＡＳ）を入力し、信号ＲＳＴを立上げて、
ノードＶＣＯＮおよびノードＶの電位を接地電位ＧＮＤ
に落とす。インバータ回路９１７からＨレベルの信号Ｆ
Ｒが出力される。信号ＦＲをラッチした後、信号ＲＳＴ
をＬレベルに戻す。
【０２０３】次に、プログラムしたい不良アドレスＡＤ
ＤＲを入力し、アンチフューズ９０１から接地電位ＧＮ
Ｄに抜けるパスを形成する。ノードＣＧＮＤに高電位を
印加して、アンチフューズ９０１を切断する。アンチフ
ューズ９０１が切断されると、ノードＣＧＮＤから、ノ
ードＶＣＯＮ、ＮＭＯＳトランジスタＮ１３およびＮ１
４を通過して、電流が流れる。
ＤＲを入力し、アンチフューズ９０１から接地電位ＧＮ
Ｄに抜けるパスを形成する。ノードＣＧＮＤに高電位を
印加して、アンチフューズ９０１を切断する。アンチフ
ューズ９０１が切断されると、ノードＣＧＮＤから、ノ
ードＶＣＯＮ、ＮＭＯＳトランジスタＮ１３およびＮ１
４を通過して、電流が流れる。
【０２０４】この電流の増大にしたがって、ノードＶＣ
ＯＮの電位が上昇し、ノードＶの電位がインバータ回路
９１７の論理しきい値以上に上昇する。この結果、信号
ＦＲが、Ｌレベルの状態でラッチされる。ＮＭＯＳトラ
ンジスタＮ１４がオフし、接地電位ＧＮＤに抜ける電流
のパスを遮断する。これにより、切断時において、過大
な電流が流れることを防止する。
ＯＮの電位が上昇し、ノードＶの電位がインバータ回路
９１７の論理しきい値以上に上昇する。この結果、信号
ＦＲが、Ｌレベルの状態でラッチされる。ＮＭＯＳトラ
ンジスタＮ１４がオフし、接地電位ＧＮＤに抜ける電流
のパスを遮断する。これにより、切断時において、過大
な電流が流れることを防止する。
【０２０５】しかしながらアンチフューズ９０１は、切
断されるまでは容量として機能するこの容量結合によっ
て、アンチフューズ９０１が切断される前に、ノードＶ
ＣＯＮの電位が過渡的に上昇することがある。
断されるまでは容量として機能するこの容量結合によっ
て、アンチフューズ９０１が切断される前に、ノードＶ
ＣＯＮの電位が過渡的に上昇することがある。
【０２０６】特に、ノードＶの電位がインバータ回路９
１７の論理しきい値以上に上昇してしまうと、信号ＦＲ
がＬレベルに変化して、ＮＭＯＳトランジスタＮ１４が
オフしてしまう。したがって、従来のアンチフューズプ
ログラム回路９００では、アンチフューズ９０１の切断
前に、接地電位ＧＮＤに至るパスが遮断されるという可
能性がある。
１７の論理しきい値以上に上昇してしまうと、信号ＦＲ
がＬレベルに変化して、ＮＭＯＳトランジスタＮ１４が
オフしてしまう。したがって、従来のアンチフューズプ
ログラム回路９００では、アンチフューズ９０１の切断
前に、接地電位ＧＮＤに至るパスが遮断されるという可
能性がある。
【０２０７】そこで、従来のアンチフューズプログラム
回路９００では、ノードＣＧＮＤへの高電圧の印加を２
ステップ化するといった複雑な制御を用いて、電流パス
の遮断を防ぐ必要が生じる。
回路９００では、ノードＣＧＮＤへの高電圧の印加を２
ステップ化するといった複雑な制御を用いて、電流パス
の遮断を防ぐ必要が生じる。
【０２０８】一方、本発明の実施の形態５におけるアン
チフューズプログラム回路５０では、アンチフューズ９
０１を切断する前は、スイッチ３２０の入力ノードＡ
を、ノードＢ（または電源電位Ｖｃｃ）に接続する。こ
の結果、ノードＣＧＮＤに高電圧を印加することによ
り、ノードＶの電位が過渡的に大きく上昇しても、イン
バータ回路３１９の論理しきい値を適切に設定すること
で、入力端子Ｑに入力する信号のレベルをＬレベルに保
つことができる。
チフューズプログラム回路５０では、アンチフューズ９
０１を切断する前は、スイッチ３２０の入力ノードＡ
を、ノードＢ（または電源電位Ｖｃｃ）に接続する。こ
の結果、ノードＣＧＮＤに高電圧を印加することによ
り、ノードＶの電位が過渡的に大きく上昇しても、イン
バータ回路３１９の論理しきい値を適切に設定すること
で、入力端子Ｑに入力する信号のレベルをＬレベルに保
つことができる。
【０２０９】このため、プログラムモードにおいて、ア
ンチフューズ９０１が切断される前に、信号ＦＲの電位
がＨレベルからＬレベルに変化（ラッチ状態が変化）す
るといった問題が発生しない。したがって、従来必要と
される高電圧印加のための複雑な制御を用いることな
く、ノードＶＣＯＮからＮＭＯＳトランジスタＮ１２、
およびＮ１３を介した接地電位ＧＮＤへのパスを安定し
て保持することができる。
ンチフューズ９０１が切断される前に、信号ＦＲの電位
がＨレベルからＬレベルに変化（ラッチ状態が変化）す
るといった問題が発生しない。したがって、従来必要と
される高電圧印加のための複雑な制御を用いることな
く、ノードＶＣＯＮからＮＭＯＳトランジスタＮ１２、
およびＮ１３を介した接地電位ＧＮＤへのパスを安定し
て保持することができる。
【０２１０】また、アンチフューズ９０１の切れるタイ
ミングで入力ノードＡを接地電位ＧＮＤ（ノードＣ）と
接続するようにスイッチ３２０を制御する。これによ
り、ＮＡＮＤ回路９１８の入力端子Ｑは、Ｈレベルに変
化するため、ノードＶＣＯＮから接地電位ＧＮＤに抜け
る電流パスを遮断し、過大電流が流れることを防止する
ことができる。
ミングで入力ノードＡを接地電位ＧＮＤ（ノードＣ）と
接続するようにスイッチ３２０を制御する。これによ
り、ＮＡＮＤ回路９１８の入力端子Ｑは、Ｈレベルに変
化するため、ノードＶＣＯＮから接地電位ＧＮＤに抜け
る電流パスを遮断し、過大電流が流れることを防止する
ことができる。
【０２１１】このように構成することにより、アンチフ
ューズを切断する際に発生する過渡的な電圧上昇による
電流パスの遮断を防止することが可能となり、安定して
確実にアンチフューズを切断することが可能となる。
ューズを切断する際に発生する過渡的な電圧上昇による
電流パスの遮断を防止することが可能となり、安定して
確実にアンチフューズを切断することが可能となる。
【０２１２】［実施の形態６］次に、本発明の実施の形
態６におけるアンチフューズアドレス検出回路の中のア
ンチフューズプログラム回路について図１８を用いて説
明する。
態６におけるアンチフューズアドレス検出回路の中のア
ンチフューズプログラム回路について図１８を用いて説
明する。
【０２１３】図１８は、本発明の実施の形態６における
アンチフューズプログラム回路６０の具体的構成の一例
を示す回路図である。従来のアンチフューズプログラム
回路９００と同じ構成要素には、同じ記号および符号を
付し、その説明を省略する。
アンチフューズプログラム回路６０の具体的構成の一例
を示す回路図である。従来のアンチフューズプログラム
回路９００と同じ構成要素には、同じ記号および符号を
付し、その説明を省略する。
【０２１４】図１８に示すアンチフューズプログラム回
路６０は、図２４に示す構成に加えて、さらにカレント
モニタ３２１、コントロール回路３２２、パルス発生回
路３２４およびキャパシタ３２５を含む。
路６０は、図２４に示す構成に加えて、さらにカレント
モニタ３２１、コントロール回路３２２、パルス発生回
路３２４およびキャパシタ３２５を含む。
【０２１５】カレントモニタ３２１は、ノードＣＧＮＤ
からノードＶＣＯＮに流れる電流を測定する。コントロ
ール回路３２２は、ノードＣＧＮＤに高電圧を印加する
ための制御を行なう。コントロール回路３２２は、フラ
グ信号ＦＧを出力する。フラグ信号ＦＧは、ノードＣＧ
ＮＤへの高電圧印加のタイミングからアンチフューズ９
０１の切断にかかる時間だけ遅延して発生する信号であ
る。
からノードＶＣＯＮに流れる電流を測定する。コントロ
ール回路３２２は、ノードＣＧＮＤに高電圧を印加する
ための制御を行なう。コントロール回路３２２は、フラ
グ信号ＦＧを出力する。フラグ信号ＦＧは、ノードＣＧ
ＮＤへの高電圧印加のタイミングからアンチフューズ９
０１の切断にかかる時間だけ遅延して発生する信号であ
る。
【０２１６】パルス発生回路３２４は、カレントモニタ
３２１の出力およびフラグ信号ＦＧに応答して、２〜３
Ｖの電圧パルスを発生する。キャパシタ３２５は、ノー
ドＣＧＮＤとパルス発生回路３２４の出力ノードとの間
に接続する。
３２１の出力およびフラグ信号ＦＧに応答して、２〜３
Ｖの電圧パルスを発生する。キャパシタ３２５は、ノー
ドＣＧＮＤとパルス発生回路３２４の出力ノードとの間
に接続する。
【０２１７】ここで、本発明の実施の形態６におけるア
ンチフューズ９０１としてＢＳＴキャパシタ（（Ｂａ、
Ｓｒ）ＴｉＯ3 ）を使用した場合の印加電位の条件につ
いて、図１９を用いて説明する。
ンチフューズ９０１としてＢＳＴキャパシタ（（Ｂａ、
Ｓｒ）ＴｉＯ3 ）を使用した場合の印加電位の条件につ
いて、図１９を用いて説明する。
【０２１８】図１９は、本発明の実施の形態６における
アンチフューズ９０１と印加電位との関係を説明するた
めの図であり、アンチフューズ９０１としてＢＳＴキャ
パシタを用いた場合における、ＢＳＴ膜の耐圧分布を示
している。
アンチフューズ９０１と印加電位との関係を説明するた
めの図であり、アンチフューズ９０１としてＢＳＴキャ
パシタを用いた場合における、ＢＳＴ膜の耐圧分布を示
している。
【０２１９】図１９の実線は、印加電圧（横軸）に対す
るＢＳＴ膜の耐圧分布（縦軸）を示している。図１９に
示すように、通常、ＢＳＴ膜の耐圧分布は、数ボルトの
広がりをもつ。
るＢＳＴ膜の耐圧分布（縦軸）を示している。図１９に
示すように、通常、ＢＳＴ膜の耐圧分布は、数ボルトの
広がりをもつ。
【０２２０】したがって、従来のアンチフューズプログ
ラム回路９００では、耐圧のばらつきの大きい絶縁膜で
構成されるアンチフューズ９０１を切断するため、全て
のアンチフューズ９０１に対応するノードＣＧＮＤに、
最大印加電圧Ｖｌｉｍｉｔ以上の過大な高電圧を印加す
る必要があった。
ラム回路９００では、耐圧のばらつきの大きい絶縁膜で
構成されるアンチフューズ９０１を切断するため、全て
のアンチフューズ９０１に対応するノードＣＧＮＤに、
最大印加電圧Ｖｌｉｍｉｔ以上の過大な高電圧を印加す
る必要があった。
【０２２１】これに対して、本発明の実施の形態６で
は、ノードＣＧＮＤに印加する電圧を、耐圧分布の中心
値である電圧Ｖ０までに抑える。
は、ノードＣＧＮＤに印加する電圧を、耐圧分布の中心
値である電圧Ｖ０までに抑える。
【０２２２】電圧Ｖ０を印加した場合、過半数のアンチ
フューズ９０１が切断されて、低抵抗体に変化する。し
かし、残りの切断されていないアンチフューズ９０１が
存在する可能性がある。そこで、カレントモニタ３２１
およびフラグ信号ＦＧを用いて、ノードＣＧＮＤの電位
を制御する。
フューズ９０１が切断されて、低抵抗体に変化する。し
かし、残りの切断されていないアンチフューズ９０１が
存在する可能性がある。そこで、カレントモニタ３２１
およびフラグ信号ＦＧを用いて、ノードＣＧＮＤの電位
を制御する。
【０２２３】具体的には、パルス発生回路３２４をＲｅ
ａｄｙ状態にしておき、カレントモニタ３２１を用い
て、ノードＶＣＯＮから接地電位ＧＮＤに流れる電流を
直接測定する。
ａｄｙ状態にしておき、カレントモニタ３２１を用い
て、ノードＶＣＯＮから接地電位ＧＮＤに流れる電流を
直接測定する。
【０２２４】パルス発生回路３２４は、カレントモニタ
３２１の出力信号がノードＶＣＯＮから接地電位ＧＮＤ
に流れる電流が所定の期待電流に達していないことを示
していると、アンチフューズ９０１が十分に切断されて
いないと判断して、２〜３Ｖの電圧パルスをキャパシタ
３２５に与える。これにより、ノードＣＧＮＤの電位
は、さらに２〜３Ｖ上昇する。この結果、切断が不十分
なアンチフューズ９０１を切断することが可能となる。
３２１の出力信号がノードＶＣＯＮから接地電位ＧＮＤ
に流れる電流が所定の期待電流に達していないことを示
していると、アンチフューズ９０１が十分に切断されて
いないと判断して、２〜３Ｖの電圧パルスをキャパシタ
３２５に与える。これにより、ノードＣＧＮＤの電位
は、さらに２〜３Ｖ上昇する。この結果、切断が不十分
なアンチフューズ９０１を切断することが可能となる。
【０２２５】このように構成することにより、アンチフ
ューズ９０１を構成する絶縁膜の耐圧分布のばらつきが
大きい場合であっても、安定して確実にアンチフューズ
を切断することが可能となる。
ューズ９０１を構成する絶縁膜の耐圧分布のばらつきが
大きい場合であっても、安定して確実にアンチフューズ
を切断することが可能となる。
【０２２６】［実施の形態７］次に、本発明の実施の形
態７におけるアンチフューズアドレス検出回路の中のア
ンチフューズプログラム回路について図２０を用いて説
明する。
態７におけるアンチフューズアドレス検出回路の中のア
ンチフューズプログラム回路について図２０を用いて説
明する。
【０２２７】図２０は、本発明の実施の形態７における
アンチフューズプログラム回路７０の具体的構成の一例
を示す回路図である。従来のアンチフューズプログラム
回路９００と同じ構成要素には、同じ記号および符号を
付し、その説明を省略する。図２０に示すアンチフュー
ズプログラム回路７０が、従来のアンチフューズプログ
ラム回路９００と異なる点は、ＮＭＯＳトランジスタＮ
１４に代えて、カレントモニタ３２６を含むことにあ
り、さらにラッチ回路を構成するＰＭＯＳトランジスタ
Ｐ９を構成要素から取除くことにある。
アンチフューズプログラム回路７０の具体的構成の一例
を示す回路図である。従来のアンチフューズプログラム
回路９００と同じ構成要素には、同じ記号および符号を
付し、その説明を省略する。図２０に示すアンチフュー
ズプログラム回路７０が、従来のアンチフューズプログ
ラム回路９００と異なる点は、ＮＭＯＳトランジスタＮ
１４に代えて、カレントモニタ３２６を含むことにあ
り、さらにラッチ回路を構成するＰＭＯＳトランジスタ
Ｐ９を構成要素から取除くことにある。
【０２２８】図２０に示すカレントモニタ３２６は、ア
ンチフューズ９０１のブローの際に、ノードＣＧＮＤか
らノードＶＣＯＮに流れる電流を測定する。カレントモ
ニタ３２６は、定電流源３２７、ＮＭＯＳトランジスタ
Ｎ２８およびＮ３１、ならびにＰＭＯＳトランジスタＰ
３０を含む。
ンチフューズ９０１のブローの際に、ノードＣＧＮＤか
らノードＶＣＯＮに流れる電流を測定する。カレントモ
ニタ３２６は、定電流源３２７、ＮＭＯＳトランジスタ
Ｎ２８およびＮ３１、ならびにＰＭＯＳトランジスタＰ
３０を含む。
【０２２９】定電流源３２７およびＮＭＯＳトランジス
タＮ２８を、電源電位と接地電位ＧＮＤとの間に接続す
る。ＰＭＯＳトランジスタＰ３０の一方の導通端子を、
ＮＭＯＳトランジスタＮ１３と接続し、他方の導通端子
およびゲート電極を、ノードＤと接続する。ノードＤと
接地電位との間に、ＮＭＯＳトランジスタＮ３１を接続
する。ＮＭＯＳトランジスタＮ２８のゲート電極とＮＭ
ＯＳトランジスタＮ３１のゲート電極とは、定電流源３
２７の出力ノードと接続する。
タＮ２８を、電源電位と接地電位ＧＮＤとの間に接続す
る。ＰＭＯＳトランジスタＰ３０の一方の導通端子を、
ＮＭＯＳトランジスタＮ１３と接続し、他方の導通端子
およびゲート電極を、ノードＤと接続する。ノードＤと
接地電位との間に、ＮＭＯＳトランジスタＮ３１を接続
する。ＮＭＯＳトランジスタＮ２８のゲート電極とＮＭ
ＯＳトランジスタＮ３１のゲート電極とは、定電流源３
２７の出力ノードと接続する。
【０２３０】アンチフューズ９０１を切断する過程で、
ノードＶＣＯＮから接地電位ＧＮＤに流れる電流量が増
加すると、ノードＤの電位が上昇する。この際、定電流
源３２７の電流値を適当に設定することにより、ＰＭＯ
ＳトランジスタＰ３０がオフし始める。ノードＶＣＯＮ
から接地電位ＧＮＤに流れる電流量が期待電流以上にな
ると、ＰＭＯＳトランジスタＰ３０がオフし、ノードＶ
ＣＯＮから接地電位ＧＮＤへの電流パスを遮断する。
ノードＶＣＯＮから接地電位ＧＮＤに流れる電流量が増
加すると、ノードＤの電位が上昇する。この際、定電流
源３２７の電流値を適当に設定することにより、ＰＭＯ
ＳトランジスタＰ３０がオフし始める。ノードＶＣＯＮ
から接地電位ＧＮＤに流れる電流量が期待電流以上にな
ると、ＰＭＯＳトランジスタＰ３０がオフし、ノードＶ
ＣＯＮから接地電位ＧＮＤへの電流パスを遮断する。
【０２３１】従来のアンチフューズプログラム回路９０
０では、切断前のアンチフューズ９０１の容量結合によ
って引起こされる過渡的な電位上昇によって、ラッチ状
態が変化し、これに伴い電流パスが遮断する可能性があ
った。
０では、切断前のアンチフューズ９０１の容量結合によ
って引起こされる過渡的な電位上昇によって、ラッチ状
態が変化し、これに伴い電流パスが遮断する可能性があ
った。
【０２３２】しかし、本発明の実施の形態７における構
成では、ＰＭＯＳトランジスタＰ３０のオン／オフを、
電流パスを流れる電流量によって制御するため、ラッチ
状態の変化に伴う電流パスの遮断は発生しない。また、
このように構成することにより、ラッチ回路そのものが
不要となる。
成では、ＰＭＯＳトランジスタＰ３０のオン／オフを、
電流パスを流れる電流量によって制御するため、ラッチ
状態の変化に伴う電流パスの遮断は発生しない。また、
このように構成することにより、ラッチ回路そのものが
不要となる。
【０２３３】なお、複数個のアンチフューズプログラム
回路に対して、１つの定電流源９２７およびＮＭＯＳト
ランジスタＮ２８を共有するように構成することも可能
である。これにより、図８に示す半導体集積回路装置１
０００における冗長判定回路２２０に適用した場合、レ
イアウト面積を削減することが可能となる。
回路に対して、１つの定電流源９２７およびＮＭＯＳト
ランジスタＮ２８を共有するように構成することも可能
である。これにより、図８に示す半導体集積回路装置１
０００における冗長判定回路２２０に適用した場合、レ
イアウト面積を削減することが可能となる。
【０２３４】［実施の形態８］次に、本発明の実施の形
態８におけるアンチフューズアドレス検出回路の中のに
アンチフューズプログラム回路ついて図２１を用いて説
明する。
態８におけるアンチフューズアドレス検出回路の中のに
アンチフューズプログラム回路ついて図２１を用いて説
明する。
【０２３５】図２１は、本発明の実施の形態８における
アンチフューズプログラム回路８０の具体的構成の一例
を示す回路図である。図２０に示すアンチフューズプロ
グラム回路７０と同じ構成要素には、同じ記号および符
号を付し、その説明を省略する。
アンチフューズプログラム回路８０の具体的構成の一例
を示す回路図である。図２０に示すアンチフューズプロ
グラム回路７０と同じ構成要素には、同じ記号および符
号を付し、その説明を省略する。
【０２３６】図２１に示すアンチフューズプログラム回
路８０が、図２０に示すアンチフューズプログラム回路
７０と異なる点は、カレントモニタ３２６に代えて、カ
レントモニタ３３１を含むこと、ＮＭＯＳトランジスタ
Ｎ１３が、アドレス信号ＡＤＤＲに代わって、ＮＡＮＤ
回路３３４の出力信号を受けることにある。
路８０が、図２０に示すアンチフューズプログラム回路
７０と異なる点は、カレントモニタ３２６に代えて、カ
レントモニタ３３１を含むこと、ＮＭＯＳトランジスタ
Ｎ１３が、アドレス信号ＡＤＤＲに代わって、ＮＡＮＤ
回路３３４の出力信号を受けることにある。
【０２３７】ＮＡＮＤ回路３３４は、一方の入力ノード
にアドレス信号ＡＤＤＲを受け、他方の入力ノードに後
述するカレントモニタ３３１から信号を受ける。
にアドレス信号ＡＤＤＲを受け、他方の入力ノードに後
述するカレントモニタ３３１から信号を受ける。
【０２３８】カレントモニタ３３１は、負荷回路３３
３、ならびにＮＭＯＳトランジスタＮ３２およびＮ３１
を含む。負荷回路３３３を、電源電位とノードＥとの間
に接続する。ＮＭＯＳトランジスタＮ３２を、ノードＥ
と接地電位ＧＮＤとの間に接続する。ノードＥを、ＮＡ
ＮＤ回路３３４の入力ノードと接続する。
３、ならびにＮＭＯＳトランジスタＮ３２およびＮ３１
を含む。負荷回路３３３を、電源電位とノードＥとの間
に接続する。ＮＭＯＳトランジスタＮ３２を、ノードＥ
と接地電位ＧＮＤとの間に接続する。ノードＥを、ＮＡ
ＮＤ回路３３４の入力ノードと接続する。
【０２３９】ＮＭＯＳトランジスタＮ３１の一方の導通
端子およびゲート電極を、ＮＭＯＳトランジスタＮ１３
と接続し、他方の導通端子を、接地電位と接続する。Ｎ
ＭＯＳトランジスタＮ３２のゲート電極を、ＮＭＯＳト
ランジスタＮ３１のゲート電極と接続する。
端子およびゲート電極を、ＮＭＯＳトランジスタＮ１３
と接続し、他方の導通端子を、接地電位と接続する。Ｎ
ＭＯＳトランジスタＮ３２のゲート電極を、ＮＭＯＳト
ランジスタＮ３１のゲート電極と接続する。
【０２４０】アンチフューズ９０１を切断する過程で、
ノードＶＣＯＮから接地電位ＧＮＤに流れる電流量が増
大すると、ノードＥの電位が低下する。アンチフューズ
９０１の切断後ノードＶＣＯＮから接地電位ＧＮＤに流
れる電流量が期待値以上になると、ノードＥの電位がＮ
ＡＮＤ回路３３４の論理しき値以下になるように、負荷
回路３３３を所定の値に設定する。
ノードＶＣＯＮから接地電位ＧＮＤに流れる電流量が増
大すると、ノードＥの電位が低下する。アンチフューズ
９０１の切断後ノードＶＣＯＮから接地電位ＧＮＤに流
れる電流量が期待値以上になると、ノードＥの電位がＮ
ＡＮＤ回路３３４の論理しき値以下になるように、負荷
回路３３３を所定の値に設定する。
【０２４１】この結果、ノードＶＣＯＮから接地電位Ｇ
ＮＤに流れる電流量が期待値以上になると、ＮＡＮＤ回
路３３４の出力はＨレベルの状態に変化する。これを受
けて、ＰＭＯＳトランジスタＰ３０がオフし、ノードＶ
ＣＯＮから接地電位ＧＮＤへの電流パスを遮断する。こ
の結果、過大電流が流れることを防止することが可能と
なる。
ＮＤに流れる電流量が期待値以上になると、ＮＡＮＤ回
路３３４の出力はＨレベルの状態に変化する。これを受
けて、ＰＭＯＳトランジスタＰ３０がオフし、ノードＶ
ＣＯＮから接地電位ＧＮＤへの電流パスを遮断する。こ
の結果、過大電流が流れることを防止することが可能と
なる。
【０２４２】すなわち、本発明の実施の形態８における
構成では、ＰＭＯＳトランジスタＰ３０のオン／オフ
を、電流パスを流れる電流量によって制御するため、ラ
ッチ状態の変化に伴う電流パスの遮断は発生しない。ま
た、このように構成することにより、ラッチ回路そのも
のが不要となる。
構成では、ＰＭＯＳトランジスタＰ３０のオン／オフ
を、電流パスを流れる電流量によって制御するため、ラ
ッチ状態の変化に伴う電流パスの遮断は発生しない。ま
た、このように構成することにより、ラッチ回路そのも
のが不要となる。
【０２４３】［実施の形態９］次に、本発明の実施の形
態９におけるアンチフューズアドレス検出回路の中のア
ンチフューズプログラム回路について図２２を用いて説
明する。
態９におけるアンチフューズアドレス検出回路の中のア
ンチフューズプログラム回路について図２２を用いて説
明する。
【０２４４】図２２は、本発明の実施の形態９における
アンチフューズプログラム回路９０の具体的構成の一例
を示す回路図である。従来のアンチフューズプログラム
回路９００と同じ構成要素には、同じ記号および符号を
付し、その説明を省略する。図２２に示すアンチフュー
ズプログラム回路９０と従来のアンチフューズプログラ
ム回路９００とが異なる点は、インバータ回路９１７に
代わって、比較器３３５を含むことにある。
アンチフューズプログラム回路９０の具体的構成の一例
を示す回路図である。従来のアンチフューズプログラム
回路９００と同じ構成要素には、同じ記号および符号を
付し、その説明を省略する。図２２に示すアンチフュー
ズプログラム回路９０と従来のアンチフューズプログラ
ム回路９００とが異なる点は、インバータ回路９１７に
代わって、比較器３３５を含むことにある。
【０２４５】比較器３３５は、ノードＶの電圧と基準電
位Ｖｒｅｆとを比較する。比較器３３５は、信号ＦＲを
出力する。ＰＭＯＳトランジスタＰ９のゲート電極は、
信号ＦＲを受ける。
位Ｖｒｅｆとを比較する。比較器３３５は、信号ＦＲを
出力する。ＰＭＯＳトランジスタＰ９のゲート電極は、
信号ＦＲを受ける。
【０２４６】従来アンチフューズプログラム回路９００
では、アンチフューズ９０１の切断後に抵抗値が十分に
さがらなかった場合、アドレス検出時にノードＶの電位
がインバータ回路９１７の論理しきい値以下にならない
可能性がある。
では、アンチフューズ９０１の切断後に抵抗値が十分に
さがらなかった場合、アドレス検出時にノードＶの電位
がインバータ回路９１７の論理しきい値以下にならない
可能性がある。
【０２４７】図２２に示す構成では、比較器３３５にお
いて、ノードＶの電位と適当な基準電位Ｖｒｅｆとを比
較することで、切断後におけるアンチフューズ９０１の
抵抗値のばらつきがあっても、その影響を抑えて適切な
信号ＦＲを得ることができる。
いて、ノードＶの電位と適当な基準電位Ｖｒｅｆとを比
較することで、切断後におけるアンチフューズ９０１の
抵抗値のばらつきがあっても、その影響を抑えて適切な
信号ＦＲを得ることができる。
【０２４８】これにより、アンチフューズの切断が不十
分であっても正常動作が保証されるため、図８に示す半
導体集積回路装置１０００の冗長判定回路２２０に適用
した場合、切断状態にばらつきがあっても正常な動作を
行なうことが可能となる。
分であっても正常動作が保証されるため、図８に示す半
導体集積回路装置１０００の冗長判定回路２２０に適用
した場合、切断状態にばらつきがあっても正常な動作を
行なうことが可能となる。
【０２４９】なお、基準電位Ｖｒｅｆは、外部から印加
するか、または内部で発生する。なお、この方式では、
ＰＭＯＳトランジスタＰ１０のチャネル抵抗を下げるこ
とができるため、トランジスタサイズを小さくすること
ができる。
するか、または内部で発生する。なお、この方式では、
ＰＭＯＳトランジスタＰ１０のチャネル抵抗を下げるこ
とができるため、トランジスタサイズを小さくすること
ができる。
【０２５０】
【発明の効果】以上のように、請求項１に係るアンチフ
ューズアドレス検出回路によれば、高電圧を用いて、容
易にプログラムすることが可能となる。また、アンチフ
ューズを切断するために必要となる高電圧の供給を切断
状態に応じて制御することにより、周辺素子への高電圧
の影響を防止することが可能となる。
ューズアドレス検出回路によれば、高電圧を用いて、容
易にプログラムすることが可能となる。また、アンチフ
ューズを切断するために必要となる高電圧の供給を切断
状態に応じて制御することにより、周辺素子への高電圧
の影響を防止することが可能となる。
【０２５１】請求項２および請求項３に係るアンチフュ
ーズアドレス検出回路は、請求項１に係るアンチフュー
ズアドレス検出回路であって、アンチフューズの一方の
ノードに印加する高電圧の供給を、アンチフューズの他
方のノードにおける電圧に応じて制御することが可能と
なる。
ーズアドレス検出回路は、請求項１に係るアンチフュー
ズアドレス検出回路であって、アンチフューズの一方の
ノードに印加する高電圧の供給を、アンチフューズの他
方のノードにおける電圧に応じて制御することが可能と
なる。
【０２５２】請求項４に係るアンチフューズアドレス検
出回路は、請求項３に係るアンチフューズアドレス検出
回路であって、プログラムモードにおいて、アンチフュ
ーズの切断状態を試験することがが可能となる。
出回路は、請求項３に係るアンチフューズアドレス検出
回路であって、プログラムモードにおいて、アンチフュ
ーズの切断状態を試験することがが可能となる。
【０２５３】請求項５に係るアンチフューズアドレス検
出回路は、請求項３に係るアンチフューズアドレス検出
回路であって、アンチフューズの初期不良を試験するこ
とがが可能となる。
出回路は、請求項３に係るアンチフューズアドレス検出
回路であって、アンチフューズの初期不良を試験するこ
とがが可能となる。
【０２５４】請求項６および請求項７に係る半導体集積
回路装置によれば、ヒューズをレーザでブローする必要
のないプログラム素子（アンチフューズ）を冗長判定回
路に用いることによりプログラム工程の削減が可能とな
る。また、アンチフューズを切断するために必要となる
高電圧の供給を、切断状態に応じて制御することによ
り、周辺素子への高電圧の影響を防止することが可能と
なる。
回路装置によれば、ヒューズをレーザでブローする必要
のないプログラム素子（アンチフューズ）を冗長判定回
路に用いることによりプログラム工程の削減が可能とな
る。また、アンチフューズを切断するために必要となる
高電圧の供給を、切断状態に応じて制御することによ
り、周辺素子への高電圧の影響を防止することが可能と
なる。
【０２５５】請求項８に係る半導体集積回路装置は、請
求項７に係る半導体集積回路装置であって、プログラム
モードにおいて、アンチフューズの切断状態を試験する
ことがが可能となる。
求項７に係る半導体集積回路装置であって、プログラム
モードにおいて、アンチフューズの切断状態を試験する
ことがが可能となる。
【０２５６】請求項９に係る半導体集積回路装置は、請
求項７に係る半導体集積回路装置であって、アンチフュ
ーズの初期不良を試験することがが可能となる。また初
期不良の結果に応答して、対応するアンチフューズアド
レス検出回路を不使用にすることが可能となる。
求項７に係る半導体集積回路装置であって、アンチフュ
ーズの初期不良を試験することがが可能となる。また初
期不良の結果に応答して、対応するアンチフューズアド
レス検出回路を不使用にすることが可能となる。
【０２５７】請求項１０に係る半導体集積回路装置は、
請求項７に係る半導体集積回路装置であって、アンチフ
ューズの高電圧印加領域にバイポーラトランジスタを配
置することにより、非プログラム時において入力するサ
ージによって、誤プログラムが発生することを防止でき
る。また、アンチフューズに対してシールド層を設ける
ことにより、周辺素子への影響を防止することができ
る。
請求項７に係る半導体集積回路装置であって、アンチフ
ューズの高電圧印加領域にバイポーラトランジスタを配
置することにより、非プログラム時において入力するサ
ージによって、誤プログラムが発生することを防止でき
る。また、アンチフューズに対してシールド層を設ける
ことにより、周辺素子への影響を防止することができ
る。
【０２５８】請求項１１に係るアンチフューズアドレス
検出回路によれば、高電圧を用いてプログラムするアン
チフューズに対して、回路の過渡的な状態やアンチフュ
ーズの切断状態のずれによらず正常に動作することが可
能となる。
検出回路によれば、高電圧を用いてプログラムするアン
チフューズに対して、回路の過渡的な状態やアンチフュ
ーズの切断状態のずれによらず正常に動作することが可
能となる。
【０２５９】請求項１２に係るアンチフューズアドレス
検出回路は、請求項１１に係るアンチフューズアドレス
検出回路であって、アンチフューズを切断する際の過渡
的な電圧上昇による電流パスの遮断を防止することがで
きる。この結果、安定して確実にアンチフューズを切断
することが可能となる。
検出回路は、請求項１１に係るアンチフューズアドレス
検出回路であって、アンチフューズを切断する際の過渡
的な電圧上昇による電流パスの遮断を防止することがで
きる。この結果、安定して確実にアンチフューズを切断
することが可能となる。
【０２６０】請求項１３に係るアンチフューズアドレス
検出回路は、請求項１１に係るアンチフューズアドレス
検出回路であって、比較回路を用いることにより、アン
チフューズの切断のばらつきによらず、正常動作を行な
うことが可能となる。
検出回路は、請求項１１に係るアンチフューズアドレス
検出回路であって、比較回路を用いることにより、アン
チフューズの切断のばらつきによらず、正常動作を行な
うことが可能となる。
【０２６１】請求項１４に係る半導体集積回路装置によ
れば、高電圧を用いてプログラムするアンチフューズに
対して、回路の過渡的な状態やアンチフューズの切断状
態のずれによらず正常に動作することが可能となる。し
たがって、冗長判定回路に当該アンチフューズを含む回
路を使用した場合、誤動作を防止することが可能とな
る。
れば、高電圧を用いてプログラムするアンチフューズに
対して、回路の過渡的な状態やアンチフューズの切断状
態のずれによらず正常に動作することが可能となる。し
たがって、冗長判定回路に当該アンチフューズを含む回
路を使用した場合、誤動作を防止することが可能とな
る。
【０２６２】請求項１５に係る半導体集積回路装置は、
請求項１４に係る半導体集積回路装置はであって、アン
チフューズを切断する際の過渡的な電圧上昇による電流
パスの遮断を防止することができる。この結果、安定し
て確実にアンチフューズを切断することが可能となる。
したがって、冗長判定回路に当該アンチフューズを含む
回路を使用した場合、誤動作を防止することが可能とな
る。
請求項１４に係る半導体集積回路装置はであって、アン
チフューズを切断する際の過渡的な電圧上昇による電流
パスの遮断を防止することができる。この結果、安定し
て確実にアンチフューズを切断することが可能となる。
したがって、冗長判定回路に当該アンチフューズを含む
回路を使用した場合、誤動作を防止することが可能とな
る。
【０２６３】請求項１６に係る半導体集積回路装置は、
請求項１４に係る半導体集積回路装置であって、アンチ
フューズの切断のばらつきによらず、正常動作を行なう
ことが可能となる。したがって、冗長判定回路に当該ア
ンチフューズを含む回路を使用した場合、誤動作を防止
することが可能となる。
請求項１４に係る半導体集積回路装置であって、アンチ
フューズの切断のばらつきによらず、正常動作を行なう
ことが可能となる。したがって、冗長判定回路に当該ア
ンチフューズを含む回路を使用した場合、誤動作を防止
することが可能となる。
【０２６４】請求項１７および請求項１８に係るアンチ
フューズアドレス検出回路によれば、高電圧を用いてプ
ログラムするアンチフューズに対して、アンチフューズ
の切断状態に応じて、印加する電圧を制御する。これに
より、必要に応じて、アンチフューズに印加する電圧を
増やすことができるため、安定して確実に切断すること
が可能となる。
フューズアドレス検出回路によれば、高電圧を用いてプ
ログラムするアンチフューズに対して、アンチフューズ
の切断状態に応じて、印加する電圧を制御する。これに
より、必要に応じて、アンチフューズに印加する電圧を
増やすことができるため、安定して確実に切断すること
が可能となる。
【０２６５】請求項１９および請求項２０に係る半導体
集積回路装置によれば、高電圧を用いてプログラムする
アンチフューズに対して、切断状態に応じて印加する電
圧をさらに増やすことが可能となる。したがって、冗長
判定回路に当該アンチフューズを含む回路を使用した場
合、安定して確実に切断することが可能となり、この結
果、誤動作を防止することが可能となる。
集積回路装置によれば、高電圧を用いてプログラムする
アンチフューズに対して、切断状態に応じて印加する電
圧をさらに増やすことが可能となる。したがって、冗長
判定回路に当該アンチフューズを含む回路を使用した場
合、安定して確実に切断することが可能となり、この結
果、誤動作を防止することが可能となる。
【０２６６】請求項２１および請求項２２に係るアンチ
フューズアドレス検出回路によれば、高電圧を用いてプ
ログラムするアンチフューズに対して、アンチフューズ
のノードを流れる電流をモニタし、これに応じてアンチ
フューズの切断時における過渡的な電圧上昇による電流
パスの遮断を防止することが可能となる。この結果、安
定して確実にアンチフューズを切断することが可能とな
る。これにより、ラッチ回路自体が不要となるため、レ
イアウト面積を縮小することが可能となる。
フューズアドレス検出回路によれば、高電圧を用いてプ
ログラムするアンチフューズに対して、アンチフューズ
のノードを流れる電流をモニタし、これに応じてアンチ
フューズの切断時における過渡的な電圧上昇による電流
パスの遮断を防止することが可能となる。この結果、安
定して確実にアンチフューズを切断することが可能とな
る。これにより、ラッチ回路自体が不要となるため、レ
イアウト面積を縮小することが可能となる。
【０２６７】請求項２３および請求項２４に係る半導体
集積回路装置によれば、高電圧を用いてプログラムする
アンチフューズに対して、アンチフューズの切断時にお
ける過渡的な電圧上昇による電流パスの遮断を防止する
ことが可能となる。これにより、安定して確実にアンチ
フューズを切断することが可能となる。なお、ラッチ回
路自体が不要となるため、レイアウト面積を縮小するこ
とが可能となる。
集積回路装置によれば、高電圧を用いてプログラムする
アンチフューズに対して、アンチフューズの切断時にお
ける過渡的な電圧上昇による電流パスの遮断を防止する
ことが可能となる。これにより、安定して確実にアンチ
フューズを切断することが可能となる。なお、ラッチ回
路自体が不要となるため、レイアウト面積を縮小するこ
とが可能となる。
【０２６８】したがって、冗長判定回路に当該アンチフ
ューズを含む回路を使用した場合、安定して確実に切断
することが可能となり、この結果、誤動作を防止するこ
とが可能となる。また、レイアウト面積を縮小すること
が可能となる。
ューズを含む回路を使用した場合、安定して確実に切断
することが可能となり、この結果、誤動作を防止するこ
とが可能となる。また、レイアウト面積を縮小すること
が可能となる。
【０２６９】請求項２５に係る入力保護回路によれば、
高電圧を印加することによりプログラムを行なうアンチ
フューズの高電圧印加領域にバイポーラトランジスタを
配置することにより、サージによる誤プログラムを防止
することが可能となる。
高電圧を印加することによりプログラムを行なうアンチ
フューズの高電圧印加領域にバイポーラトランジスタを
配置することにより、サージによる誤プログラムを防止
することが可能となる。
【０２７０】請求項２６に係る入力保護回路は、請求項
２５に係る入力保護回路であって、アドレス検出回路で
あって、バイポーラトランジスタのゲート領域の電圧を
外部から調整することにより、外部からアンチフューズ
の高電圧が印加される領域における電流の経路を制御す
ること可能となる。また、アンチフューズを覆うように
シールド層を設けることにより、周辺素子への切断の影
響を防止することが可能となる。
２５に係る入力保護回路であって、アドレス検出回路で
あって、バイポーラトランジスタのゲート領域の電圧を
外部から調整することにより、外部からアンチフューズ
の高電圧が印加される領域における電流の経路を制御す
ること可能となる。また、アンチフューズを覆うように
シールド層を設けることにより、周辺素子への切断の影
響を防止することが可能となる。
【０２７１】請求項２７に係るアンチフューズアドレス
検出回路によれば、高電圧を印加することによりプログ
ラムを行なうアンチフューズに対して、シールド層を設
けることにより、周辺素子への切断の影響を抑えて、正
常な動作を行なうことが可能となる。
検出回路によれば、高電圧を印加することによりプログ
ラムを行なうアンチフューズに対して、シールド層を設
けることにより、周辺素子への切断の影響を抑えて、正
常な動作を行なうことが可能となる。
【０２７２】請求項２８に係るアンチフューズアドレス
検出回路は、請求項２７に係るアンチフューズアドレス
検出回路であって、高電圧を印加することによりプログ
ラムを行なうアンチフューズの高電圧印加領域にバイポ
ーラトランジスタを配置することにより、サージによる
誤プログラムを防止することが可能となる。また、バイ
ポーラトランジスタのゲート領域の電圧を外部から調整
することにより、外部からアンチフューズの高電圧が印
加される領域における電流の経路を制御すること可能と
なる。
検出回路は、請求項２７に係るアンチフューズアドレス
検出回路であって、高電圧を印加することによりプログ
ラムを行なうアンチフューズの高電圧印加領域にバイポ
ーラトランジスタを配置することにより、サージによる
誤プログラムを防止することが可能となる。また、バイ
ポーラトランジスタのゲート領域の電圧を外部から調整
することにより、外部からアンチフューズの高電圧が印
加される領域における電流の経路を制御すること可能と
なる。
【図１】 本発明の実施の形態１における入力保護回路
の構造を説明するための断面図である。
の構造を説明するための断面図である。
【図２】 図１に示す本発明の実施の形態１における入
力保護回路の構造を説明するための平面図である。
力保護回路の構造を説明するための平面図である。
【図３】 本発明の実施の形態１におけるＭＯＳトラン
ジスタの構造を説明するための断面図である。
ジスタの構造を説明するための断面図である。
【図４】 本発明の実施の形態１におけるＭＯＳトラン
ジスタの構造を説明するための断面図である。
ジスタの構造を説明するための断面図である。
【図５】 従来のＭＯＳトランジスタの構造を説明する
ための断面図である。
ための断面図である。
【図６】 本発明の実施の形態２におけるプログラム回
路１０の構成を説明するための図である。
路１０の構成を説明するための図である。
【図７】 図６に示す本発明の実施の形態２のアンチフ
ューズアドレス検出回路２ａの構成の一例を示す図であ
る。
ューズアドレス検出回路２ａの構成の一例を示す図であ
る。
【図８】 図６に示す本発明の実施の形態２のプログラ
ム回路１０を半導体記憶装置１０００に適用した場合の
構成の一例を示す概略ブロック図である。
ム回路１０を半導体記憶装置１０００に適用した場合の
構成の一例を示す概略ブロック図である。
【図９】 本発明の実施の形態３のプログラム回路２０
の要部の具体的構成の一例を示す図である。
の要部の具体的構成の一例を示す図である。
【図１０】 図８に示す冗長判定回路２２０に図９に示
すプログラム回路２０を用いた場合におけるタイミング
チャートである。
すプログラム回路２０を用いた場合におけるタイミング
チャートである。
【図１１】 図８に示す冗長判定回路２２０に図９に示
すプログラム回路２０を用いた場合におけるタイミング
チャートである。
すプログラム回路２０を用いた場合におけるタイミング
チャートである。
【図１２】 図９に示す本発明の実施の形態２における
アンチフューズアドレス検出回路の初期不良をチェック
するためのタイミングチャートである。
アンチフューズアドレス検出回路の初期不良をチェック
するためのタイミングチャートである。
【図１３】 プログラム素子における初期不良を除去す
るための回路構成を示す図である。
るための回路構成を示す図である。
【図１４】 図１３に示す回路構成において初期不良が
検出された場合の初期不良除去動作を説明するための図
である。
検出された場合の初期不良除去動作を説明するための図
である。
【図１５】 本発明の実施の形態３におけるアンチフュ
ーズアドレス検出回路の他の構成の一例を示す回路図で
ある。
ーズアドレス検出回路の他の構成の一例を示す回路図で
ある。
【図１６】 本発明の実施の形態４におけるアンチフュ
ーズアドレス検出回路４０の具体的構成の一例を示す回
路図である。
ーズアドレス検出回路４０の具体的構成の一例を示す回
路図である。
【図１７】 本発明の実施の形態５におけるアンチフュ
ーズプログラム回路５０の具体的構成の一例を示す回路
図である。
ーズプログラム回路５０の具体的構成の一例を示す回路
図である。
【図１８】 本発明の実施の形態６におけるアンチフュ
ーズプログラム回路６０の具体的構成の一例を示す回路
図である。
ーズプログラム回路６０の具体的構成の一例を示す回路
図である。
【図１９】 本発明の実施の形態６におけるアンチフュ
ーズ９０１と印加電位との関係を説明するための図であ
る。
ーズ９０１と印加電位との関係を説明するための図であ
る。
【図２０】 本発明の実施の形態７におけるアンチフュ
ーズプログラム回路７０の具体的構成の一例を示す回路
図である。
ーズプログラム回路７０の具体的構成の一例を示す回路
図である。
【図２１】 本発明の実施の形態８におけるアンチフュ
ーズプログラム回路８０の具体的構成の一例を示す回路
図である。
ーズプログラム回路８０の具体的構成の一例を示す回路
図である。
【図２２】 本発明の実施の形態９におけるアンチフュ
ーズプログラム回路９０の具体的構成の一例を示す回路
図である。
ーズプログラム回路９０の具体的構成の一例を示す回路
図である。
【図２３】 文献１に記載されている従来のフューズ・
バンク−アドレス検出回路８００の構成の一例を示す回
路図である。
バンク−アドレス検出回路８００の構成の一例を示す回
路図である。
【図２４】 文献２に記載された従来のアンチフューズ
プログラム回路９００の構成の一例を示す回路図であ
る。
プログラム回路９００の構成の一例を示す回路図であ
る。
１，２１，２１ａ〜２１ｅ プログラムユニット、２ａ
〜２ｎ，２５ａ〜２５ｂ，３５，４０ アンチフューズ
アドレス検出回路、３，３ａ〜３ｅ 保持回路、１０，
２０ プログラム回路、１２，２２，３７，４２，５
０，６０，８０，９０ アンチフューズプログラム回
路、１４，２４，３８ アドレス比較回路、Ｃ キャパ
シタ、２７ａ〜２７ｅ スイッチ、３０ 選択回路、３
２ シフトレジスタ、１００ Ｐ型基板、１０２ Ｎ型
ウェル、１０４ Ｐ型ウェル、１０６，１１０，１１２
Ｎ型活性領域、１０８ Ｐ型活性領域、Ｍ１ａ，Ｍ１
ｂ 第１層メタル配線、Ｍ２ 第２層目配線、Ｍ３ａ〜
Ｍ３ｉ 第３層目配線、１１４，１１６ 電極、１１５
誘電体、Ｎ５０ 抵抗素子、１３２，１３４ 高濃度
のソースドレイン領域、１３６，１３８，１４６，１４
８ 低濃度領域、１４０ゲート電極、２０２ メモリセ
ルアレイ、２０４ デコーダ、２１２ 冗長セルアレ
イ、２１４ 冗長デコーダ、２２０ 冗長判定回路、２
２２ コントローラ、２２４ アドレスバッファ、３１
８ ＮＡＮＤ回路、３２０ スイッチ、９０１ アンチ
フューズ、３２１，３２６，３３１ カレントモニタ、
３２２ コントロール回路、３２４ パルス発生回路、
Ｃ，３２５ キャパシタ、３３５比較回路、１０００
半導体集積回路装置。
〜２ｎ，２５ａ〜２５ｂ，３５，４０ アンチフューズ
アドレス検出回路、３，３ａ〜３ｅ 保持回路、１０，
２０ プログラム回路、１２，２２，３７，４２，５
０，６０，８０，９０ アンチフューズプログラム回
路、１４，２４，３８ アドレス比較回路、Ｃ キャパ
シタ、２７ａ〜２７ｅ スイッチ、３０ 選択回路、３
２ シフトレジスタ、１００ Ｐ型基板、１０２ Ｎ型
ウェル、１０４ Ｐ型ウェル、１０６，１１０，１１２
Ｎ型活性領域、１０８ Ｐ型活性領域、Ｍ１ａ，Ｍ１
ｂ 第１層メタル配線、Ｍ２ 第２層目配線、Ｍ３ａ〜
Ｍ３ｉ 第３層目配線、１１４，１１６ 電極、１１５
誘電体、Ｎ５０ 抵抗素子、１３２，１３４ 高濃度
のソースドレイン領域、１３６，１３８，１４６，１４
８ 低濃度領域、１４０ゲート電極、２０２ メモリセ
ルアレイ、２０４ デコーダ、２１２ 冗長セルアレ
イ、２１４ 冗長デコーダ、２２０ 冗長判定回路、２
２２ コントローラ、２２４ アドレスバッファ、３１
８ ＮＡＮＤ回路、３２０ スイッチ、９０１ アンチ
フューズ、３２１，３２６，３３１ カレントモニタ、
３２２ コントロール回路、３２４ パルス発生回路、
Ｃ，３２５ キャパシタ、３３５比較回路、１０００
半導体集積回路装置。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 日高 秀人 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 冨嶋 茂樹 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5B003 AC02 AC07 AD03 AD04 AE01 AE04 5F038 AV15 BH03 BH06 BH07 BH10 BH13 DF05 EZ20 5L106 CC04 CC13 CC24 DD25 GG03
Claims (28)
- 【請求項１】 容量型の構造を有し、高電圧を印加され
ることにより前記容量型の構造が切断されると低抵抗体
に変化するアンチフューズと、 前記アンチフューズの一方の端子に接続された第１のノ
ードと、 前記アンチフューズの他方の端子に接続された第２のノ
ードと、 前記アンチフューズを切断するプログラムモードにおい
て、前記第１のノードに、前記アンチフューズを切断す
るために必要な高電圧を供給する第１の供給手段と、 前記第２のノードに電圧を供給する第２の供給手段と、 前記第２のノードの電圧に応答して、前記第１の供給手
段から前記第１のノードへの電圧供給を制御する制御手
段とを備える、アンチフューズアドレス検出回路。 - 【請求項２】 前記第２の供給手段は、 前記プログラムモードの開始時点において前記第２のノ
ードに第１の電圧を供給し、前記プログラムモードの開
始以降は前記第２のノードに前記第１の電圧より高い電
圧を供給し、 前記制御手段は、 前記第２のノードの前記第１の電圧に応答してオンし、
前記第２のノードが所定の電圧を越えるとオフするトラ
ンジスタを含む、請求項１記載のアンチフューズアドレ
ス検出回路。 - 【請求項３】 コモンノードと、 入力した比較アドレス信号に応答して、前記アンチフュ
ーズが切断されたか否かを検出し、前記検出結果に基づ
き前記コモンノードを充放電する検出手段とをさらに備
える、請求項２記載のアンチフューズアドレス検出回
路。 - 【請求項４】 前記プログラムモードにおいて、前記ア
ンチフューズの切断状態を検査するための試験手段をさ
らに備え、 前記第２の供給手段は、 前記試験手段の制御に基づき、前記アンチフューズの切
断状態を検査するためのプログラムチェックモードの開
始時点で前記第２のノードに前記第１の電圧を供給し、
前記プログラムチェックモードの開始時点以降は前記第
１の電圧より高い電圧を供給し、 前記検出手段は、 前記試験手段により、対応する前記比較アドレスを受け
る、請求項３記載のアンチフューズアドレス検出回路。 - 【請求項５】 前記アンチフューズの初期不良を検査す
るための初期不良試験手段をさらに備え、 前記第２の供給手段は、 前記初期不良試験手段の制御に基づき、前記アンチフュ
ーズの初期不良を検査するための初期不良チェックモー
ドの開始時点で前記第２のノードに前記第１の電圧を供
給し、前記初期不良チェックモードの開始時点以降は前
記第１の電圧より高い電圧を供給し、 前記検出手段は、 前記初期不良試験手段より、対応する前記比較アドレス
を受ける、請求項３記載のアンチフューズアドレス検出
回路。 - 【請求項６】 複数のメモリセルと、 前記複数のメモリセルのうちの不良のメモリセルと置換
する複数の冗長セルと、 プログラムモードにおいて、前記不良のメモリセルに対
応するプログラムアドレスを予めプログラムし、リード
モードにおいて、入力した比較アドレスに応答して前記
冗長セルを使用しているか否かを判定して判定結果を出
力する複数のアンチフューズアドレス検出手段とを備
え、 前記複数のアンチフューズアドレス検出手段のそれぞれ
は、 容量型の構造を有し、高電圧を印加されることにより前
記容量型の構造が切断されると低抵抗体に変化するアン
チフューズと、 前記アンチフューズの一方の端子に接続された第１のノ
ードと、 前記アンチフューズの他方の端子に接続された第２のノ
ードと、 前記プログラムモードにおいて、前記第１のノードに前
記アンチフューズを切断するために必要な高電圧を供給
する第１の供給手段と、 前記第２のノードに電圧を供給する第２の供給手段と、 前記第２のノードの電圧に応答して、前記第１の供給手
段から前記第１のノードへの電圧供給を制御する制御手
段と、 前記判定結果を出力するコモンノードと、 前記リードモードにおいて、対応する前記比較アドレス
に応答して対応する前記アンチフューズの切断状態を判
定し、前記判定結果に基づき前記コモンノードを充放電
する検出手段とを含み、 前記リードモードにおいて、前記コモンノードのそれぞ
れの信号に応答して、対応する前記メモリセル、または
対応する前記冗長セルを選択する選択手段をさらに備え
る、半導体集積回路装置。 - 【請求項７】 前記第２の供給手段は、 前記プログラムモードの開始時点において、対応する前
記プログラムアドレスに応答して前記第２のノードに第
１の電圧を供給し、前記プログラムモードの開始以降は
前記第２のノードに前記第１の電圧より高い電圧を供給
し、 前記制御手段は、 前記第２のノードの前記第１の電圧に応答してオンし、
前記第２のノードが所定の電圧を越えるとオフするトラ
ンジスタを含む、請求項６記載の半導体集積回路装置。 - 【請求項８】 前記プログラムモードにおいて、前記ア
ンチフューズの切断状態を検査するための試験手段をさ
らに備える、請求項７記載の半導体集積回路装置。 - 【請求項９】 前記アンチフューズの初期不良を検査す
るための初期不良試験手段と、 前記初期不良試験手段の出力に基づき、初期不良を有す
る前記アンチフューズアドレス検出手段を非選択にする
選択手段とさらに備える、請求項７記載の半導体集積回
路装置。 - 【請求項１０】 前記アンチフューズのそれぞれに対し
て配置される入力保護手段をさらに備え、 前記入力保護手段は、 対応する前記アンチフューズにおける前記高電圧の印加
領域に接続されるバイポーラトランジスタと、 前記バイポーラトランジスタのゲート領域の電圧を外部
から調整する電圧調整手段と、 前記前記アンチフューズを覆うように配置されるシール
ド層とを含む、請求項７記載の半導体集積回路装置。 - 【請求項１１】 容量型の構造を有し、高電圧を印加さ
れることにより前記容量型の構造を切断すると低抵抗体
に変化するアンチフューズと、 前記アンチフューズの一方の端子に接続された第１のノ
ードと、 前記アンチフューズの他方の端子に接続された第２のノ
ードと、 前記アンチフューズを切断するプログラムモードにおい
て、前記第１のノードに、前記アンチフューズを切断す
るために必要な高電圧を供給し、前記プログラムモード
以外のモードにおいて、前記第１のノードに、前記高電
圧より低い電圧を供給する第１の供給手段と、 前記第２のノードに電圧を供給する第２の供給手段と、 前記第２のノードの電圧をモニタして、対応する前記ア
ンチフューズの切断状態を示す信号をラッチして出力す
る出力手段と、 前記出力手段においてラッチした信号に応答して、前記
第２のノードを流れる電流量を制御する電流制御手段と
を備える、アンチフューズアドレス検出回路。 - 【請求項１２】 前記第２のノードに一方の導通端子が
接続され、アドレス信号に応答してオン／オフするトラ
ンジスタをさらに含み、 前記電流制御手段は、 前記トランジスタの他方の導通端子と接地電位との間に
接続され、前記出力手段においてラッチした信号に応答
してオン／オフするディカップルトランジスタを含み、 前記出力手段は、 インバータと、 前記インバータに対して、前記アンチフューズが切断す
るタイミングで所定の電位を供給し、前記アンチフュー
ズが切断するタイミング以外では第２のノードの信号を
供給するスイッチ手段と、 前記インバータの出力と前記第２のノードの信号を入力
に受けるＮＡＮＤ回路で構成されるラッチ手段とを含
む、請求項１１記載のアンチフューズアドレス検出回
路。 - 【請求項１３】 前記第２のノードに一方の導通端子が
接続され、アドレス信号に応答してオン／オフするトラ
ンジスタをさらに含み、 前記電流制御手段は、 前記トランジスタの他方の導通端子と接地電位との間に
接続され、前記出力手段においてラッチした信号に応答
してオン／オフするディカップルトランジスタを含み、 前記出力手段は、 前記第２のノードの信号と基準電位とを比較して、比較
結果をラッチして出力する比較手段を含む、請求項１１
記載のアンチフューズアドレス検出回路。 - 【請求項１４】 複数のメモリセルと、 前記複数のメモリセルのうちの不良のメモリセルと置換
する複数の冗長セルと、 プログラムモードにおいて、前記不良のメモリセルに対
応するアドレスを予めプログラムし、リードモードにお
いて、入力した比較アドレスに応答して前記冗長セルを
使用しているか否かを判定して判定結果を出力する複数
のアンチフューズアドレス検出手段とを備え、 前記複数のアンチフューズアドレス検出手段のそれぞれ
は、 容量型の構造を有し、高電圧を印加されることにより前
記容量型の構造を切断すると低抵抗体に変化するアンチ
フューズと、 前記アンチフューズの一方の端子に接続された第１のノ
ードと、 前記アンチフューズの他方の端子に接続された第２のノ
ードと、 前記アンチフューズを切断するプログラムモードにおい
て、前記第１のノードに、前記アンチフューズを切断す
るために必要な高電圧を供給し、前記プログラムモード
以外のモードにおいて、前記第１のノードに、前記高電
圧より低い電圧を供給する第１の供給手段と、 前記第２のノードに電圧を供給する第２の供給手段と、 前記第２のノードの電圧をモニタして、対応する前記ア
ンチフューズの切断状態を示す信号をラッチして出力す
る出力手段と、 前記出力手段においてラッチした信号に応答して、前記
第２のノードを流れる電流量を制御する電流制御手段
と、 前記リードモードにおいて、対応する前記比較アドレス
に応答して対応する前記アンチフューズの切断状態を検
出する検出手段とを含み、 前記リードモードにおいて、前記検出手段のそれぞれの
検出結果に応答して、対応する前記メモリセル、または
対応する前記冗長セルを選択する選択手段をさらに備え
る、半導体集積回路装置。 - 【請求項１５】 前記複数のアンチフューズアドレス検
出手段のそれぞれは、 前記第２のノードに一方の導通端子が接続され、前記ア
ドレスに応答してオン／オフするトランジスタをさらに
備え、 前記電流制御手段は、 前記トランジスタの他方の導通端子と接地電位との間に
接続され、前記出力手段においてラッチした信号に応答
してオン／オフするディカップルトランジスタを含み、 前記出力手段は、 インバータと、 前記インバータに対して、前記アンチフューズが切断す
るタイミングで所定の電位を供給し、前記アンチフュー
ズが切断するタイミング以外では第２のノードの信号を
供給するスイッチ手段と、 前記インバータの出力と前記第２のノードの信号を入力
に受けるＮＡＮＤ回路で構成されるラッチ手段とを含
む、請求項１４記載の半導体集積回路装置。 - 【請求項１６】 前記複数のアンチフューズアドレス検
出手段のそれぞれは、 前記第２のノードに一方の導通端子が接続され、前記ア
ドレスに応答してオン／オフするトランジスタをさらに
含み、 前記電流制御手段は、 前記トランジスタの他方の導通端子と接地電位との間に
接続され、前記出力手段においてラッチした信号に応答
してオン／オフするディカップルトランジスタを含み、 前記出力手段は、 前記第２のノードの信号と基準電位とを比較して、比較
結果をラッチして出力する比較手段を含む、請求項１４
記載の半導体集積回路装置。 - 【請求項１７】 容量型の構造を有し、高電圧を印加さ
れることにより前記容量型の構造を切断すると低抵抗体
に変化するアンチフューズと、 前記アンチフューズの一方の端子に接続された第１のノ
ードと、 前記アンチフューズの他方の端子に接続された第２のノ
ードと、 前記第２のノードに電圧を供給する第２の供給手段と、 前記前記第２のノードの電圧に応答して、アンチフュー
ズの切断状態を示す信号をラッチして出力する出力手段
と、 前記出力手段においてラッチした信号に応答して、前記
第２のノードを流れる電流量を制御する電流制御手段
と、 前記第２のノードを流れる電流量をモニタするモニタ手
段と、 前記アンチフューズを切断するプログラムモードにおい
て、前記モニタ手段の出力に基づき前記第１のノードに
前記アンチフューズを切断するために必要な高電圧を供
給し、前記プログラムモード以外のモードにおいて、前
記第１のノードに前記高電圧より低い電圧を供給する第
１の供給手段とを備える、アンチフューズアドレス検出
回路。 - 【請求項１８】 前記第２のノードに一方の導通端子が
接続され、アドレス信号に応答してオン／オフするトラ
ンジスタをさらに含み、 前記電流制御手段は、 前記トランジスタの他方の導通端子と接地電位との間に
接続され、前記出力手段においてラッチした信号に応答
してオン／オフするディカップルトランジスタを含み、 前記第１の供給手段は、 前記アンチフューズを切断するプログラムモードにおい
て、前記第１のノードに所定の高電圧を供給する手段
と、 前記アンチフューズに前記所定の高電圧を印加するタイ
ミングから所定の時間だけ遅延してフラグ信号を発生す
る手段と、 前記フラグ信号および前記モニタ手段の出力に応答し
て、パルス電圧を発生するパルス電圧発生手段と、 前記パルス電圧発生手段と前記第１のノードとの間に配
置され、前記パルス電圧に応答して、前記第１のノード
における電圧を上昇させる電圧調整手段とを含む、請求
項１７記載のアンチフューズアドレス検出回路。 - 【請求項１９】 複数のメモリセルと、 前記複数のメモリセルのうちの不良のメモリセルと置換
する複数の冗長セルと、 プログラムモードにおいて、前記不良のメモリセルに対
応するアドレスを予めプログラムし、リードモードにお
いて、入力した比較アドレスに応答して前記冗長セルを
使用しているか否かを判定して判定結果を出力する複数
のアンチフューズアドレス検出手段とを備え、 前記複数のアンチフューズアドレス検出手段のそれぞれ
は、 容量型の構造を有し、高電圧を印加されることにより前
記容量型の構造を切断すると低抵抗体に変化するアンチ
フューズと、 前記アンチフューズの一方の端子に接続された第１のノ
ードと、 前記アンチフューズの他方の端子に接続された第２のノ
ードと、 前記第２のノードに電圧を供給する第２の供給手段と、 前記前記第２のノードの電圧に応答して、アンチフュー
ズの切断状態を示す信号をラッチして出力する出力手段
と、 前記出力手段においてラッチした信号に応答して、前記
第２のノードを流れる電流量を制御する電流制御手段
と、 前記第２のノードを流れる電流量をモニタするモニタ手
段と、 前記アンチフューズを切断するプログラムモードにおい
て、前記モニタ手段の出力に基づき前記第１のノードに
前記アンチフューズを切断するために必要な高電圧を供
給し、前記プログラムモード以外のモードにおいて、前
記第１のノードに前記高電圧より低い電圧を供給する第
１の供給手段と、 前記リードモードにおいて、対応する前記比較アドレス
に応答して対応する前記アンチフューズの切断状態を検
出する検出手段とを含み、 前記リードモードにおいて、前記検出手段のそれぞれの
検出結果に応答して、対応する前記メモリセル、または
対応する前記冗長セルを選択する選択手段をさらに備え
る、半導体集積回路装置。 - 【請求項２０】 前記複数のアンチフューズアドレス検
出手段のそれぞれは、 前記第２のノードに一方の導通端子が接続され、前記ア
ドレスに応答してオン／オフするトランジスタをさらに
含み、 前記電流制御手段は、 前記トランジスタの他方の導通端子と接地電位との間に
接続され、前記出力手段のラッチした信号に応答してオ
ン／オフするディカップルトランジスタを含み、 前記第１の供給手段は、 前記アンチフューズを切断するプログラムモードにおい
て、前記第１のノードに所定の高電圧を供給する手段
と、 前記アンチフューズに前記所定の高電圧を印加するタイ
ミングから所定の時間だけ遅延してフラグ信号を発生す
る手段と、 前記フラグ信号および前記モニタ手段の出力に応答し
て、パルス電圧を発生するパルス電圧発生手段と、 前記パルス電圧発生手段と前記第１のノードとの間に配
置され、前記パルス電圧に応答して、前記第１のノード
における電圧を上昇させる電圧調整手段とを含む、請求
項１９記載の半導体集積回路装置。 - 【請求項２１】 容量型の構造を有し、高電圧を印加さ
れることにより前記容量型の構造が切断されると低抵抗
体に変化するアンチフューズと、 前記アンチフューズの一方の端子に接続された第１のノ
ードと、 前記アンチフューズの他方の端子に接続された第２のノ
ードと、 前記アンチフューズを切断するプログラムモードにおい
て、前記第１のノードに、前記アンチフューズを切断す
るために必要な高電圧を供給し、前記アンチフューズの
切断状態を読出す読出モードにおいて、前記第１のノー
ドに、前記高電圧より低い電圧を供給する電圧供給手段
と、 前記第２のノードに電圧を供給する第２の供給手段と、 前記第２のノードの電圧に基づき、前記アンチフューズ
の切断状態を示す信号を出力する出力手段と、 前記第２のノードを流れる電流をモニタし、前記モニタ
結果に基づき、前記第２のノードを流れる電流を制御す
る電流制御手段とを備える、アンチフューズアドレス検
出回路。 - 【請求項２２】 前記第２のノードに一方の導通端子が
接続され、アドレス信号に応答してオン／オフするトラ
ンジスタをさらに含み、 前記電流制御手段は、 所定の電流を供給する電流供給手段と、 前記トランジスタの他方の導通端子と接地電位との間に
接続され、前記電流供給手段の出力する電流と前記トラ
ンジスタを流れる電流とに基づきオン／オフするディカ
ップルトランジスタを含む、請求項２１記載のアンチフ
ューズアドレス検出回路。 - 【請求項２３】 複数のメモリセルと、 前記複数のメモリセルのうちの不良のメモリセルと置換
する複数の冗長セルと、 プログラムモードにおいて、前記不良のメモリセルに対
応するアドレスを予めプログラムし、リードモードにお
いて、入力した比較アドレスに応答して前記冗長セルを
使用しているか否かを判定して判定結果を出力する複数
のアンチフューズアドレス検出手段とを備え、 前記複数のアンチフューズアドレス検出手段のそれぞれ
は、 容量型の構造を有し、高電圧を印加されることにより前
記容量型の構造が切断されると低抵抗体に変化するアン
チフューズと、 前記アンチフューズの一方の端子に接続された第１のノ
ードと、 前記アンチフューズの他方の端子に接続された第２のノ
ードと、 前記アンチフューズを切断するプログラムモードにおい
て、前記第１のノードに、前記アンチフューズを切断す
るために必要な高電圧を供給し、前記アンチフューズの
切断状態を読出す読出モードにおいて、前記第１のノー
ドに、前記高電圧より低い電圧を供給する電圧供給手段
と、 前記第２のノードに電圧を供給する第２の供給手段と、 前記第２のノードの電圧に基づき、前記アンチフューズ
の切断状態を示す信号を出力する出力手段と、 前記第２のノードを流れる電流をモニタし、前記モニタ
結果に基づき、前記第２のノードを流れる電流を制御す
る電流制御手段と、 前記リードモードにおいて、対応する前記比較アドレス
に応答して対応する前記アンチフューズの切断状態を検
出する検出手段とを含み、 前記リードモードにおいて、前記検出手段のそれぞれの
検出結果に応答して、対応する前記メモリセル、または
対応する前記冗長セルを選択する選択手段をさらに備え
る、半導体集積回路装置。 - 【請求項２４】 所定の電流を供給する電流供給手段を
さらに備え、 前記複数のアンチフューズアドレス検出手段のそれぞれ
は、 前記第２のノードに一方の導通端子が接続され、アドレ
ス信号に応答してオン／オフするトランジスタをさらに
含み、 前記電流制御手段は、 前記トランジスタの他方の導通端子と接地電位との間に
接続され、前記電流供給手段の出力する電流と前記トラ
ンジスタを流れる電流とに基づきオン／オフするディカ
ップルトランジスタを含む、請求項２３記載の半導体集
積回路装置。 - 【請求項２５】 高電圧が供給されるアンチフューズに
対する入力保護回路であって、 前記アンチフューズの前記高電圧が印加される領域にお
ける電流の経路を制御するように配置されるバイポーラ
トランジスタを備える、入力保護回路。 - 【請求項２６】 前記バイポーラトランジスタのゲート
領域の電圧を外部から受ける信号により調整する調整手
段と、 前記アンチフューズを覆うように配置するシールド層と
をさらに備える、請求項２５記載の入力保護回路。 - 【請求項２７】 入力したプログラムアドレスに応答し
て、高電圧を印加することによりプログラムを行ない、
入力した比較アドレスに対して、プログラム状態を判定
して出力するプログラム手段と、 前記アンチフューズをシールドするシールド層とを備え
る、アンチフューズアドレス検出回路。 - 【請求項２８】 前記プログラム手段は、 容量型の構造を有し、前記高電圧が印加されることによ
り前記容量型の構造が切断されると低抵抗体に変化する
アンチフューズと、 前記アンチフューズの前記高電圧が印加される領域にお
ける電流の経路を制御するように配置されるバイポーラ
トランジスタと、 前記バイポーラトランジスタのベース領域における電圧
を外部から受ける信号により調節する調節手段とをさら
に含む、請求項２７記載のアンチフューズアドレス検出
回路。
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|---|---|---|---|
| JP17149998A JP2000011684A (ja) | 1998-06-18 | 1998-06-18 | 入力保護回路、アンチフューズアドレス検出回路および半導体集積回路装置 |
| US09/197,566 US6545926B2 (en) | 1998-06-18 | 1998-11-23 | Antifuse address detecting circuit programmable by applying a high voltage and semiconductor integrated circuit device provided with the same |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17149998A JP2000011684A (ja) | 1998-06-18 | 1998-06-18 | 入力保護回路、アンチフューズアドレス検出回路および半導体集積回路装置 |
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