JP5458232B2 - 半導体記憶装置のアンチフューズ置換判定回路、およびアンチフューズ置換判定方法 - Google Patents
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Description
上記構成からなる本発明の半導体記憶装置のアンチフューズ置換判定回路では、アンチフューズ素子の節点を所定の電圧まで充電し、充電終了後に、節点の電荷がアンチフューズ素子を通して自然放電される状態にする。そして、放電開始から所定時間の経過後に、アンチフューズ素子の節点の電圧を、複数の種類(例えば、3種類)のリファレンスレベルと比較する。そして、例えば、最低リファレンスレベルでの判定にて破壊不十分のモードを不良判定し、最高リファレンスレベルでの判定にて誤破壊モードを不良判定とすることにより、より厳しい判定を行う。
これにより、AF素子による置換が確実に行われることを検出できるようになる。このため、再選別工程などでAF素子破壊判定において誤判定による不良の発生をなくすことができ、歩留まりの向上を達成できる。
上記構成からなる本発明の半導体記憶装置のアンチフューズ置換判定回路では、3つの比較判定回路を含み、アンチフューズ素子の節点電圧を第1の基準電圧VREF1と比較する第1の比較判定回路と、第2の基準電圧VREF2(VREF1>VREF2)と比較する第2の比較判定回路と、第3の基準電圧VREF0(VREF1>VREF0>VREF2)と比較する第3の比較判定回路を備える。そして、各比較判定回路における判定結果は、トランスファーゲート部を介して、AF破壊結果判定部に伝達される。
これにより、アンチフューズ素子の節点の電圧を3種類の基準電圧と比較することができる。このため、AF素子による置換が確実に行われることを検出できるようになる。また、再選別工程などでAF素子破壊判定において誤判定による不良の発生をなくすことができ、歩留まりの向上を達成できる。
上記構成からなる本発明の半導体記憶装置のアンチフューズ置換判定回路では、第1の判定実行部(Verify1実行部)は、第1の比較判定回路によりアンチフューズ素子の節点の電圧と第1の基準電圧VREF1とを比較させ、判定結果をトランスファーゲート部を通して、AF破壊結果判定部に伝達させる。第2の判定実行部(Verify2実行部)は、第2の比較判定回路によりアンチフューズ素子の節点の電圧と第2の基準電圧VREF2とを比較させ、判定結果をトランスファーゲート部を通して、AF破壊結果判定部に伝達させる。第3の判定実行部(Load実行部)は、第3の比較判定回路によりアンチフューズ素子の節点の電圧と第3の基準電圧VREF0とを比較させ、判定結果をトランスファーゲート部を通して、AF破壊結果判定部に伝達させる。
これにより、アンチフューズ素子の節点の電圧を3種類の基準電圧と比較することができるようになる。このため、AF素子による置換が確実に行われることを検出できるようになる。また、再選別工程などでAF素子破壊判定において誤判定による不良の発生をなくすことができ、歩留まりの向上を達成できる。
上記構成からなる本発明の半導体記憶装置のアンチフューズ置換判定回路では、比較判定回路は1つとし、この1つの比較判定回路に入力する基準電圧を切り換えることにより、アンチフューズ素子の節点の電圧を3つの基準電圧と比較できるようにする。
これにより、アンチフューズ素子の節点の電圧を3種類の基準電圧と比較することができる効果に加えて、アンチフューズ置換判定回路の面積を縮小することができる。
上記構成からなる本発明の半導体記憶装置のアンチフューズ置換判定回路では、AF破壊結果判定部は、第1の判定実行部(Verify1実行部)の動作により、アンチフューズ素子の節点の電圧が基準電圧VREF1(最高リファレンスレベル)以上であると判定され、かつ、AF素子の期待値が非破壊である場合は、アンチフューズ素子は正常であると判定し、アンチフューズ素子の節点の電圧が基準電圧VREF1以下であると判定され、かつ、AF素子の期待値が非破壊である場合に、前記アンチフューズ素子は不良であると判定する。
また、第2の判定実行部(Verify2実行部)の動作により、アンチフューズ素子の節点の電圧が基準電圧VREF2(最低リファレンスレベル)以下であると判定され、かつ、AF素子の期待値が破壊である場合に、前記アンチフューズ素子は正常であると判定し、アンチフューズ素子の節点の電圧が前記基準電圧VREF2以上であると判定され、かつ、AF素子の期待値が破壊である場合に、前記アンチフューズ素子は不良であると判定する。
これにより、第1の基準電圧VREF1(最高リファレンスレベル)での判定にて誤破壊モードを不良判定とすることができ、第2の基準電圧VREF2(最低リファレンスレベル)での判定にて破壊不十分のモードを不良判定でき、より厳しい判定を行うことができる。このため、再選別工程または通常使用におけるLoad工程では第3の基準電圧VREF0(VREF1>VREF0>VREF2)のリファレンスレベル(中間リファレンスレベル)での判定を使用することで安定な判定結果を得、再選別工程または通常使用での不良発生を著しく低下させることが可能となる。
上記構成からなる本発明の半導体記憶装置のアンチフューズ置換判定回路では、アンチフューズ素子の期待値が破壊である場合に、第1の判定実行部(Verify1実行部)の動作により、アンチフューズ素子の節点電圧が基準電圧VREF1(最高リファレンスレベル)以下であると判定され、かつ、第2の判定実行部(Verify2実行部)の動作により、アンチフューズ素子の節点の電圧が基準電圧VREF2(最低リファレンスレベル)以上であると判定された場合には(すなわち、VREF1>節点電圧>VERF2)、当該アンチフューズ素子を再度破壊すべきと判定する。
これにより、AF素子の破壊状態が中途半端な製品を救済することができる。このため、再選別工程でAF素子の誤判定による不良は発生しなくなり、期待した歩留まり向上が達成される。また出荷後の実使用でもAF素子の誤判定が発生しないので、市場不良は発生しない。
上記構成からなる本発明の半導体記憶装置のアンチフューズ置換判定回路では、第3の判定実行部(Load実行部)の動作により、アンチフューズ素子の節点の電圧が第3の基準電圧VREF0(中間リファレンスレベル)以上であると判定され、かつ、AF素子の期待値が非破壊である場合に、前記アンチフューズ素子は正常であると判定する。また、アンチフューズ素子の節点の電圧が基準電圧VREF0以下であると判定され、かつ、AF素子の期待値が破壊である場合に、アンチフューズ素子は正常であると判定する。
このように、第1の判定実行部(Verify1実行部)、および第2の判定実行部(Verify2実行部)の動作により、AF素子破壊の判定を行った後に、第3の判定実行部(Load実行部)によりAF素子破壊判定を行うことができるので、安定な判定結果を得ることができ、再選別工程または通常使用での不良発生を著しく低下させることが可能となる。
これにより、半導体記憶装置の電源電圧を利用して、アンチフューズ素子のAF破壊判定を確実に行うことができる。
上記手順を含む本発明の半導体記憶装置のアンチフューズ置換判定方法では、アンチフューズ素子の節点を所定の電圧まで充電し、充電終了後に、節点の電荷がアンチフューズ素子を通して自然放電される状態にする。そして、放電開始から所定時間の経過後に、アンチフューズ素子の節点の電圧を、複数の種類(例えば、3種類)のリファレンスレベルと比較する。そして、例えば、最低リファレンスレベルでの判定にて破壊不十分のモードを不良判定し、最高リファレンスレベルでの判定にて誤破壊モードを不良判定とすることにより、より厳しい判定を行う。
これにより、AF素子による置換が確実に行われることを検出できるようになる。このため、再選別工程などでAF素子破壊判定において誤判定による不良の発生をなくすことができ、歩留まりの向上を達成できる。
図1は、本発明の第1の実施の形態に係わる半導体記憶装置のアンチフューズ置換判定回路の構成を示す図である。
図4に、本発明の第2の実施の形態に係わる半導体記憶装置のアンチフューズ置換判定回路の構成を示す。図4に示すアンチフューズ置換判定回路においては、図1に示すアンチフューズ置換判定回路において使用した3つの比較判定回路21、22、23を1つの比較判定回路(AMP)20とし、また、フリップフロップ回路31、32、33についても1つのフリップフロップ回路30としたものである。
Claims (9)
- メモリセルにデータを記憶するメモリセルアレイを有すると共に、不良メモリセルのアドレスを不良アドレスとしてアンチフューズ素子の絶縁を破壊することにより記憶し、前記不良メモリセルを他の記憶回路に置換して救済する半導体記憶装置において、前記アンチフューズ素子によりアドレス置換が正常に行われるか否かを判定するための半導体記憶装置のアンチフューズ置換判定回路であって、
前記アンチフューズ素子の節点を所定の電圧まで充電すると共に、充電終了後は前記節点の電荷を当該アンチフューズ素子を通して自然放電させるアンチフューズ素子充電回路と、
前記アンチフューズ素子の節点への充電終了後の所定時間経過後に、前記アンチフューズ素子の節点の電圧を、複数種類の基準電圧と比較する比較判定回路と、
前記比較判定回路における複数種類の基準電圧との判定結果を基にアンチフューズ素子によりアドレス置換が正常に行われるか否かを判定するAF破壊結果判定部と、
を備えることを特徴とする半導体記憶装置のアンチフューズ置換判定回路。 - 前記比較判定回路は、3つの比較判定回路で構成され、
前記アンチフューズ素子の節点の電圧を、第1の基準電圧VREF1と比較する第1の比較判定回路と、
前記第1の比較判定回路の判定結果を保持する第1のラッチ回路と、
前記アンチフューズ素子の節点の電圧を、第2の基準電圧VREF2(VREF1>VREF2)と比較する第2の比較判定回路と、
前記第2の比較判定回路の判定結果を保持する第2のラッチ回路と、
前記アンチフューズ素子の節点の電圧を、第3の基準電圧VREF0(VREF1>VREF0>VREF2)と比較する第3の比較判定回路と、
前記第3の比較判定回路の判定結果を保持する第3のラッチ回路と、
前記各ラッチ回路に保持された判定結果を選択して前記AF破壊結果判定部に伝達するためのトランスファーゲート部と、
を備えることを特徴とする請求項1に記載の半導体記憶装置のアンチフューズ置換判定回路。 - 前記第1の比較判定回路によりアンチフューズ素子の節点の電圧と前記第1の基準電圧VREF1とを比較させると共に、第1のラッチ回路に保持された判定結果を前記トランスファーゲート部を通して、前記AF破壊結果判定部に伝達させる第1の判定実行部と、
前記第2の比較判定回路によりアンチフューズ素子の節点の電圧と前記第2の基準電圧VREF2とを比較させると共に、第2のラッチ回路に保持された判定結果を前記トランスファーゲート部を通して、前記AF破壊結果判定部に伝達させる第2の判定実行部と、
前記第3の比較判定回路によりアンチフューズ素子の節点の電圧と前記第3の基準電圧VREF0とを比較させると共に、第3のラッチ回路に保持された判定結果を前記トランスファーゲート部を通して、前記AF破壊結果判定部に伝達させる第3の判定実行部と、
を備えることを特徴とする請求項2に記載の半導体記憶装置のアンチフューズ置換判定回路。 - 前記比較判定回路は、1つの比較判定回路で構成され、
前記アンチフューズ素子の節点の電圧と比較するための第1の基準電圧VREF1と、第2の基準電圧VREF2と、第3の基準電圧VREF0(VREF1>VREF0>VREF2)のいずれかを選択して前記比較判定回路に伝達するためのトランスファーゲート部と、
前記トランスファーゲート部に前記第1の基準電圧VREF1に選択させると共に、前記比較判定回路により前記アンチフューズ素子の節点の電圧と前記1の基準電圧VREF1との比較を行わせる第1の判定実行部と、
前記トランスファーゲート部に前記第2の基準電圧VREF2に選択させると共に、前記比較判定回路により前記アンチフューズ素子の節点の電圧と前記2の基準電圧VREF2との比較を行わせる第2の判定実行部と、
前記トランスファーゲート部に前記第3の基準電圧VREF0に選択させると共に、前記比較判定回路により前記アンチフューズ素子の節点の電圧と前記3の基準電圧VREF0との比較を行わせる第3の判定実行部と、
前記比較判定回路における判定結果を保持する1つのラッチ回路と、
を備えることを特徴とする請求項1に記載の半導体記憶装置のアンチフューズ置換判定回路。 - 前記第1の判定実行部の動作により、前記アンチフューズ素子の節点の電圧が前記基準電圧VREF1以上であると判定され、かつ、アンチフューズ素子の期待値が非破壊である場合に、前記アンチフューズ素子は正常であると判定し、
前記第1の判定実行部の動作により、前記アンチフューズ素子の節点の電圧が前記基準電圧VREF1以下であると判定され、かつ、アンチフューズ素子の期待値が非破壊である場合に、前記アンチフューズ素子は不良であると判定し、
前記第2の判定実行部の動作により、前記アンチフューズ素子の節点の電圧が前記基準電圧VREF2以下であると判定され、かつ、アンチフューズ素子の期待値が破壊である場合に、前記アンチフューズ素子は正常であると判定し、
前記第2の判定実行部の動作により、前記アンチフューズ素子の節点の電圧が前記基準電圧VREF2以上であると判定され、かつ、アンチフューズ素子の期待値が破壊である場合に、前記アンチフューズ素子は不良であると判定する、
AF破壊結果判定部を備えることを特徴とする請求項3または請求項4に記載の半導体記憶装置のアンチフューズ置換判定回路。 - 前記AF破壊結果判定部は、
アンチフューズ素子の期待値が破壊である場合に、
前記第1の判定実行部の動作により、前記アンチフューズ素子の節点の電圧が前記第1の基準電圧VREF1以下であると判定され、かつ、前記第2の判定実行部の動作により、前記アンチフューズ素子の節点の電圧が前記第2の基準電圧VREF2以上であると判定された場合には、
当該アンチフューズ素子を再度破壊すべきと判定する信号を生成すること
を特徴とする請求項5に記載の半導体記憶装置のアンチフューズ置換判定回路。 - 前記第3の判定実行部の動作により、前記アンチフューズ素子の節点の電圧が前記第3の基準電圧VREF0以上であると判定され、かつ、アンチフューズ素子の期待値が非破壊である場合に、前記アンチフューズ素子は正常であると判定し、
前記第3の判定実行部の動作により、前記アンチフューズ素子の節点の電圧が前記第3の基準電圧VREF0以下であると判定され、かつ、アンチフューズ素子の期待値が非破壊である場合に、前記アンチフューズ素子は不良であると判定し、
前記第3の判定実行部の動作により、前記アンチフューズ素子の節点の電圧が前記第3の基準電圧VREF0以下であると判定され、かつ、アンチフューズ素子の期待値が破壊である場合に、前記アンチフューズ素子は正常であると判定し、
前記第3の判定実行部の動作により、前記アンチフューズ素子の節点の電圧が前記第3の基準電圧VREF0以上であると判定され、かつ、アンチフューズ素子の期待値が破壊である場合に、前記アンチフューズ素子は不良であると判定する、
AF破壊結果判定部を備えることを特徴とする請求項5または請求項6に記載の半導体記憶装置のアンチフューズ置換判定回路。 - 前記アンチフューズ素子の節点への充電電圧が1.4Vであり、
前記第1の基準電圧VREF1が1.35Vであり、
前記第2の基準電圧VREF2が0.95Vであり、
前記第3の基準電圧VREF0が1.1Vであること、
を特徴とする請求項2から請求項7のいずれかに記載の半導体記憶装置のアンチフューズ置換判定回路。 - メモリセルにデータを記憶するメモリセルアレイを有すると共に、不良メモリセルのアドレスを不良アドレスとしてアンチフューズ素子の絶縁を破壊することにより記憶し、前記不良メモリセルを他の記憶回路に置換して救済する半導体記憶装置において、前記アンチフューズ素子によりアドレス置換が正常に行われるか否かを判定するための半導体記憶装置のアンチフューズ置換判定方法であって、
前記アンチフューズ素子の節点を所定の電圧まで充電すると共に、充電終了後は前記節点の電荷を当該アンチフューズ素子を通して自然放電させるアンチフューズ素子充電手順と、
前記アンチフューズ素子の節点への充電終了後の所定時間経過後に、前記アンチフューズ素子の節点の電圧を、複数種類の基準電圧と比較する比較判定手順と、
前記比較判定手順による複数種類の基準電圧との判定結果を基にアンチフューズ素子によりアドレス置換が正常に行われるか否かを判定するAF破壊結果判定手順と、
を含むことを特徴とする半導体記憶装置のアンチフューズ置換判定方法。
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