JP5302157B2 - ワンタイム・プログラマブルセル回路及びこれを備える半導体集積回路 - Google Patents

Description

本発明は、ワンタイム・プログラマブルセル回路及びこれを備える半導体集積回路及びそのデータ判定方法に関するものである。

ＯＴＰ（One Time Programmable）セルは、半導体集積回路内で単一メモリ、もしくはメモリアレイとして広く適用されている。例えば、ＯＴＰセルアレイに書き込まれた情報は、チップＩＤ、設定パラメータ等として用いられる。

従来のＯＴＰセルとして特許文献１の構成が開示されている。図６に特許文献１のＯＴＰセル１の構成を示す。図６に示すように、ＯＴＰセル１は、アンチヒューズ素子ＡＮＴＦＳ１と、ＰＭＯＳトランジスタＭＰ１、ＭＰ２と、感知回路１０とを有する。

ＰＭＯＳトランジスタＭＰ１は、ノードＮ１とＮ３との間に接続される。また、ゲートに読み出し制御信号ＲＤ＿ＣＮＴＬが入力される。ＰＭＯＳトランジスタＭＰ２は、ノードＮ２とＮ３との間に接続される。また、ゲートに書き込み制御信号ＷＲ＿ＣＮＴＬが入力される。アンチヒューズ素子ＡＮＴＦＳ１は、ノードＮ３と接地端子ＧＮＤとの間に接続される。

感知回路１０は、インバータ回路ＩＶ１を有する。インバータ回路ＩＶ１は、入力端子がノードＮ３に接続される。そして、出力端子から出力電圧ＶＯＵＴを出力する。ノードＮ１には電源電圧ＶＤＤ、ノードＮ２には高電圧ＶＰＰ（ＶＰＰ＞ＶＤＤ）が供給されている。

ＯＴＰセル１は、アンチヒューズ素子ＡＮＴＦＳ１の絶縁膜を破壊することでヒューズプログラミングを行う。以下に、ＯＴＰセル１のヒューズプログラミングの動作を簡単に説明する。

まず、アンチヒューズ素子ＡＮＴＦＳ１にデータを書き込む場合、書き込み制御信号ＷＲ＿ＣＮＴＬをロウレベル、読み出し制御信号ＲＤ＿ＣＮＴＬをハイレベルにする。これにより、ＰＭＯＳトランジスタＭＰ２がオン状態、ＰＭＯＳトランジスタＭＰ１がオフ状態となる。そして、ノードＮ２とＮ３が電気的に接続、ノードＮ１とＮ３が電気的に遮断される。よって、アンチヒューズ素子ＡＮＴＦＳ１の両端に、高電圧ＶＰＰが印加される。

高電圧ＶＰＰは、アンチヒューズ素子ＡＮＴＦＳ１の酸化膜の耐圧を超える電圧である。このため、アンチヒューズ素子ＡＮＴＦＳ１の酸化膜が破壊され、ノードＮ３と接地端子ＧＮＤとが導通状態となる。なお、アンチヒューズ素子ＡＮＴＦＳ１の絶縁膜が破壊され、データ書き込みが行われた場合、絶縁膜の破壊状態に応じて、数ｋΩ〜数百ｋΩの抵抗値をアンチヒューズ素子ＡＮＴＦＳ１が有することになる。

次に、アンチヒューズ素子ＡＮＴＦＳ１に書き込まれたデータを読み出す場合、書き込み制御信号ＷＲ＿ＣＮＴＬをハイレベル、読み出し制御信号ＲＤ＿ＣＮＴＬをロウレベルにする。これにより、ＰＭＯＳトランジスタＭＰ２がオフ状態、ＰＭＯＳトランジスタＭＰ１がオン状態となる。そして、ノードＮ２とＮ３が電気的に遮断、ノードＮ１とＮ３が電気的に接続される。よって、アンチヒューズ素子ＡＮＴＦＳ１の両端に、電源電圧ＶＤＤが印加され、ノードＮ１、ＰＭＯＳトランジスタＭＰ１、ノードＮ３、絶縁破壊されたアンチヒューズ素子ＡＮＴＦＳ１を経て、接地端子ＧＮＤに電流が流れる。

インバータ回路ＩＶ１は、ノードＮ１〜接地端子ＧＮＤに電流が流れる電流に応じて生成されるノードＮ３の電圧ＶＮ３をバッファリングし、出力電圧ＶＯＵＴとして出力する。

よって、もしアンチヒューズ素子ＡＮＴＦＳ１に対してデータの書き込みが行われていない場合、ノードＮ３の電位ＶＮ３は、略電源電圧ＶＤＤとなり、出力電圧ＶＯＵＴがロウレベルとなる。反対に、アンチヒューズ素子ＡＮＴＦＳ１に対してデータの書き込みが行われている場合、アンチヒューズ素子ＡＮＴＦＳ１の絶縁膜の破壊状態に応じて、ノードＮ３の電位ＶＮ３が接地電圧ＧＮＤ側に低下し、出力電圧ＶＯＵＴがハイレベルとなる。

特開２００８−２０４６００号公報

上記のように、ＯＴＰセル１のヒューズプログラミングは、アンチヒューズ素子ＡＮＴＦＳ１のゲート絶縁膜を破壊することで行われる。データ書き込み後のアンチヒューズ素子ＡＮＴＦＳ１の導通状態は、ゲート絶縁膜の破壊状態に応じて決定される。つまり、データ書き込み後のアンチヒューズ素子ＡＮＴＦＳ１の抵抗値がゲート絶縁膜の破壊状態に応じて決定される。このため、感知回路１０が感知するノードＮ３の電圧ＶＮ３の電位レベルもアンチヒューズ素子ＡＮＴＦＳ１のゲート絶縁膜の破壊状態に応じて決定される。

しかし、データ書き込み後のアンチヒューズ素子ＡＮＴＦＳ１の抵抗値は、絶縁膜の破壊状態に応じて、数ｋΩ〜数百ｋΩにばらつく。よって、感知回路１０が感知するノードＮ３の電圧ＶＮ３も、このばらつきに応じた値となる。

ここで、図７に従来のＯＴＰセル１においてアンチヒューズ素子ＡＮＴＦＳ１のデータ読み出し動作を説明する模式図を示す。なお、図７に示す抵抗ＲＭＰ１ｏｎはＰＭＯＳトランジスタＭＰ１のオン抵抗、抵抗ＲＦＳ１はアンチヒューズ素子ＡＮＴＦＳ１の絶縁膜が有する抵抗、容量ＣＦＳ１はアンチヒューズ素子ＡＮＴＦＳ１の絶縁膜容量である。

図７に示すように、アンチヒューズ素子ＡＮＴＦＳ１のデータ読み出し動作時には、ＰＭＯＳトランジスタＭＰ１をオン状態とし、ＤＣバイアス（図７の例では、電源電圧ＶＤＤ）を印加する。そして、抵抗ＲＭＰ１ｏｎと抵抗ＲＦＳ１との抵抗分圧よって生じるノードＮ３の電圧ＶＮ３を、感知回路１０が検出する。ＤＣバイアス印加時には、容量ＣＦＳ１は、容量値の大きさによらず、インピーダンスが無限大とみなすことができ、オープンとして無視することができる。

図８に、アンチヒューズ素子ＡＮＴＦＳ１に対してデータの書き込み有りの場合と、データの書き込み無しの場合のノードＮ３の電圧ＶＮ３を示すグラフを示す。図８に示すように、データの書き込み無しの場合には、抵抗ＲＦＳ１は、抵抗ＲＭＰ１ｏｎに比べ桁違いに大きな値になりえるため、電圧ＶＮ３はほぼ電源電圧ＶＤＤとなる。一方、データの書き込み有りの場合、抵抗ＲＦＳ１は非常に小さな値になり、抵抗ＲＭＰ１ｏｎに比べ同程度の値となりえる。但し、上述したように絶縁膜の破壊状態に応じて抵抗ＲＦＳ１の抵抗値が数ｋΩ〜数百ｋΩにばらつくため、感知回路１０が検出するノードＮ３の電圧ＶＮ３もこの抵抗ＲＦＳ１の抵抗値のばらつきに影響を受けて一定とならない。

このように、データの書き込み有りの場合の感知回路１０が検出するノードＮ３の電圧ＶＮ３は、アンチヒューズ素子ＡＮＴＦＳ１の破壊された絶縁膜が有する抵抗のばらつきに対して影響を受けやすい。このため、インバータ回路ＩＶ１のしきい電圧をこのばらつきに応じて適切な値に調整しないと感知回路１０が誤判定を行う可能性がある。結果として、このＯＴＰセル１でセルアレイを構成する半導体集積回路に記憶されたチップＩＤ、設定パラメータ等のデータも正しい値が読み出されない問題が発生する。

本発明の一態様は、データが書き込まれた場合に第１のノードと第１の電源端子とを電気的に接続し、データが書き込まれていない場合に第１のノードと前記第１の電源端子とを電気的に遮断するアンチヒューズ素子と、前記第１のノードと、所定の第１の電圧が印加される第１のデータ線との間に接続され、第１の制御信号に応じてオン状態からオフ状態となる第１のスイッチ回路と、前記第１のスイッチ回路がオフ状態となったときの前記第１のノードの電圧が、前記第１の電圧と実質的に同じ電圧であるか、前記第１の電源端子の供給電圧と実質的に同じ電圧であるかに応じて、前記アンチヒューズ素子の書き込みデータを検知する検知部と、を有する半導体集積回路である。

本発明の別の態様は、データが書き込まれた場合に第１のノードと第１の電源端子とを電気的に接続し、データが書き込まれていない場合に第１のノードと前記第１の電源端子とを電気的に遮断するアンチヒューズ素子と、前記第１のノードと、所定の第１の電圧が印加される第１のデータ線との間に接続され、第１の制御信号に応じてオン状態からオフ状態となる第１のスイッチ回路と、前記第１のスイッチ回路がオフ状態となったときの前記第１のノードの電圧が、前記第１の電圧と実質的に同じ電圧であるか、前記第１の電源端子の供給電圧と実質的に同じ電圧であるかに応じて、前記アンチヒューズ素子の書き込みデータを検知する検知部と、を有するワンタイム・プログラマブルセル回路である。

本発明の更に別の態様は、データが書き込まれた場合に第１のノードと第１の電源端子とを電気的に接続し、データが書き込まれていない場合に第１のノードと前記第１の電源端子とを電気的に遮断するアンチヒューズ素子を有する半導体集積回路のデータ判定方法であって、前記第１のノードと、所定の第１の電圧が印加される第１のデータ線との間に接続される第１のスイッチ回路をオン状態からオフ状態とし、前記第１のスイッチ回路がオフ状態となったときの前記第１のノードの電圧が、前記第１の電圧と実質的に同じ電圧であるか、前記第１の電源端子の供給電圧と実質的に同じ電圧であるかに応じて、前記アンチヒューズ素子の書き込みデータを検知する半導体集積回路のデータ判定方法である。

本発明にかかる半導体集積回路は、オン状態となった第１のスイッチ回路により第１のノードの電位は第１の電圧となるが、第１のスイッチ回路のオフ後の第１のノードの電位は、アンチヒューズ素子に書き込まれたデータ状態に応じて、第１の電圧と実質的に同じ電圧か、第１の電源端子の供給電圧と実質的に同じ電圧となる。この第１のノードの電位を検知部が検知することで、アンチヒューズ素子の書き込みデータを判定することできる。このため、アンチヒューズ素子の書き込みデータ検知時にアンチヒューズ素子に流れる電流により生成される電圧を用いず、データの判定を行うことができる。よって、データ書き込み後のアンチヒューズ素子の抵抗値のばらつきに影響なくアンチヒューズ素子が有するデータ判定を行うことが可能となる。

本発明にかかる半導体集積回路は、アンチヒューズのデータ読み出し時の誤判定を防ぐことができる。

実施の形態にかかる半導体集積回路の構成の一例である。 実施の形態にかかるＯＴＰセルの構成の一例である。 実施の形態にかかる半導体集積回路のデータ読み出し動作時のタイミングチャートである。 従来のＯＴＰセルのアンチヒューズ素子のデータ読み出し動作を説明する模式図である。 従来のＯＴＰセルのアンチヒューズ素子のデータ読み出し動作を説明するグラフである。明するグラフである。 従来のＯＴＰセルの構成である。 実施の形態にかかるＯＴＰセルのアンチヒューズ素子のデータ読み出し動作を説明する模式図である。 実施の形態にかかるＯＴＰセルのアンチヒューズ素子のデータ読み出し動作を説

発明の実施の形態１

以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。この実施の形態は、本発明を半導体集積回路及びＯＴＰセルに適用したものである。まず、図１に本実施の形態にかかる半導体集積回路１００の構成の一例を示す。図１に示すように、半導体集積回路１００は、ロジック部及びメモリ部１０１と、ヒューズ部１０２とを有する。

ロジック部及びメモリ部１０１は、論理動作を行うロジック回路で構成される。更に、ロジック回路の電源電圧として１〜２Ｖ程度の電圧ＶＣＯＲを供給する内部電源１０３を内部に有する。また、後述する判定回路１１０を有する。ロジック部及びメモリ部１０１を構成するロジック回路は、電圧ＶＣＯＲ程度の耐圧を有するトランジスタで構成される。なお、以下では、電圧ＶＣＯＲ程度の耐圧を有するトランジスタを低耐圧トランジスタと称す。

ヒューズ部１０２は、ＯＴＰセル２００を有する。ヒューズ部１０２は、半導体集積回路１００の外部端子からＯＴＰセル２００のデータ書き込み用の６Ｖ電圧を供給される。この半導体集積回路１００の外部端子には、後述するアンチヒューズ素子へのデータ書き込み用電圧６Ｖを供給する外部電源１０４が接続される。なお、この「６Ｖ」の電圧値は一例であり、外部電源１０４は、少なくとも上述したロジック回路の電源電圧であるＶＣＯＲ以上の電圧を供給するものであればよい。以下では、外部電源１０４から供給されるデータ書き込み用電圧を高電圧ＶＰＰと称す。

なお、図１では、図面の簡略化のためＯＴＰセル２００のみを記載しているが、半導体集積回路１００がヒューズ部１０２のＯＴＰセルをセルアレイ構成する場合は、ＯＴＰセル２００と同様の構成の複数のＯＴＰセルが存在するものとする。

図２に、ヒューズ部１０２の構成の一例を示す。ヒューズ部１０２は、ＯＴＰセル２００を有する。ＯＴＰセル２００は、スイッチ回路ＳＷ２０１と、検知部ＤＴＣＴ２０１と、アンチヒューズ素子ＡＮＴＦＳ２０１とを有する。

アンチヒューズ素子ＡＮＴＦＳ２０１は、ノードＮ２０１と接地端子ＧＮＤとの間に接続される。アンチヒューズ素子ＡＮＴＦＳ２０１は、通常は絶縁状態であるが、プログラム電圧を加えることにより絶縁膜を破壊することで導通状態に変わるヒューズである。アンチヒューズ素子ＡＮＴＦＳ２０１は、例えば、ＭＯＳトランジスタのゲート絶縁膜により実現される。この場合、アンチヒューズ素子ＡＮＴＦＳ２０１は、通常ではゲート容量が数ＭΩ以上の抵抗を有し、ゲートと、ＭＯＳトランジスタの基板との間は絶縁状態である。しかし、ゲートと、ＭＯＳトランジスタの基板との間にプログラム電圧として、例えば上述した高電圧ＶＰＰを印加すると、ゲート絶縁膜が破壊され、ゲートと基板が短絡する。但し、この場合のアンチヒューズ素子ＡＮＴＦＳ２０１は、破壊されたゲート酸化膜の状態に応じて、ゲートと基板との間に数ｋΩ〜数百ｋΩの抵抗値を有するものとする。

なお、以下では、アンチヒューズ素子にプログラム電圧を加え絶縁膜を破壊し、導通状態とすることでアンチヒューズ素子にデータを書き込む動作を「データ書き込み」動作と称すものとする。また、データ書き込み後のアンチヒューズ素子が有する抵抗値は、絶縁膜の破壊状態により数ｋΩ〜数百ｋΩでばらつくものとする。更に、アンチヒューズ素子ＡＮＴＦＳ２０１にデータ書き込みが行われた場合のＯＴＰセル２００を「０−ＣＥＬＬ」と称し、アンチヒューズ素子ＡＮＴＦＳ２０１にデータ書き込みが行われていない場合のＯＴＰセル２００を「１−ＣＥＬＬ」と称するものとする。

スイッチ回路ＳＷ２０１は、ＰＭＯＳトランジスタＭＰ２０１を有する。ＰＭＯＳトランジスタＭＰ２０１は、書き込み用データ線ＷＢＬと、ノードＮ２０１との間に接続される。ＰＭＯＳトランジスタＭＰ２０１は、ゲートが書き込み制御信号線ＷＷＬに接続される。また、ＰＭＯＳトランジスタＭＰ２０１は、バックゲートがバックゲート駆動信号線ＣＮＷに接続される。なお、ＰＭＯＳトランジスタＭＰ２０１は、上述したアンチヒューズ素子へのデータ書き込み用電圧である高電圧ＶＰＰに対する耐圧を有するものとする。このような、高電圧ＶＰＰに対する耐圧を有するトランジスタとして、例えばＭＯＸ（マルチオキサイド）構造を有するトランジスタ等がある。但し、ＰＭＯＳトランジスタＭＰ２０１のしきい値電圧は電圧ＶＣＯＲ程度であるものとする。以下では、上記高電圧ＶＰＰに対する耐圧を有するトランジスタを高耐圧トランジスタと称すものとする。また、便宜上、符号「ＷＢＬ」「ＷＷＬ」「ＣＮＷ」は、各配線名を示すと同時に、その配線に印加される制御信号もしくは駆動信号を示すものとする。

検知部ＤＴＣＴ２０１は、スイッチ回路ＳＷ２０２と、検知回路２１０とを有する。検知部ＤＴＣＴ２０１は、ノードＮ２０１の電位レベルを検知して、その検知結果を読み出し用データ線ＲＢＬに出力する。

スイッチ回路ＳＷ２０２は、ＮＭＯＳトランジスタＭＮ２０２を有する。ＮＭＯＳトランジスタＭＮ２０２は、読み出し用データ線ＲＢＬと、ノードＮ２０２との間に接続される。ＮＭＯＳトランジスタＭＮ２０２は、ゲートが読み出し制御信号線ＲＷＬに接続される。なお、ＮＭＯＳトランジスタＭＮ２０２のしきい値電圧は電圧ＶＣＯＲ程度であるものとする。また、便宜上、符号「ＲＢＬ」「ＲＷＬ」は、各配線名を示すと同時に、その配線に印加される制御信号もしくは駆動信号を示すものとする。

検知回路２１０は、ＮＭＯＳトランジスタＭＮ２１０を有する。ＮＭＯＳトランジスタＭＮ２１０は、ノードＮ２０２と接地端子ＧＮＤとの間に接続される。ＮＭＯＳトランジスタＭＮ２１０は、ゲートがノードＮ２０１に接続される。ＮＭＯＳトランジスタＭＮ２１０は、アンチヒューズ素子へのデータ書き込み用の高電圧ＶＰＰに対する耐圧を有する高耐圧トランジスタである。但し、ＮＭＯＳトランジスタＭＮ２１０のしきい値電圧は電圧ＶＣＯＲ程度であるものとする。

読み出し用データ線ＲＢＬは、判定回路１１０に接続される。判定回路１１０は、読み出し用データ線ＲＢＬの電位レベルに応じて、アンチヒューズ素子ＡＮＴＦＳ２０１にデータが書き込まれているが否かを判定する。以降では、アンチヒューズ素子ＡＮＴＦＳ２０１に対してデータ書き込みが行われているか否かを判定し、アンチヒューズ素子ＡＮＴＦＳ２０１が有するデータを読み出す動作を「データ読み出し」動作と称するものとする。

また、判定回路１１０は、プリチャージ回路１２１を有する。プリチャージ回路１２１は、プリチャージ制御信号ＰＢＬＢに応じて、読み出し用データ線ＲＢＬを所定の値（例えば、ロジック回路の電源電圧と同じＶＣＯＲ程度）の電圧にプリチャージする。なお、プリチャージ回路１２１は、判定回路１１０の外部に配置されてもかまわない。更には、ロジック部及びメモリ部１０１内ではなく、ヒューズ部１０２内に配置されてもよい。

以下、本実施の形態１にかかる半導体集積回路１００の動作を説明する。まず、アンチヒューズ素子ＡＮＴＦＳ２０１のデータ書き込み時の動作を説明する。アンチヒューズ素子ＡＮＴＦＳ２０１のデータ書き込み時には、書き込み用データ線ＷＢＬとバックゲート駆動信号線ＣＮＷとにデータ書き込み用電圧、例えば上述した６Ｖ程度の高電圧ＶＰＰが印加される。同時に書き込み制御信号線ＷＷＬをロウレベル、例えば接地電圧ＧＮＤとすると、ＰＭＯＳトランジスタＭＰ２０１がオン状態となる。そして、書き込み用データ線ＷＢＬとノードＮ２０１が電気的に導通する。このため、アンチヒューズ素子ＡＮＴＦＳ２０１のゲートに高電圧ＶＰＰが印加される。そして、このことによりゲート絶縁膜が破壊されるためゲートと基板が短絡する。以上の動作により、データ書き込みが行われ、ＯＴＰセル２００が０−ＣＥＬＬとなる。

次に、図３を参照してアンチヒューズ素子ＡＮＴＦＳ２０１のデータ読み出し動作を説明する。まず、図３に示すように、データ読み出し時は、書き込みデータ線ＷＢＬおよびバックゲート駆動信号線の電位レベルを、ロジック回路の電源電圧の１〜２Ｖ程度の電圧ＶＣＯＲとする。また、ハイレベル時の書き込み制御信号線ＷＷＬの電位レベルも電圧ＶＣＯＲとする。

時刻ｔ１において、書き込み制御信号線ＷＷＬをロウレベルに立ち下げ、接地電圧ＧＮＤとする。このため、ＰＭＯＳトランジスタＭＰ２０１がオン状態となり、書き込みデータ線ＷＢＬとノードＮ２０１が電気的に接続される。このため、ノードＮ２０１の電位（以下、電圧ＶＣＮと称す）が電圧ＶＣＯＲに上昇する。

次に、時刻ｔ２において、書き込み制御信号線ＷＷＬをハイレベルに立ち上げ、電圧ＶＣＯＲとする。このため、ＰＭＯＳトランジスタＭＰ２０１がオフ状態となり、書き込みデータ線ＷＢＬとノードＮ２０１が電気的に遮断される。

このとき、アンチヒューズ素子ＡＮＴＦＳ２０１にデータ書き込みが行われていない場合（１−ＣＥＬＬ）、ノードＮ２０１がハイインピーダンス状態となり、電圧ＶＣＮが電圧ＶＣＯＲで保持される。逆に、アンチヒューズ素子ＡＮＴＦＳ２０１にデータ書き込みが行われている場合（０−ＣＥＬＬ）、アンチヒューズ素子ＡＮＴＦＳ２０１のゲートと基板がある抵抗値を有して短絡している。このため、ノードＮ２０１と接地端子ＧＮＤも短絡状態となるため、電圧ＶＣＮが電圧ＶＣＯＲから接地電圧ＧＮＤに降下する。

つまり、アンチヒューズ素子ＡＮＴＦＳ２０１にデータ書き込みが行われていない場合（１−ＣＥＬＬ）では、ノードＮ２０１の電圧レベルが電圧ＶＣＯＲ（ハイレベル）、アンチヒューズ素子ＡＮＴＦＳ２０１にデータ書き込みが行われている場合（０−ＣＥＬＬ）では、ノードＮ２０１の電圧レベルが接地電圧ＧＮＤ（ロウレベル）となる。なお、この電圧ＶＣＯＲから接地電圧ＧＮＤへ降下する期間は、ノードＮ２０１の寄生容量（アンチヒューズ素子ＡＮＴＦＳ２０１の絶縁膜容量を含む）とアンチヒューズ素子ＡＮＴＦＳ２０１の抵抗値で決定される時定数に依存する。ただし、後述するが、この容量に対する充電電圧ＶＣＯＲは１〜２Ｖ程度の低電圧であり、充電電荷も少なく、更に、アンチヒューズ素子ＡＮＴＦＳ２０１の抵抗値も十分小さいため、電圧ＶＣＯＲから接地電圧ＧＮＤへ降下する期間は、非常に短い期間ですむ。

時刻ｔ３において、プリチャージ制御信号ＰＢＬＢがハイレベルになり、プリチャージ回路１２１の読み出し用データ線ＲＢＬのプリチャージ動作がオフ状態となる。

時刻ｔ４において、読み出し制御信号線ＲＷＬをハイレベルに立ち上げ、電圧ＶＣＯＲとする。このため、ＮＭＯＳトランジスタＭＮ２０２がオン状態となり、読み出し制御信号線ＲＷＬとノードＮ２０２が電気的に接続される。

このとき、アンチヒューズ素子ＡＮＴＦＳ２０１にデータ書き込みが行われていない場合（１−ＣＥＬＬ）、上述したようにノードＮ２０１の電圧ＶＣＮが電圧ＶＣＯＲ（ハイレベル）で保持されているため、ＮＭＯＳトランジスタＭＮ２１０がオン状態となっている。このため、ノードＮ２０２と接地端子ＧＮＤが電気的に接続されており、読み出し用データ線ＲＢＬと接地端子ＧＮＤが電気的に接続される。結果として、読み出し用データ線ＲＢＬの電位が接地電圧ＧＮＤに降下し、ロウレベルに立ち下がる。

逆に、アンチヒューズ素子ＡＮＴＦＳ２０１にデータ書き込みが行われている場合（０−ＣＥＬＬ）、上述したようにノードＮ２０１の電圧ＶＣＮが接地電圧ＧＮＤ（ロウレベル）となっているため、ＮＭＯＳトランジスタＭＮ２１０がオフ状態となっている。このため、ノードＮ２０２と接地端子ＧＮＤが電気的に遮断されている。よって、読み出し用データ線ＲＢＬの電位は降下せず、ハイレベルのままとなる。

つまり、アンチヒューズ素子ＡＮＴＦＳ２０１にデータ書き込みが行われていない場合（１−ＣＥＬＬ）のノードＮ２０１の電圧ＶＣＯＲ（ハイレベル）と、アンチヒューズ素子ＡＮＴＦＳ２０１にデータ書き込みが行われている場合（０−ＣＥＬＬ）のノードＮ２０１の電圧ＧＮＤ（ロウレベル）との電位差を、ＮＭＯＳトランジスタＭＮ２１０がダイナミックに検知している。そして、その検知結果でＮＭＯＳトランジスタＭＮ２１０のオン状態、オフ状態が決定され、ＮＭＯＳトランジスタＭＮ２０２がオン状態時に、ノードＮ２０２の電位が読み出し制御信号線ＲＷＬに出力される。

時刻ｔ５から所定の期間後の時刻ｔ６において、判定回路１１０は、このときの読み出し用データ線ＲＢＬの電位レベルを判定することで、アンチヒューズ素子ＡＮＴＦＳ２０１にデータ書き込みが行われているか否かを判定する。つまり、読み出し用データ線ＲＢＬがロウレベルの場合、アンチヒューズ素子ＡＮＴＦＳ２０１にデータ書き込みが行われていることが判定回路１１０で判定することができ、逆に読み出し用データ線ＲＢＬがハイレベルの場合、アンチヒューズ素子ＡＮＴＦＳ２０１にデータ書き込みが行われていないことが判定回路１１０で判定することができる。

その後、読み出し制御信号線ＲＷＬをハイレベルに立ち上げ、ＮＭＯＳトランジスタＭＮ２０２をオフ状態とし、時刻ｔ７において、プリチャージ回路１２１がプリチャージ制御信号ＰＢＬＢに応じて読み出し用データ線ＲＢＬをプリチャージして、読み出し動作を終了する。

ここで、従来のＯＴＰセル１では、データ書き込み後のアンチヒューズ素子ＡＮＴＦＳ１の抵抗値がゲート絶縁膜の破壊状態に応じて決定されることから、感知回路１０が感知するノードＮ３の電圧ＶＮ３の電位レベルもアンチヒューズ素子ＡＮＴＦＳ１のゲート絶縁膜の破壊状態に応じて決定される。しかし、データ書き込み後のアンチヒューズ素子ＡＮＴＦＳ１の抵抗値は、絶縁膜の破壊状態に応じて、数ｋΩ〜数百ｋΩにばらつく。

図８で説明したように、データの書き込み無しの場合の場合、抵抗ＲＦＳ１は、抵抗ＲＭＰ１ｏｎに比べ桁違いに大きな値になりえるため、電圧ＶＮ３はほぼ電源電圧ＶＤＤとなった。一方で、データの書き込み有りの場合には抵抗ＲＦＳ１は非常に小さな値になり、抵抗ＲＭＰ１ｏｎに比べ同程度の値となりえ、且つ、上述したように絶縁膜の破壊状態に応じて、抵抗ＲＦＳ１の抵抗値が数ｋΩ〜数百ｋΩにばらつく。このため、感知回路１０が検出するノードＮ３の電圧ＶＮ３も抵抗ＲＦＳ１の抵抗値のばらつきに影響を受けて一定とならなかった。

このように、従来のＯＴＰセル１では、データの書き込み有りの場合の感知回路１０が検出するノードＮ３の電圧ＶＮ３は、アンチヒューズ素子ＡＮＴＦＳ１の破壊された絶縁膜が有する抵抗のばらつきに対して影響を受けやすい問題があった。このため、感知回路１０が有するインバータ回路ＩＶ１のしきい電圧をこのばらつきに応じて適切な値に調整しないと感知回路１０が誤判定を行う可能性があり、ＯＴＰセル１でセルアレイを構成している半導体集積回路に記憶されたチップＩＤ、設定パラメータ等のデータも正しい値が読み出されない問題が発生する。このような問題に対応するためには、インバータ回路ＩＶ１のしきい電圧をこのばらつきに応じて適切な値に調整しなければならず、感知回路１０の設計が困難となっていた。

しかし、本実施の形態のＯＴＰセル２００を有する半導体集積回路１００では、アンチヒューズ素子ＡＮＴＦＳ２０１にデータ書き込みが行われているか否かの判定に、アンチヒューズ素子ＡＮＴＦＳ２０１に流れる電流により生成される電圧を用いていない。

ここで、図４に本実施の形態のＯＴＰセル２００においてアンチヒューズ素子ＡＮＴＦＳ２０１のデータ読み出し動作を説明する模式図を示す。なお、図４に示す抵抗ＲＦＳ２０１は、アンチヒューズ素子ＡＮＴＦＳ２０１の絶縁膜が有する抵抗である。また、容量ＣＦＳ２０１は、アンチヒューズ素子ＡＮＴＦＳ２０１の絶縁膜の容量である。

図４に示すように、本実施の形態のＯＴＰセル２００では、アンチヒューズ素子ＡＮＴＦＳ２０１のデータ読み出し動作時に、スイッチ回路ＳＷ２０１がオン状態の時にアンチヒューズ素子ＡＮＴＦＳ２０１の絶縁膜の容量ＣＦＳ２０１を印加電圧（図４の例では、電源電圧ＶＤＤ）まで充電し、スイッチ回路ＳＷ２０１がオフ状態の時、アンチヒューズ素子ＡＮＴＦＳ２０１の抵抗ＲＦＳ２０１を介して放電させる。そして、その放電電圧を検知回路２１０がモニターする。なお、この放電期間は、アンチヒューズ素子ＡＮＴＦＳ２０１の抵抗ＲＦＳ２０１と容量ＣＦＳ２０１の積で決まる時定数に応じた長さになる。

図５に、アンチヒューズ素子ＡＮＴＦＳ２０１に対してデータの書き込み有りの場合と、データの書き込み無しの場合のノードＮ２０１の電圧ＶＣＮを示すグラフを示す。図５に示すように、データの書き込み無しの場合の場合には、アンチヒューズ素子ＡＮＴＦＳ２０１の絶縁膜は破壊されておらず、その容量値は大きく、且つ、その抵抗値が非常に高いため、ノードＮ２０１の電圧ＶＣＮは、ほぼ電源電圧ＶＤＤを維持する。一方、データの書き込み有りの場合、絶縁膜は破壊されており、その容量値は小さく、且つ、抵抗値も小さいため、それらの積で決まる時定数は非常に小さい。このため、従来のＯＴＰセル１と同様、絶縁膜の破壊状態に応じて抵抗ＲＦＳ２０１の抵抗値が数ｋΩ〜数百ｋΩにばらつくが、ある所定の時間範囲では、いずれも十分に放電が完了する程度に小さな時定数のばらつきとしてしか見えてこない。そして、検知回路２１０は、ノードＮ２０１の電圧ＶＣＮが電源電圧ＶＤＤであるか、接地電圧ＧＮＤであるかを検知する。

このように、従来のＯＴＰセル１と異なり、本実施の形態のＯＴＰセル２００では、アンチヒューズ素子ＡＮＴＦＳ２０１の絶縁膜が有する抵抗のばらつきに対して、ほとんど影響を受けない。しかも、本実施の形態では上述したように電源電圧ＶＤＤとして、１〜２Ｖ程度の電圧ＶＣＯＲを用いており、更に、アンチヒューズ素子ＡＮＴＦＳ２０１の絶縁膜の容量ＣＦＳ２０１は非常に小さく、この容量に充電される電荷は小さいため放電スピードが非常に速い。このため、検知回路２１０の検出動作も高速に行うことが可能である。

以上のように、ＯＴＰセル２００では、データ読み出し時にノードＮ２０１の電位レベルが電圧ＶＣＯＲ（ハイレベル）、もしくは、接地電圧ＧＮＤ（ロウレベル）であるかを検知回路２１０であるＮＭＯＳトランジスタＭＮ２１０が検知する。そして、その検知結果に応じて、読み出し用データ線ＲＢＬの電位レベルを変化させ判定回路１１０が、その読み出し用データ線ＲＢＬの電位レベルに応じて判定を行っている。つまり、半導体集積回路１００では、ＯＴＰセル２００が０−ＣＥＬＬであるか、１−ＣＥＬＬであるかをアンチヒューズ素子ＡＮＴＦＳ２０１に流れる電流を直接用いずに、検知回路２１０のＮＭＯＳトランジスタＭＮ２１０の導通状態を利用し、間接的に判定している。

このように、本実施の形態のＯＴＰセル２００では、アンチヒューズ素子ＡＮＴＦＳ２０１に流れる電流で生成される電圧による直接的な判定を行わず、ノードＮ２０１の電位レベルを検知回路２１０がダイナミックに検知した検知結果を利用している。このため、ＯＴＰセル１では、データ書き込み後のアンチヒューズ素子ＡＮＴＦＳ１の抵抗値のバラツキに合わせて感知回路１０を調整（インバータ回路ＩＶ１のしきい電圧を上記抵抗値のバラツキに合わせて適切な値に調整すること）が必要であったが、ＯＴＰセル２００では、データ書き込み後のアンチヒューズ素子ＡＮＴＦＳ２０１の抵抗値に合わせた検知回路２１０の調整を何ら必要としない。この結果、ＯＴＰセル１で、インバータ回路ＩＶ１のしきい電圧を適切な値に調整しない場合に誤判定が発生する問題が、本実施の形態のＯＴＰセル２００では発生しない。よって、本実施の形態のＯＴＰセル２００でセルアレイを構成する半導体集積回路１００に記憶されたチップＩＤ、設定パラメータ等のデータを誤判定することなく正確に読み出すことができる。

また、ＯＴＰセル１では、ＰＭＯＳトランジスタＭＰ１、ＭＰ２及びインバータ回路ＩＶ１１は、アンチヒューズ素子ＡＮＴＦＳ１のデータ書き込み時の高電圧（例えば６Ｖ程度）を考慮して、高耐圧トランジスタで構成する必要がある。この高耐圧トランジスタとして、例えばＭＯＸ（マルチオキサイド）構造を有する３．３Ｖの耐圧のトランジスタ等がある。ここで、ＭＯＸ構造のトランジスタは、ゲート酸化膜が厚く、トランジスタサイズが大きくなってしまう。このため、ＰＭＯＳトランジスタＭＰ１、ＭＰ２、インバータ回路ＩＶ１１を構成するトランジスタにＭＯＸ構造のトランジスタのような高耐圧トランジスタを用いるとＯＴＰセル１の回路規模が増大する問題が発生する。

また、ＯＴＰセル１では、データ読み出し時には、ＰＭＯＳトランジスタＭＰ１をオン状態として、ノードＮ１、ＰＭＯＳトランジスタＭＰ１、ノードＮ３、アンチヒューズ素子ＡＮＴＦＳ１、接地端子ＧＮＤにより構成される電流経路に電流を流す。但し、ノードＮ１に印加されている電源電圧ＶＤＤが上述した１〜２Ｖ程度の電圧ＶＣＯＲであるような場合、上記高耐圧トランジスタで構成されるＰＭＯＳトランジスタＭＰ１は、上述した電流経路に小さな電流しか流すことができない可能性がある。よって、この少ない電流値によりデータ読み出しの判定を行うためには非常に高精度な感知回路１０を必要とし、回路設計の難易度が大きくなる。

このような問題に対応するためには、ノードＮ１に印加されている電源電圧ＶＤＤを書き込み電圧と同じような高電圧とすればよいが、ＯＴＰセル１のデータ読み出し時の消費電力が増加してしまう問題が発生する。更には、ノードＮ１に印加されている電源電圧ＶＤＤを書き込み電圧と同じような高電圧とすれば、データ読み出し毎に高電圧を印加することになり、１−ＣＥＬＬの場合、データ書き込みを行っていないアンチヒューズ素子ＡＮＴＦＳ１の絶縁膜を破壊する可能性が高まる。このため、１−ＣＥＬＬにおけるデータ書き込みを行っていないアンチヒューズ素子ＡＮＴＦＳ１の寿命を短くしてしまう問題がある。

しかし、本実施の形態のＯＴＰセル２００では、上述したように、アンチヒューズ素子ＡＮＴＦＳ２０１に流れる電流で生成される電圧による直接的な判定を行わず、ノードＮ２０１の電位レベルを検知回路２１０がダイナミックに検知した検知結果を利用している。このため、検知回路２１０がノードＮ２０１の電位レベルを検知できさえすればよく、アンチヒューズ素子ＡＮＴＦＳ２０１に流れる電流は小さくてもかまわない。このことから、ＯＴＰセル２００は、ＯＴＰセル１の感知回路１０に相当する検知回路２１０を非常に高精度に設計する必要がないという利点を有する。

更に、アンチヒューズ素子ＡＮＴＦＳ２０１に流れる電流は小さくてもかまわないため、データ読み出し時に書き込み用データ線ＷＢＬに印加される電圧を、例えばＶＰＰのような高電圧にして、アンチヒューズ素子ＡＮＴＦＳ２０１に流れる電流を多くする必要がない。このため、書き込み用データ線ＷＢＬに印加される電圧には、ロジック回路の電源電圧として用いられる１〜２Ｖ程度の電圧ＶＣＯＲ程度でよい。このことから、データ読み出し時に、書き込み用データ線ＷＢＬ、ＰＭＯＳトランジスタＭＰ２０１、アンチヒューズ素子ＡＮＴＦＳ２０１、接地端子ＧＮＤからなる電流経路に流れる電流は少なくてすみ、ＯＴＰセル１と比較して低消費電力化が可能となる。

また、この場合、データ読み出し時に、ノードＮ２０１に印加される電圧が最大でＶＣＯＲ程度となるため、１−ＣＥＬＬにおけるデータ書き込みを行っていないアンチヒューズ素子ＡＮＴＦＳ２０１の絶縁膜を破壊する可能性はほとんどない。このため、ＯＴＰセル１が有していた、１−ＣＥＬＬにおけるデータ書き込みを行っていないアンチヒューズ素子の寿命を短くしてしまう問題を解決することができる。

更に、ＯＴＰセル２００では、データ書き込み時の高電圧を考慮してＭＯＸ構造のトランジスタのような高耐圧トランジスタを使用するのはＰＭＯＳトランジスタＭＰ２０１と、ＮＭＯＳトランジスタＭＮ２１０のみでよく、ＯＴＰセル１と比較して回路規模の削減も可能となる。なお、ＰＭＯＳトランジスタＭＰ２０１は、書き込み用データ線ＷＢＬに印加される電圧がＶＰＰの場合またはＶＣＯＲの場合の両方の電圧でオンできるように、バックゲート駆動信号線ＣＮＷに印加される電圧をＶＰＰまたはＶＣＯＲとするよう制御される。

なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、実施の形態では、アンチヒューズ素子をトランジスタで構成しているが、高電圧ＶＰＰで電極間の絶縁破壊が可能な容量素子等により構成してもかまわない。

また、例えば、実施の形態において回路中のＮＭＯＳトランジスタをＰＭＯＳトランジスタへ、ＰＭＯＳトランジスタをＮＭＯＳトランジスタへそれぞれ入れ替え、電源電圧ＶＤＤを接地電圧ＧＮＤへ、接地電圧ＧＮＤを電源電圧ＶＤＤへそれぞれ入れ替えれば、実施の形態と同様の動作の回路を得ることが可能である。なお、この場合、各制御信号線、各データ線の電圧レベルも反転することになる。

１００ 半導体集積回路
１０１ ロジック部及びメモリ部
１０２ ヒューズ部
１０３ ロジック回路用内部電源
１０４ 外部電源
１２１ プリチャージ回路
２００ ＯＴＰセル
２１０ 検知回路
ＤＴＣＴ２０１ 検知部
ＳＷ２０１、ＳＷ２０２ スイッチ回路
ＭＰ２０１ ＰＭＯＳトランジスタ
ＭＮ２０２、ＭＮ２１０ ＮＭＯＳトランジスタ
ＡＮＴＦＳ２０１ アンチヒューズ素子

Claims (6)

1. データが書き込まれた場合に第１のノードと第１の電源端子とを電気的に接続し、データが書き込まれていない場合に第１のノードと前記第１の電源端子とを電気的に遮断するアンチヒューズ素子と、
   前記第１のノードと、所定の第１の電圧が印加される第１のデータ線との間に接続され、第１の制御信号に応じてオン状態からオフ状態となる第１のスイッチ回路と、
   前記第１のスイッチ回路がオフ状態となったときの前記第１のノードの電圧が、前記第１の電圧と実質的に同じ電圧であるか、前記第１の電源端子の供給電圧と実質的に同じ電圧であるかに応じて、前記アンチヒューズ素子の書き込みデータを検知する検知部と、を備え、
   前記検知部は、第１のトランジスタと第２のスイッチ回路とを有し、
   前記第１のトランジスタは、前記第１のノードの電位に応じて導通状態が制御され、
   前記第２のスイッチ回路は、第２のデータ線と前記第１のトランジスタとの間に接続され、前記第１のスイッチ回路のオフ状態後に、第２の制御信号に応じてオン状態となり、
   前記第１のトランジスタは、前記第２のスイッチ回路と、前記第１の電源端子との間に接続され、
   前記第２のデータ線の電位レベルに応じて前記アンチヒューズ素子の書き込みデータを判定し、
   前記第１のスイッチ回路は、第２のトランジスタを有し、
   前記第２のトランジスタは、前記第１のノードと、前記第１のデータ線との間に接続され、前記第２のトランジスタの制御端子には前記第１の制御信号が入力され、
   前記第２のスイッチ回路は、第３のトランジスタを有し、
   前記第３のトランジスタは、前記第２のデータ線と、前記第１のトランジスタとの間に接続され、前記第３のトランジスタの制御端子には前記第２の制御信号が入力され、
   前記第１の電圧は、当該半導体集積回路が備えるロジック回路の電源電圧と実質的に同じか、もしくは、それ以下であり、
   前記第１の電源端子の供給電圧は、接地電圧であり、
   前記アンチヒューズ素子の書き込みデータの判定時には、前記第２のトランジスタのバックゲートは、第１の信号線を通じて、前記第１のデータ線に印加される前記第１の電圧と実質的に同じ電圧が印加され、
   前記アンチヒューズ素子に対してデータを書き込む時には、前記第２のトランジスタのバックゲートは、前記第１の信号線を通じて、前記第１のデータ線に印加される前記書き込み電圧と実質的に同じ電圧が印加され、
   前記第１の信号線は、前記第１のデータ線とは別に設けられた半導体集積回路。
2. 前記第１、第２のトランジスタは、データ書き込み時に前記アンチヒューズ素子に印加される、前記ロジック回路の電源電圧より高い書き込み電圧に対する耐圧特性を有する
   請求項１に記載の半導体集積回路。
3. 前記第１、第２のトランジスタは、マルチオキサイド構造を有するトランジスタである
   請求項２に記載の半導体集積回路。
4. データが書き込まれた場合に第１のノードと第１の電源端子とを電気的に接続し、データが書き込まれていない場合に第１のノードと前記第１の電源端子とを電気的に遮断するアンチヒューズ素子と、
   前記第１のノードと、所定の第１の電圧が印加される第１のデータ線との間に接続され、第１の制御信号に応じてオン状態からオフ状態となる第１のスイッチ回路と、
   前記第１のスイッチ回路がオフ状態となったときの前記第１のノードの電圧が、前記第１の電圧と実質的に同じ電圧であるか、前記第１の電源端子の供給電圧と実質的に同じ電圧であるかに応じて、前記アンチヒューズ素子の書き込みデータを検知する検知部と、を備え、
   前記検知部は、第１のトランジスタと第２のスイッチ回路とを有し、
   前記第１のトランジスタは、前記第１のノードの電位に応じて導通状態が制御され、
   前記第１のトランジスタは、前記第２のスイッチ回路と、前記第１の電源端子との間に接続され、
   前記第２のスイッチ回路は、第２のデータ線と前記第１のトランジスタとの間に接続され、前記第１のスイッチ回路のオフ状態後に、第２の制御信号に応じてオン状態となり、前記第１のトランジスタの導通状態に応じた検知結果を第２のデータ線に出力し、
   前記第１のスイッチ回路は、第２のトランジスタを有し、
   前記第２のトランジスタは、前記第１のノードと、前記第１のデータ線との間に接続され、前記第２のトランジスタの制御端子には前記第１の制御信号が入力され、
   前記第２のスイッチ回路は、第３のトランジスタを有し、
   前記第３のトランジスタは、前記第２のデータ線と、前記第１のトランジスタとの間に接続され、前記第３のトランジスタの制御端子には前記第２の制御信号が入力され、
   前記第１の電圧は、当該ワンタイム・プログラマブルセル回路の周辺回路が備えるロジック回路の電源電圧と実質的に同じか、もしくは、それ以下であり、
   前記第１の電源端子の供給電圧は、接地電圧であり、
   前記アンチヒューズ素子の書き込みデータの検出時には、前記第２のトランジスタのバックゲートは、第１の信号線を通じて、前記第１のデータ線に印加される前記第１の電圧と実質的に同じ電圧が印加され、
   前記アンチヒューズ素子に対してデータを書き込む時には、前記第２のトランジスタのバックゲートは、第１の信号線を通じて、前記第１のデータ線に印加される前記書き込み電圧と実質的に同じ電圧が印加され、
   前記第１の信号線は、前記第１のデータ線とは別に設けられたワンタイム・プログラマブルセル回路。
5. 前記第１、第２のトランジスタは、データ書き込み時に前記アンチヒューズ素子に印加される、前記ロジック回路の電源電圧より高い書き込み電圧に対する耐圧を有する
   請求項４に記載のワンタイム・プログラマブルセル回路。
6. 前記第１、第２のトランジスタは、マルチオキサイド構造を有するトランジスタである
   請求項５に記載のワンタイム・プログラマブルセル回路。

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