JP4510531B2

JP4510531B2 - リペア信号発生回路

Info

Publication number: JP4510531B2
Application number: JP2004178854A
Authority: JP
Inventors: 光男貝原
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2004-06-16
Filing date: 2004-06-16
Publication date: 2010-07-28
Anticipated expiration: 2024-06-16
Also published as: JP2006004507A

Description

本発明は、半導体集積回路、具体的にはリペア信号発生回路に関する。

チップ上にメモリを集積する上で、容量が大きくなるにつれて、ウエハの欠陥などにより、歩留まりが悪くなっていく。近年大容量のメモリにおけるすべてのメモリセルを完全に作成することは極めて難しくなっている。そこで、あらかじめ救済用のメモリセルを製造工程で作成しておき、欠陥などによる不良があれば正常な救済メモリに置き換えを行っている。例えば、ヒューズを用いレーザーによるトレミングを行う。
電源端子との間に容量を設け、電源投入時にその容量によりヒューズ切断時のフローティングノードを昇圧する方式が知られているが、動作が不安定であった。近年１チップにＣＰＵやメモリなど搭載したシステムチップでは、内部のクロックで制御されている。このクロックを、リペア用ヒューズの読み出しに利用することによりヒューズの読み出し時に消費電流を減らす工夫がされている（例えば、特許文献１参照）。
図６は第１の従来例に係るリペア信号発生回路（リペア用ヒューズ回路）の構成図である。ヒューズＦＵ１１が切断されていない場合、ノードＮ１１は、ヒューズによりＧＮＤに接続されているため“Ｌ”レベルとなり、インバータＩＶ１１により出力は“Ｈ”レベルとなる。
ヒューズが、レーザーリペア装置などにより切断された場合、ノードＮ１１は、浮ノードとなる。この時、チップに電源がオンされると、キャパシタＣ１１により、ノードＮ１１が“Ｈ”に引き上げられる。更に、インバータＩＶ１１により、出力は“Ｌ”となる。ＩＮＶ１１の出力はＰｃｈ−トランジスタＴｒ１３のゲートに接続されているため、Ｔｒ１３は、オンとなる。これにより浮ノードＮ１１は、電源に接続され安定する。

図７は第２の従来例に係るリペア信号発生回路（リペア用ヒューズ回路）の構成図である。プリチャージ＆読み出し信号（ＲＦＣＫ）が“Ｌ”になることにより、プリチャージトランジスタ（Ｐｃｈ−トランジスタ）Ｔｒ２１がオンし、読み出しトランジスタ（Ｎｃｈ―トランジスタ）Ｔｒ２２がオフする。
ノードＮ２１は、Ｔｒ２１により“Ｈ”となり、インバータＩＶ２１により、リペア信号ＦＯＵＴに“Ｌ”を出力する。次に、ＦＣＫ信号が“Ｈ”になることによりヒューズデータを読み出す。Ｔｒ２１はオフとなり、ノードＮ２１はフィードバックトランジスタＴｒ２３により“Ｈ”を維持しようとする。
ヒューズが切断されていない場合、読み出しトランジスタＴｒ２２によりＧＮＤへのパスができ、ノードＮ２１はＧＮＤレベルになろうとする。フィードバック用トランジスタＴｒ２３にて、ノードＮ１は“Ｈ”を維持しようとするが、読み出しトランジスタＴｒ２２とフィードバックトランジスタＴｒ２３とのオン抵抗の比によりノードＮ２１は“Ｌ”となる。インバータを介しリペア信号ＦＯＵＴは“Ｈ”を出力する。
また、フィードバックトランジスタＴｒ２３はオフとなり、ノードＮ２１への電源への供給パスはなくなる。ヒューズが切断されている場合、読み出しトランジスタＴｒ２２によるＧＮＤへのパスは遮断される。さらに、プリチャージトランジスタＴｒ１がオフすることにより電源へのパスも無くなるが、フィードバックトランジスタＴｒ２３によりノードＮ２１は“Ｈ”が維持され、出力ＦＯＵＴは“Ｌ”を維持する。
特開２００１−２１００９３公報

特許文献１記載の技術においては、ヒューズが確実に切断されず僅かに導通している場合など、誤読み出しの可能性が出てくる。
図６に示す従来技術では、インバータの製造上のばらつきや、キャパシタのばらつきにより、浮ノードであるＮ１１が、キャパシタによる電位上昇だけではインバータの反転電圧にならない場合、ヒューズ情報を読み出すことができない。また、ヒューズが完全に切断されていない場合などもデータを読み出すことができないなど、動作が不安定である。
図７に示す従来技術では、通常動作の場合、動作は安定するが、ヒューズが完全に切断されていない場合動作が不安定となる。また読み出せた場合でも常に電流が流れてしまう。また最悪の場合は、使用状況により読み出せない場合もあり市場で不良を引き起こす可能性がある。
本発明は、安定的な読み出し、及び不完全なヒューズ切断を回避することが可能なリペア信号発生回路を提供することを目的とする。

上記目的を達成するために、請求項１記載の発明は、ソースが電源に接続され、一端がＧＮＤ接続されたヒューズの他端がドレインに接続され、ゲートにリセット信号が入力される第１のＭＯＳトランジスタと、ソースが電源に接続され、ヒューズの他端がドレインに接続され、前記第１のＭＯＳトランジスタよりオン抵抗の大きい第２のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのドレインを入力とし、その出力を前記第２のＭＯＳトランジスタのゲート入力としたインバータと、第１のパルス発生器と、第２のパルス発生器と、前記第１と第２のパルス発生器を選択する選択回路とを備え、前記選択回路により前記第１と第２のパルス発生器のいずれかを選択してリセット信号とすることを特徴とする。
請求項２記載の発明は、請求項１において、前記第１のＭＯＳトランジスタが高耐圧トランジスタであることを特徴とする。
請求項３記載の発明は、請求項１において、前記第１と第２のパルス発生器のパルス幅を可変としたことを特徴とする。

本発明のリペア信号発生回路は、ソースが電源に接続され、ドレインに、一端がＧＮＤ接続されたヒューズの他端が接続され、ゲートにリセット信号が入力される第１のＭＯＳトランジスタと、ソースが電源に接続され、ドレインにヒューズの他端が接続され、第１のＭＯＳトランジスタよりオン抵抗の大きい第２のＭＯＳトランジスタと、第１のＭＯＳトランジスタのドレインを入力とし、その出力を第２のＭＯＳトランジスタのゲート入力としたインバータ備えているので、所期の目的を達成することができる。

以下、図面を参照して、本発明の各実施例を詳細に説明する。
（実施例１）
図１は本発明の実施例１に係るリペア信号発生回路の構成図である。ヒューズＦＵ５１が切断されていない場合、ノードＮ５１は、ヒューズＦＵ５１を介してＧＮＤに接続されている。この状態で、読み出し信号ＲＦＣＫにネガティブパルスが入力されると、その“Ｌ”期間の間ノードＮ５１に、ＭＯＳトランジスタ（ＰｃｈトランジスタＴｒ５１）により電源へのパスができる。
しかし、ＧＮＤへのパスがあるためノードＮ５１は“Ｌ”レベルを維持し、インバータＩＶ５１により、出力は“Ｈ”が出力される。ヒューズＦＵ５１がレーザーリペア装置などにより、切断されている場合は、ＧＮＤへのパスは存在しない、この時、読み出し信号ＲＦＣＫにネガティブパルスが入力されると、その“Ｌ”期間の間ノードＮ５１にＭＯＳトランジスタ（ＰｃｈトランジスタＴｒ５１）により電源へのパスができる。
そのため、ノード５１は、“Ｈ”となり、インバータＩＶ５１により出力は“Ｌ”を出力する。また、その出力“Ｌ”がフィードバックトランジスタＴｒ５３のゲートに接続されているため、フィードバックトランジスタＴｒ５３はオンとなり、ノードＮ５１のノードを“Ｈ”に維持する。読み出し信号ＲＦＣＫが“Ｈ”に戻った場合でも、ノードＮ５１は“Ｈ”を維持し読み出しが安定する。
上記は、読み出し用トランジスタＴｒ５１がＰｃｈトランジスタの場合の動作説明であるが、Ｔｒ５１がＮｃｈトランジスタの場合であれば、読み出し信号ＲＦＣＫが上記と逆のポジティブパルスを入力すれば同様の動作が行われる。さらに、ヒューズ切断が不十分な場合でも、読み出し信号ＲＦＣＫのパルス期間を長くすることにより、ヒューズに電流を流し、不十分な切断部分を溶断することができ、不完全なヒューズ切断による、電流消費や誤読み出しを防ぐことができる。
（実施例２）
図２は本発明の実施例２に係るリペア信号発生回路の構成図である。実施例２では、実施例１における、読み出し用トランジスタＴｒ５１を高耐圧トランジスタＴｒ６１に変更している。動作は、実施例１と同じである。この場合、ヒューズ切断が不十分であり、通常トランジスタでの電流では、ヒューズを完全に切断できない場合がある。この場合、高耐圧トランジスタＴｒ６１を用いることにより高電圧を掛け大電流を流すことにより、ヒューズを完全に溶断することが可能となる。

（実施例３）
図３は本発明の実施例３に係るリペア信号発生回路の構成図である。実施例３では、実施例１の構成に更に、高耐圧トランジスタＴｒ６１を付加している。本実施例ではＰｃｈトランジスタを用いているが、Ｎｃｈトランジスタでも入力信号を判定すれば同様の動作となる。通常動作の場合は、上記実施例１での動作である。ヒューズが十分完全に切断されていない場合、無駄な電流を流してしまう。その場合、ヒューズ切断信号ＲＦＣＵＴに“Ｌ”信号を入力することにより、ヒューズ残査部分に大電流を流し、残査を溶断する。通常の場合は“Ｈ”を入力することによりヒューズ読み出し動作とは無関係となる。
（実施例４）
図４は本発明の実施例４に係るリペア信号発生回路の構成図である。
読み出し用トランジスタＴｒ５１にクロックを入力した場合、“Ｌ”期間が長くなってしまい、ヒューズが切断されていない時に、電源−ＧＮＤ間の電流が流れてしまう。本来この期間は僅かであれば良いため、パルス発生器１、２を用いる。しかし、ヒューズが完全に切断されず残査がのこっている場合は、電流を流すことにより溶断する必要があるため、長いパルス幅の信号が必要である。この信号を、それぞれのパルス幅のパルス発生器１、２により発生し、選択回路３の選択信号によりそのパルスを選択する。これにより、不要な貫通電流を防止することができる。
図５はパルス発生器の構成図である。（１）はポジティブパルス発生器を、（２）ネガティブパルス発生器を示す。パルスの幅は、この場合インバータの段数を変化させることで任意に設定できる。この部分は、他の抵抗と容量を用いて実現しても良い。

本発明の実施例１に係るリペア信号発生回路の構成図である。本発明の実施例２に係るリペア信号発生回路の構成図である。本発明の実施例３に係るリペア信号発生回路の構成図である。本発明の実施例４に係るリペア信号発生回路の構成図である。パルス発生器の構成図である。第１の従来例に係るリペア信号発生回路の構成図である。第２の従来例に係るリペア信号発生回路の構成図である。

符号の説明

Ｔｒ５１第１のＭＯＳトランジスタ、Ｔｒ５３第２のＭＯＳトランジスタ、ＦＵ５１ヒューズ、ＩＶ５１インバータ

Claims

ソースが電源に接続され、一端がＧＮＤ接続されたヒューズの他端がドレインに接続され、ゲートにリセット信号が入力される第１のＭＯＳトランジスタと、
ソースが電源に接続され、ヒューズの他端がドレインに接続され、前記第１のＭＯＳトランジスタよりオン抵抗の大きい第２のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタのドレインを入力とし、その出力を前記第２のＭＯＳトランジスタのゲート入力としたインバータと、
第１のパルス発生器と、
第２のパルス発生器と、
前記第１と第２のパルス発生器を選択する選択回路と、
を備え、
前記選択回路により前記第１と第２のパルス発生器のいずれかを選択してリセット信号とすることを特徴とするリペア信号発生回路。
請求項１において、前記第１のＭＯＳトランジスタが高耐圧トランジスタであることを特徴とするリペア信号発生回路。
請求項１において、前記第１と第２のパルス発生器のパルス幅を可変としたことを特徴とするリペア信号発生回路。