JPH08235892A - 半導体メモリ装置の欠陥セル救済方法とその回路 - Google Patents
半導体メモリ装置の欠陥セル救済方法とその回路Info
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- JPH08235892A JPH08235892A JP7342102A JP34210295A JPH08235892A JP H08235892 A JPH08235892 A JP H08235892A JP 7342102 A JP7342102 A JP 7342102A JP 34210295 A JP34210295 A JP 34210295A JP H08235892 A JPH08235892 A JP H08235892A
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【課題】 封止後でも外部端子を通して欠陥セルアドレ
スのプログラムを行える欠陥セル救済回路を提供する。 【解決手段】 制御端子から所定信号を入力することで
救済モード活性化回路１００が救済モード活性化信号φ
ＭＩを発生し、これに基づき救済モードデコーダ２００
が動作する。デコーダ２００はアドレス端子による救済
モード選択信号ＰＭｉをデコードして救済モード選択信
号φＲＭｉを発生する。ヒューズ制御回路３００は、ア
ドレス端子によるヒューズ選択信号ＰＡｉと信号φＲＭ
ｉの論理組合せにより切断可能なヒューズをもち、各ヒ
ューズの状態に従ってプログラムアドレス信号を発生
し、通常動作で入力されるアドレス信号Ａｉをそのプロ
グラムアドレス信号と比較して一致するときに冗長活性
信号φＲＥを発生する。メモリの制御端子及びアドレス
端子を用いて救済モードを実行できるので、パッケージ
の状態でも救済可能である。
スのプログラムを行える欠陥セル救済回路を提供する。 【解決手段】 制御端子から所定信号を入力することで
救済モード活性化回路１００が救済モード活性化信号φ
ＭＩを発生し、これに基づき救済モードデコーダ２００
が動作する。デコーダ２００はアドレス端子による救済
モード選択信号ＰＭｉをデコードして救済モード選択信
号φＲＭｉを発生する。ヒューズ制御回路３００は、ア
ドレス端子によるヒューズ選択信号ＰＡｉと信号φＲＭ
ｉの論理組合せにより切断可能なヒューズをもち、各ヒ
ューズの状態に従ってプログラムアドレス信号を発生
し、通常動作で入力されるアドレス信号Ａｉをそのプロ
グラムアドレス信号と比較して一致するときに冗長活性
信号φＲＥを発生する。メモリの制御端子及びアドレス
端子を用いて救済モードを実行できるので、パッケージ
の状態でも救済可能である。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置の
冗長に関し、特に、欠陥セルのアドレスをプログラムし
て冗長回路を動作させる欠陥セル救済方法とその回路に
関する。
冗長に関し、特に、欠陥セルのアドレスをプログラムし
て冗長回路を動作させる欠陥セル救済方法とその回路に
関する。
【０００２】
【従来の技術】一般に半導体メモリ装置では、歩留り向
上のために、ノーマルセルで発生した欠陥セルに対する
置き換え用の冗長セルをもつ冗長回路を内蔵している。
そして、欠陥セルのアドレスをプログラムするためのヒ
ューズを備え、該プログラムしたアドレスを指定するア
ドレス信号が入力されたときに冗長回路を動作させる欠
陥セル救済回路を内蔵している。このような機能を遂行
する欠陥セル救済回路は、通常図１のような構成とさ
れ、これは米国特許第４，４７３，８９５号に開示され
た技術である。
上のために、ノーマルセルで発生した欠陥セルに対する
置き換え用の冗長セルをもつ冗長回路を内蔵している。
そして、欠陥セルのアドレスをプログラムするためのヒ
ューズを備え、該プログラムしたアドレスを指定するア
ドレス信号が入力されたときに冗長回路を動作させる欠
陥セル救済回路を内蔵している。このような機能を遂行
する欠陥セル救済回路は、通常図１のような構成とさ
れ、これは米国特許第４，４７３，８９５号に開示され
た技術である。
【０００３】この欠陥セル救済回路は、欠陥セルのアド
レスを記憶し、外部入力のアドレスと記憶した欠陥セル
アドレスとを比較して冗長セルの選択決定を遂行する。
このとき、欠陥セルアドレスは、ヒューズ６１を切断す
ることにより記憶される。
レスを記憶し、外部入力のアドレスと記憶した欠陥セル
アドレスとを比較して冗長セルの選択決定を遂行する。
このとき、欠陥セルアドレスは、ヒューズ６１を切断す
ることにより記憶される。
【０００４】．欠陥セルアドレスのプログラム（救済
モード）：
モード）：
【０００５】欠陥セルのアドレスを記憶する手段はヒュ
ーズ６１になる。即ち、欠陥セルアドレスのプログラム
を行う際には、パッド６３に高電圧を印加しておいて欠
陥セルのアドレスに該当するアドレス信号を入力する。
すると、アドレスＡｉ，バーＡｉ（ｉ＝０〜８）中のい
ずれか１つのノードが論理“ハイ”状態となり、これに
従って、当該ノードに接続のＮＭＯＳトランジスタ６２
がオンする。これによりパッド６３から大電流が流れ、
対応するヒューズ６１が切断される。このとき、１組の
アドレス信号Ａｉ，バーＡｉが印加される対をなす２個
のＮＭＯＳトランジスタ６２のいずれか一方は必ずオン
し、該当するヒューズ６１が切断されることになる。即
ち、各対をなすヒューズ６１のどちらが切断されるかに
従って欠陥セルアドレス１ビットが記憶されるものであ
る。尚、ヒューズ切断にはレーザビームを使用すること
もある。
ーズ６１になる。即ち、欠陥セルアドレスのプログラム
を行う際には、パッド６３に高電圧を印加しておいて欠
陥セルのアドレスに該当するアドレス信号を入力する。
すると、アドレスＡｉ，バーＡｉ（ｉ＝０〜８）中のい
ずれか１つのノードが論理“ハイ”状態となり、これに
従って、当該ノードに接続のＮＭＯＳトランジスタ６２
がオンする。これによりパッド６３から大電流が流れ、
対応するヒューズ６１が切断される。このとき、１組の
アドレス信号Ａｉ，バーＡｉが印加される対をなす２個
のＮＭＯＳトランジスタ６２のいずれか一方は必ずオン
し、該当するヒューズ６１が切断されることになる。即
ち、各対をなすヒューズ６１のどちらが切断されるかに
従って欠陥セルアドレス１ビットが記憶されるものであ
る。尚、ヒューズ切断にはレーザビームを使用すること
もある。
【０００６】．欠陥セルアドレスを指定しないアドレ
ス信号が入力される場合：
ス信号が入力される場合：
【０００７】まず、メモリ活性化のときの、プリチャー
ジ信号φＰによりＮＭＯＳトランジスタ６４が導通し、
ノードＬが電源電圧レベルにプリチャージされる。そし
て、欠陥セルアドレスに該当しないアドレス信号が入力
される場合、これに応じてオンするＮＭＯＳトランジス
タ６２に接続のヒューズ６１に未切断のものが含まれる
ので、ノードＬの電圧は放電されて論理“ロウ”状態が
設定される。その結果、ＮＭＯＳトランジスタ６５が非
導通になる。この後、クロック信号φＲがエネーブルさ
れるとノードバーＰに論理“ロウ”状態が設定されて冗
長活性信号が抑止になるので、このときには冗長回路が
ディスエーブルでノーマルセルが選択される。
ジ信号φＰによりＮＭＯＳトランジスタ６４が導通し、
ノードＬが電源電圧レベルにプリチャージされる。そし
て、欠陥セルアドレスに該当しないアドレス信号が入力
される場合、これに応じてオンするＮＭＯＳトランジス
タ６２に接続のヒューズ６１に未切断のものが含まれる
ので、ノードＬの電圧は放電されて論理“ロウ”状態が
設定される。その結果、ＮＭＯＳトランジスタ６５が非
導通になる。この後、クロック信号φＲがエネーブルさ
れるとノードバーＰに論理“ロウ”状態が設定されて冗
長活性信号が抑止になるので、このときには冗長回路が
ディスエーブルでノーマルセルが選択される。
【０００８】．欠陥セルアドレスを指定するアドレス
信号が入力される場合：
信号が入力される場合：
【０００９】プリチャージ信号φＰによりノードＬが論
理“ハイ”状態にプリチャージされた後、プログラムさ
れた欠陥セルアドレスに該当するアドレス信号が入力さ
れると、これに応じてオンするＮＭＯＳトランジスタ６
２に接続のヒューズ６１はすべて切断されていることに
なるので、ノードＬが論理“ハイ”状態を維持する。そ
の結果、ＮＭＯＳトランジスタ６５が導通を維持する。
このＮＭＯＳトランジスタ６５が導通していることによ
り、クロック信号φＲによりＮＭＯＳトランジスタ６６
が一時的にオンしてもノードバーＰには論理“ハイ”状
態が設定されて冗長活性信号が発生され、このときには
冗長回路がエネーブルされ冗長セルが選択される。
理“ハイ”状態にプリチャージされた後、プログラムさ
れた欠陥セルアドレスに該当するアドレス信号が入力さ
れると、これに応じてオンするＮＭＯＳトランジスタ６
２に接続のヒューズ６１はすべて切断されていることに
なるので、ノードＬが論理“ハイ”状態を維持する。そ
の結果、ＮＭＯＳトランジスタ６５が導通を維持する。
このＮＭＯＳトランジスタ６５が導通していることによ
り、クロック信号φＲによりＮＭＯＳトランジスタ６６
が一時的にオンしてもノードバーＰには論理“ハイ”状
態が設定されて冗長活性信号が発生され、このときには
冗長回路がエネーブルされ冗長セルが選択される。
【００１０】
【発明が解決しようとする課題】上記のように従来の半
導体メモリ装置では、救済モードにおける欠陥セルのア
ドレス記憶にヒューズを使用し、電気的切断やレーザー
ビーム切断によりプログラムを行うようにしているが、
レーザービームを使用する場合には、ウェーハの状態で
検出された欠陥セルの救済は可能であるが、パッケージ
の状態では救済できない。また、電気的切断を使用する
場合には、ヒューズ切断用電源を印加するための高電圧
用パッド６３が必要であり、専用端子を設けてこれにボ
ンディングしなければ封止後に欠陥セルを救済すること
はできない。即ち、不要な端子を余分に設けなければパ
ッケージの状態で救済を行うことはできない。
導体メモリ装置では、救済モードにおける欠陥セルのア
ドレス記憶にヒューズを使用し、電気的切断やレーザー
ビーム切断によりプログラムを行うようにしているが、
レーザービームを使用する場合には、ウェーハの状態で
検出された欠陥セルの救済は可能であるが、パッケージ
の状態では救済できない。また、電気的切断を使用する
場合には、ヒューズ切断用電源を印加するための高電圧
用パッド６３が必要であり、専用端子を設けてこれにボ
ンディングしなければ封止後に欠陥セルを救済すること
はできない。即ち、不要な端子を余分に設けなければパ
ッケージの状態で救済を行うことはできない。
【００１１】半導体メモリ装置は大容量化でメモリセル
数が増加する傾向にあり、高集積化でデザインルールが
縮小される傾向にあるので、欠陥セルの発生率はますま
す高くなっている。従って、ウェーハ状態では勿論のこ
とパッケージ状態でもテスト検出された欠陥セルを救済
して歩留りを向上させることが非常に重要である。特
に、デバイスの信頼性試験として実施されるバーンイン
テスト(burn-in test)で発見される欠陥セルを救済でき
れば歩留り向上にかなり貢献できるが、バーンインテス
トは主にパッケージ状態で行われるので、封止後に欠陥
セルを救済可能な欠陥セル救済方法とその回路が望まれ
ている。
数が増加する傾向にあり、高集積化でデザインルールが
縮小される傾向にあるので、欠陥セルの発生率はますま
す高くなっている。従って、ウェーハ状態では勿論のこ
とパッケージ状態でもテスト検出された欠陥セルを救済
して歩留りを向上させることが非常に重要である。特
に、デバイスの信頼性試験として実施されるバーンイン
テスト(burn-in test)で発見される欠陥セルを救済でき
れば歩留り向上にかなり貢献できるが、バーンインテス
トは主にパッケージ状態で行われるので、封止後に欠陥
セルを救済可能な欠陥セル救済方法とその回路が望まれ
ている。
【００１２】従って本発明の目的は、パッケージ状態で
も専用端子の追加等を必要とせずに欠陥セルアドレスの
プログラムを行うことができ、封止後でも容易に欠陥セ
ル救済が可能となる欠陥セル救済方法とその回路を提供
することにある。
も専用端子の追加等を必要とせずに欠陥セルアドレスの
プログラムを行うことができ、封止後でも容易に欠陥セ
ル救済が可能となる欠陥セル救済方法とその回路を提供
することにある。
【００１３】
【課題を解決するための手段】本発明では、上記課題を
解決するために、メモリの制御信号端子を使用した外部
入力により欠陥セルアドレスのプログラムを行い、欠陥
セル救済を行うようにする。即ち本発明によれば、救済
モードで欠陥セルアドレスを記憶し、通常動作で欠陥セ
ルアドレスが入力される場合に冗長回路を動作させるた
めの半導体メモリ装置の欠陥セル救済方法において、メ
モリの制御信号端子から所定信号を入力することで救済
モードを活性化させると共にメモリのアドレス端子から
欠陥セルアドレス対応の情報を入力し、該情報に従うヒ
ューズ切断で欠陥セルアドレスを記憶してプログラムア
ドレス信号を発生するようにし、そして通常動作で入力
されるアドレス信号と前記プログラムアドレス信号とを
比較して一致する場合に前記冗長回路を動作させること
を特徴とした欠陥セル救済方法を提供する。
解決するために、メモリの制御信号端子を使用した外部
入力により欠陥セルアドレスのプログラムを行い、欠陥
セル救済を行うようにする。即ち本発明によれば、救済
モードで欠陥セルアドレスを記憶し、通常動作で欠陥セ
ルアドレスが入力される場合に冗長回路を動作させるた
めの半導体メモリ装置の欠陥セル救済方法において、メ
モリの制御信号端子から所定信号を入力することで救済
モードを活性化させると共にメモリのアドレス端子から
欠陥セルアドレス対応の情報を入力し、該情報に従うヒ
ューズ切断で欠陥セルアドレスを記憶してプログラムア
ドレス信号を発生するようにし、そして通常動作で入力
されるアドレス信号と前記プログラムアドレス信号とを
比較して一致する場合に前記冗長回路を動作させること
を特徴とした欠陥セル救済方法を提供する。
【００１４】そしてそのための欠陥セル救済回路とし
て、冗長活性信号に従って冗長セルを選択する冗長回路
を備えた半導体メモリ装置の欠陥セル救済回路であっ
て、所定信号の入力に応じて救済モード活性化信号を発
生する救済モード活性化回路と、該救済モード活性化信
号に応答して外部入力の救済モード選択信号をデコード
することにより救済モード指定信号を発生する救済モー
ドデコーダと、該救済モード指定信号及び外部入力のヒ
ューズ選択信号に応じて制御可能なヒューズを有し、該
ヒューズにより欠陥セルアドレスを記憶してプログラム
アドレス信号を発生すると共に、通常動作で入力される
アドレス信号をそのプログラムアドレス信号と比較して
前記冗長活性信号を発生するヒューズ制御回路と、を備
えてなることを特徴とした欠陥セル救済回路を提供す
る。
て、冗長活性信号に従って冗長セルを選択する冗長回路
を備えた半導体メモリ装置の欠陥セル救済回路であっ
て、所定信号の入力に応じて救済モード活性化信号を発
生する救済モード活性化回路と、該救済モード活性化信
号に応答して外部入力の救済モード選択信号をデコード
することにより救済モード指定信号を発生する救済モー
ドデコーダと、該救済モード指定信号及び外部入力のヒ
ューズ選択信号に応じて制御可能なヒューズを有し、該
ヒューズにより欠陥セルアドレスを記憶してプログラム
アドレス信号を発生すると共に、通常動作で入力される
アドレス信号をそのプログラムアドレス信号と比較して
前記冗長活性信号を発生するヒューズ制御回路と、を備
えてなることを特徴とした欠陥セル救済回路を提供す
る。
【００１５】このときのヒューズ制御回路としては、救
済モード指定信号及びヒューズ選択信号の論理組合せに
従って電流を流すことで切断可能なヒューズを前記救済
モード指定信号及びヒューズ選択信号の組合せ数に対応
させてもち、該各ヒューズの状態に従ってプログラムア
ドレス信号を発生する記憶手段と、該プログラムアドレ
ス信号の発生数に対応させて設けられ、それぞれ前記プ
ログラムアドレス信号と通常動作で入力されるアドレス
信号の対応ビットを論理比較して一致する場合に冗長活
性信号を発生する比較手段と、を用いた構成のものとす
る。また、救済モード活性化回路は、通常動作の電源電
圧よりも高い電圧の所定信号の入力により救済モード活
性化信号を発生する手段をもつものとする、或いは、メ
モリの制御信号を用いて発生される所定信号に応じて救
済モード活性化信号を発生する手段をもち、そして該手
段が、特定の救済モード指定信号及びヒューズ選択信号
の組合せを入力することで内部ヒューズの切断が可能と
され、これにより救済実行後には前記救済モード活性化
信号の発生が抑止されるものとする、又はこれら手段を
併用したものとすればよい。
済モード指定信号及びヒューズ選択信号の論理組合せに
従って電流を流すことで切断可能なヒューズを前記救済
モード指定信号及びヒューズ選択信号の組合せ数に対応
させてもち、該各ヒューズの状態に従ってプログラムア
ドレス信号を発生する記憶手段と、該プログラムアドレ
ス信号の発生数に対応させて設けられ、それぞれ前記プ
ログラムアドレス信号と通常動作で入力されるアドレス
信号の対応ビットを論理比較して一致する場合に冗長活
性信号を発生する比較手段と、を用いた構成のものとす
る。また、救済モード活性化回路は、通常動作の電源電
圧よりも高い電圧の所定信号の入力により救済モード活
性化信号を発生する手段をもつものとする、或いは、メ
モリの制御信号を用いて発生される所定信号に応じて救
済モード活性化信号を発生する手段をもち、そして該手
段が、特定の救済モード指定信号及びヒューズ選択信号
の組合せを入力することで内部ヒューズの切断が可能と
され、これにより救済実行後には前記救済モード活性化
信号の発生が抑止されるものとする、又はこれら手段を
併用したものとすればよい。
【００１６】また、本発明によれば、冗長活性信号に従
って冗長セルを選択する冗長回路を備えた半導体メモリ
装置の欠陥セル救済回路として、特定レベルの高電圧を
有する信号を入力することにより救済モード活性化信号
を発生する、或いは、メモリの制御信号を用いて発生さ
れる所定信号に応じて救済モード活性化信号を発生し、
そして、救済実行後には内部ヒューズの切断により前記
救済モード活性化信号の発生が抑止される救済モード活
性化回路と、該救済モード活性化信号に応答して外部入
力の救済モード選択信号をデコードすることにより救済
モード指定信号を発生する救済モードデコーダと、該救
済モード指定信号及び外部入力のヒューズ選択信号の論
理組合せに従って電流を流すことで切断可能なヒューズ
を前記救済モード指定信号及びヒューズ選択信号の組合
せ数に対応させてもち、該各ヒューズの状態に従ってプ
ログラムアドレス信号を発生すると共に、該プログラム
アドレス信号と通常動作で入力されるアドレス信号を論
理比較して一致する場合に前記冗長活性信号を発生する
ヒューズ制御回路と、を備えてなることを特徴とした欠
陥セル救済回路が提供される。
って冗長セルを選択する冗長回路を備えた半導体メモリ
装置の欠陥セル救済回路として、特定レベルの高電圧を
有する信号を入力することにより救済モード活性化信号
を発生する、或いは、メモリの制御信号を用いて発生さ
れる所定信号に応じて救済モード活性化信号を発生し、
そして、救済実行後には内部ヒューズの切断により前記
救済モード活性化信号の発生が抑止される救済モード活
性化回路と、該救済モード活性化信号に応答して外部入
力の救済モード選択信号をデコードすることにより救済
モード指定信号を発生する救済モードデコーダと、該救
済モード指定信号及び外部入力のヒューズ選択信号の論
理組合せに従って電流を流すことで切断可能なヒューズ
を前記救済モード指定信号及びヒューズ選択信号の組合
せ数に対応させてもち、該各ヒューズの状態に従ってプ
ログラムアドレス信号を発生すると共に、該プログラム
アドレス信号と通常動作で入力されるアドレス信号を論
理比較して一致する場合に前記冗長活性信号を発生する
ヒューズ制御回路と、を備えてなることを特徴とした欠
陥セル救済回路が提供される。
【００１７】このような回路による欠陥セル救済方法
は、救済モードで、欠陥セルアドレスに対応する救済モ
ード選択信号及びヒューズ選択信号を入力する過程と、
外部命令により救済モード活性化信号を発生する過程
と、該救済モード活性化信号の発生時に前記救済モード
選択信号及びヒューズ選択信号の組合せから対応するヒ
ューズを切断することにより欠陥セルアドレスを記憶し
てプログラムアドレス信号を発生する過程と、を実施
し、そして通常動作で、チップ活性化信号の活性で入力
されるアドレス信号と前記プログラムアドレス信号とを
比較し、一致する場合に前記冗長回路を動作させる過程
を実施することを特徴としたものとなる。
は、救済モードで、欠陥セルアドレスに対応する救済モ
ード選択信号及びヒューズ選択信号を入力する過程と、
外部命令により救済モード活性化信号を発生する過程
と、該救済モード活性化信号の発生時に前記救済モード
選択信号及びヒューズ選択信号の組合せから対応するヒ
ューズを切断することにより欠陥セルアドレスを記憶し
てプログラムアドレス信号を発生する過程と、を実施
し、そして通常動作で、チップ活性化信号の活性で入力
されるアドレス信号と前記プログラムアドレス信号とを
比較し、一致する場合に前記冗長回路を動作させる過程
を実施することを特徴としたものとなる。
【００１８】
【発明の実施の形態】以下、本発明の実施形態を添付図
面を参照して詳細に説明する。
面を参照して詳細に説明する。
【００１９】ここで使用する信号についてまず簡単に説
明しておく。信号ＰＣは、救済モードを活性化させるた
めの入力信号で、例えば所定の制御端子等から高電圧を
入力することで発生できる。或いは、前述のパッド６３
により高電圧を印加することでも発生でき、これによれ
ばウェーハ状態で救済モードを容易に活性化させること
ができる。信号φＣも、救済モードを活性化させるため
の信号で、例えば信号バーＲＡＳやバーＣＡＳを反転さ
せたり、これら信号や書込制御信号バーＷＥ等の制御信
号のタイミング組合せを行うことで発生可能である。信
号φＭＩは、欠陥セル救済のための救済モードを活性化
させる救済モード活性化信号で、前記信号ＰＣ，φＣに
応じて発生される。信号ＰＭｉ（ｉ＝１，２，…，ｎ）
は、欠陥セルアドレスの情報としてアドレス端子を用い
入力可能な救済モード選択信号で、これをデコードする
ことにより救済モード指定信号φＲＭｉ（ｉ＝１，２，
…，Ｎ）が発生される。信号ＰＡｊ（ｊ＝１，２，…，
ｑ）は、欠陥セルアドレスの情報としてアドレス端子を
用い入力可能なヒューズ選択信号である。これら救済モ
ード指定信号φＲＭｉ及びヒューズ選択信号ＰＡｊに基
づいてプログラムアドレス信号φＦｉｊ（ｉ＝１，２，
…，ｍ、ｊ＝１，２，…，ｑ）がセットされる。信号Ａ
ｉ（ｉ＝１，２，…，ｒ）は、通常動作における外部入
力のアドレス信号、そして、信号φＲＥは、プログラム
アドレス信号φＦｉｊとアドレス信号Ａｉとを比較した
結果発生され、ノーマルセルアクセスか、冗長セルアク
セスかを選択決定する冗長活性信号である。信号φＩＮ
ＩＴは、回路初期化のための信号で、また、信号φＰ
は、冗長活性信号φＲＥ発生に関するプリチャージ信号
である。
明しておく。信号ＰＣは、救済モードを活性化させるた
めの入力信号で、例えば所定の制御端子等から高電圧を
入力することで発生できる。或いは、前述のパッド６３
により高電圧を印加することでも発生でき、これによれ
ばウェーハ状態で救済モードを容易に活性化させること
ができる。信号φＣも、救済モードを活性化させるため
の信号で、例えば信号バーＲＡＳやバーＣＡＳを反転さ
せたり、これら信号や書込制御信号バーＷＥ等の制御信
号のタイミング組合せを行うことで発生可能である。信
号φＭＩは、欠陥セル救済のための救済モードを活性化
させる救済モード活性化信号で、前記信号ＰＣ，φＣに
応じて発生される。信号ＰＭｉ（ｉ＝１，２，…，ｎ）
は、欠陥セルアドレスの情報としてアドレス端子を用い
入力可能な救済モード選択信号で、これをデコードする
ことにより救済モード指定信号φＲＭｉ（ｉ＝１，２，
…，Ｎ）が発生される。信号ＰＡｊ（ｊ＝１，２，…，
ｑ）は、欠陥セルアドレスの情報としてアドレス端子を
用い入力可能なヒューズ選択信号である。これら救済モ
ード指定信号φＲＭｉ及びヒューズ選択信号ＰＡｊに基
づいてプログラムアドレス信号φＦｉｊ（ｉ＝１，２，
…，ｍ、ｊ＝１，２，…，ｑ）がセットされる。信号Ａ
ｉ（ｉ＝１，２，…，ｒ）は、通常動作における外部入
力のアドレス信号、そして、信号φＲＥは、プログラム
アドレス信号φＦｉｊとアドレス信号Ａｉとを比較した
結果発生され、ノーマルセルアクセスか、冗長セルアク
セスかを選択決定する冗長活性信号である。信号φＩＮ
ＩＴは、回路初期化のための信号で、また、信号φＰ
は、冗長活性信号φＲＥ発生に関するプリチャージ信号
である。
【００２０】図２に、この実施形態における欠陥セル救
済回路をブロック図で示してある。簡単に言えば、救済
モード活性化信号φＭＩを発生して救済モードを実行
し、その際、アドレス端子を介して入力可能な救済モー
ド選択信号ＰＭｉをデコードして発生される救済モード
指定信号φＲＭｉ及びアドレス端子を介して入力可能な
ヒューズ選択信号ＰＡｊを用い、これらの組合せからヒ
ューズを切断して欠陥セルアドレス該当のプログラムア
ドレス信号φＦｉｊをセットする。そして、通常動作で
プログラムアドレス信号φＦｉｊと外部入力のアドレス
信号Ａｉとを比較し、一致する場合に、冗長活性信号φ
ＲＥを発生することにより冗長セルを選択してアクセス
する。
済回路をブロック図で示してある。簡単に言えば、救済
モード活性化信号φＭＩを発生して救済モードを実行
し、その際、アドレス端子を介して入力可能な救済モー
ド選択信号ＰＭｉをデコードして発生される救済モード
指定信号φＲＭｉ及びアドレス端子を介して入力可能な
ヒューズ選択信号ＰＡｊを用い、これらの組合せからヒ
ューズを切断して欠陥セルアドレス該当のプログラムア
ドレス信号φＦｉｊをセットする。そして、通常動作で
プログラムアドレス信号φＦｉｊと外部入力のアドレス
信号Ａｉとを比較し、一致する場合に、冗長活性信号φ
ＲＥを発生することにより冗長セルを選択してアクセス
する。
【００２１】図２に示す救済モード活性化回路１００
は、救済モード活性化信号φＭＩを発生する回路で、次
の２種類の方法、即ち、信号ＰＣを入力するか或いは信
号φＣを活性入力させることにより救済モード進入を可
能にする。尚、いずれか一方によるものでもよい。
は、救済モード活性化信号φＭＩを発生する回路で、次
の２種類の方法、即ち、信号ＰＣを入力するか或いは信
号φＣを活性入力させることにより救済モード進入を可
能にする。尚、いずれか一方によるものでもよい。
【００２２】図３に示す回路は、救済モード活性化回路
１００における信号ＰＣに応じて救済モード活性化信号
φＭＩを発生する手段であり、一種の高電圧感知回路の
構成である。外部入力する信号ＰＣは、欠陥セル救済を
行う場合に電源電圧ＶＣＣより高い電圧レベルとする。
１００における信号ＰＣに応じて救済モード活性化信号
φＭＩを発生する手段であり、一種の高電圧感知回路の
構成である。外部入力する信号ＰＣは、欠陥セル救済を
行う場合に電源電圧ＶＣＣより高い電圧レベルとする。
【００２３】ＮＭＯＳトランジスタ１１１は、信号ＰＣ
をドレイン電極に受けるダイオード接続とされ、ソース
電極がノード１２１に接続される。ＮＭＯＳトランジス
タ１１２は、電源電圧ＶＣＣをドレイン電極に受けるダ
イオード接続とされ、ソース電極がノード１２１に接続
される。ＰＭＯＳトランジスタ１１３は、ノード１２１
とノード１２２との間に設けられ、そのゲート電極には
電源電圧ＶＣＣが入力される。ＮＭＯＳトランジスタ１
１４，１１５は、ノード１２２から接地電圧ＶＳＳへ直
列接続され、各ゲート電極には電源電圧ＶＣＣが入力さ
れる。そして、ノード１２２からインバータ１１６，１
１７が直列接続され、救済モード活性化信号φＭＩが出
力される。
をドレイン電極に受けるダイオード接続とされ、ソース
電極がノード１２１に接続される。ＮＭＯＳトランジス
タ１１２は、電源電圧ＶＣＣをドレイン電極に受けるダ
イオード接続とされ、ソース電極がノード１２１に接続
される。ＰＭＯＳトランジスタ１１３は、ノード１２１
とノード１２２との間に設けられ、そのゲート電極には
電源電圧ＶＣＣが入力される。ＮＭＯＳトランジスタ１
１４，１１５は、ノード１２２から接地電圧ＶＳＳへ直
列接続され、各ゲート電極には電源電圧ＶＣＣが入力さ
れる。そして、ノード１２２からインバータ１１６，１
１７が直列接続され、救済モード活性化信号φＭＩが出
力される。
【００２４】このような構成において、ＮＭＯＳトラン
ジスタ１１１のしきい値電圧をＶｔｎとし、ＰＭＯＳト
ランジスタ１１３のしきい値電圧をＶｔｐ（絶対値）と
すると、入力する信号ＰＣがＶＣＣ＋Ｖｔｎ＋Ｖｔｐ以
上である場合にＮＭＯＳトランジスタ１１１及びＰＭＯ
Ｓトランジスタ１１３が導通し、ノード１２２に論理
“ハイ”信号が発生する。これにより、救済モード活性
化信号φＭＩが出力される。
ジスタ１１１のしきい値電圧をＶｔｎとし、ＰＭＯＳト
ランジスタ１１３のしきい値電圧をＶｔｐ（絶対値）と
すると、入力する信号ＰＣがＶＣＣ＋Ｖｔｎ＋Ｖｔｐ以
上である場合にＮＭＯＳトランジスタ１１１及びＰＭＯ
Ｓトランジスタ１１３が導通し、ノード１２２に論理
“ハイ”信号が発生する。これにより、救済モード活性
化信号φＭＩが出力される。
【００２５】図４に示す回路は、救済モード活性化回路
１００における信号φＣに応じて救済モード活性化信号
φＭＩを発生する手段である。信号φＣは、通常動作で
使用しない制御信号のタイミングを利用して発生するも
のが好ましいが、たとえ、通常動作で使用する制御信号
やそのタイミングを用いるとしても、救済モード終了後
に動作抑止ヒューズ１５６を切断することにより、救済
モード活性化信号φＭＩを恒久抑止状態にすることがで
きるようになっており、不必要な救済モードへの再進入
は防止される。ヒューズ１５６を切断するためには、対
応する救済モード指定信号φＲＭｉ及びヒューズ選択信
号ＰＡｊを論理“ハイ”状態に遷移させる。
１００における信号φＣに応じて救済モード活性化信号
φＭＩを発生する手段である。信号φＣは、通常動作で
使用しない制御信号のタイミングを利用して発生するも
のが好ましいが、たとえ、通常動作で使用する制御信号
やそのタイミングを用いるとしても、救済モード終了後
に動作抑止ヒューズ１５６を切断することにより、救済
モード活性化信号φＭＩを恒久抑止状態にすることがで
きるようになっており、不必要な救済モードへの再進入
は防止される。ヒューズ１５６を切断するためには、対
応する救済モード指定信号φＲＭｉ及びヒューズ選択信
号ＰＡｊを論理“ハイ”状態に遷移させる。
【００２６】ＮＡＮＤゲート１５１が救済モード指定信
号φＲＭｉ及びヒューズ選択信号ＰＡｊを否定積し、こ
れをインバータ１５２が反転してＮＭＯＳトランジスタ
１５３のゲート電極へ出力する。ＮＭＯＳトランジスタ
１５３は、ノード１７１と接地電圧ＶＳＳとの間に設け
られており、このノード１７１と電源電圧ＶＣＣとの間
にヒューズ１５６が設けられる。ノード１７１とノード
１７２との間にはインバータ１５５が接続され、また、
ノード１７１と接地電圧ＶＳＳとの間にはＮＭＯＳトラ
ンジスタ１５０，１５７が並列に設けられている。ＮＭ
ＯＳトランジスタ１５０のゲート電極にはインバータ１
５４を通じて初期化信号φＩＮＩＴが入力され、ＮＭＯ
Ｓトランジスタ１５７のゲート電極はノード１７２に接
続される。ＮＡＮＤゲート１５８は、一方の入力端がノ
ード１７２と接続され、他方の入力端がノード１７４に
接続され、そしてノード１７３に出力を発生する。ＮＡ
ＮＤゲート１５９はＮＡＮＤゲート１５８とでラッチを
構成し、一方の入力端がノード１７３と接続され、他方
の入力端に信号φＣを受け、そしてノード１７４に出力
を発生する。インバータ１６０は、ノード１７４に現れ
る信号を反転し、救済モード活性化信号φＭＩとして出
力する。
号φＲＭｉ及びヒューズ選択信号ＰＡｊを否定積し、こ
れをインバータ１５２が反転してＮＭＯＳトランジスタ
１５３のゲート電極へ出力する。ＮＭＯＳトランジスタ
１５３は、ノード１７１と接地電圧ＶＳＳとの間に設け
られており、このノード１７１と電源電圧ＶＣＣとの間
にヒューズ１５６が設けられる。ノード１７１とノード
１７２との間にはインバータ１５５が接続され、また、
ノード１７１と接地電圧ＶＳＳとの間にはＮＭＯＳトラ
ンジスタ１５０，１５７が並列に設けられている。ＮＭ
ＯＳトランジスタ１５０のゲート電極にはインバータ１
５４を通じて初期化信号φＩＮＩＴが入力され、ＮＭＯ
Ｓトランジスタ１５７のゲート電極はノード１７２に接
続される。ＮＡＮＤゲート１５８は、一方の入力端がノ
ード１７２と接続され、他方の入力端がノード１７４に
接続され、そしてノード１７３に出力を発生する。ＮＡ
ＮＤゲート１５９はＮＡＮＤゲート１５８とでラッチを
構成し、一方の入力端がノード１７３と接続され、他方
の入力端に信号φＣを受け、そしてノード１７４に出力
を発生する。インバータ１６０は、ノード１７４に現れ
る信号を反転し、救済モード活性化信号φＭＩとして出
力する。
【００２７】その動作を説明すると、初期化信号φＩＮ
ＩＴが論理“ロウ”パルスで提供される初期化時には一
旦ＮＭＯＳトランジスタ１５０が導通することで初期化
が行われ、その後には論理“ハイ”に戻った初期化信号
φＩＮＩＴによりＮＭＯＳトランジスタ１５０がオフす
るので、ヒューズ１５６がつながっていればノード１７
１に論理“ハイ”状態が設定される。これがＮＭＯＳト
ランジスタ１５７及びインバータ１５５のラッチ機能に
よりラッチされてＮＡＮＤゲート１５８へ提供される。
このような状態において、信号φＣが論理“ハイ”活性
化入力されると、ＮＡＮＤゲート１５９が論理“ロウ”
状態を出力し、救済モード活性化信号φＭＩが発生され
る。
ＩＴが論理“ロウ”パルスで提供される初期化時には一
旦ＮＭＯＳトランジスタ１５０が導通することで初期化
が行われ、その後には論理“ハイ”に戻った初期化信号
φＩＮＩＴによりＮＭＯＳトランジスタ１５０がオフす
るので、ヒューズ１５６がつながっていればノード１７
１に論理“ハイ”状態が設定される。これがＮＭＯＳト
ランジスタ１５７及びインバータ１５５のラッチ機能に
よりラッチされてＮＡＮＤゲート１５８へ提供される。
このような状態において、信号φＣが論理“ハイ”活性
化入力されると、ＮＡＮＤゲート１５９が論理“ロウ”
状態を出力し、救済モード活性化信号φＭＩが発生され
る。
【００２８】この後、救済モードを遂行してヒューズ制
御回路３００におけるプログラムアドレス信号φＦｉｊ
のセットが完了すると、ヒューズ１５６に対応する救済
モード指定信号φＲＭｉ及びヒューズ選択信号ＰＡｊを
論理“ハイ”信号に遷移させる。すると、ＮＡＮＤゲー
ト１５１及びインバータ１５２からＮＭＯＳトランジス
タ１５３へ論理“ハイ”信号が印加される。ＮＭＯＳト
ランジスタ１５３は、ヒューズ１５６が切断可能に大き
いものを使用してあり、このＮＭＯＳトランジスタ１５
３の導通によりヒューズ１５６を通じて大電流が流れる
ことでヒューズ１５６が切断される。その結果、ノード
１７２が論理“ハイ”状態に設定され、ノード１７３は
論理“ロウ”状態に固定される。従って、これ以降に信
号φＣが活性化されたとしても、救済モード活性化信号
φＭＩが活性出力されることはない。即ち、救済遂行後
にヒューズ１５６を切断することで、救済モードへ進入
することは確実に防止される。
御回路３００におけるプログラムアドレス信号φＦｉｊ
のセットが完了すると、ヒューズ１５６に対応する救済
モード指定信号φＲＭｉ及びヒューズ選択信号ＰＡｊを
論理“ハイ”信号に遷移させる。すると、ＮＡＮＤゲー
ト１５１及びインバータ１５２からＮＭＯＳトランジス
タ１５３へ論理“ハイ”信号が印加される。ＮＭＯＳト
ランジスタ１５３は、ヒューズ１５６が切断可能に大き
いものを使用してあり、このＮＭＯＳトランジスタ１５
３の導通によりヒューズ１５６を通じて大電流が流れる
ことでヒューズ１５６が切断される。その結果、ノード
１７２が論理“ハイ”状態に設定され、ノード１７３は
論理“ロウ”状態に固定される。従って、これ以降に信
号φＣが活性化されたとしても、救済モード活性化信号
φＭＩが活性出力されることはない。即ち、救済遂行後
にヒューズ１５６を切断することで、救済モードへ進入
することは確実に防止される。
【００２９】救済モード活性化信号φＭＩが発生される
と、救済モード選択信号ＰＭ１〜ＰＭｎをデコードして
救済モード指定信号φＲＭ１〜φＲＭＮを発生する救済
モードデコーダ２００が活性化される。この救済モード
デコーダ２００は、入力される救済モード選択信号ＰＭ
１〜ＰＭｎをデコードして救済モード指定信号φＲＭ１
〜φＲＭＮ中の１つを活性化させ、選択対象の救済モー
ドを指定する機能をもつ。このように１つの救済モード
ではなく多数の救済モードが必要な理由は、次の通りで
ある。
と、救済モード選択信号ＰＭ１〜ＰＭｎをデコードして
救済モード指定信号φＲＭ１〜φＲＭＮを発生する救済
モードデコーダ２００が活性化される。この救済モード
デコーダ２００は、入力される救済モード選択信号ＰＭ
１〜ＰＭｎをデコードして救済モード指定信号φＲＭ１
〜φＲＭＮ中の１つを活性化させ、選択対象の救済モー
ドを指定する機能をもつ。このように１つの救済モード
ではなく多数の救済モードが必要な理由は、次の通りで
ある。
【００３０】一般的に多数の欠陥セルが発生する場合を
考えなければならないのでプログラムすべき欠陥セルの
アドレスを多数設定可能にする必要がある反面、入力可
能なアドレス端子数は制限されている。このため、多数
の欠陥セルアドレスのプログラムを行うためには、多数
の救済モードを設定可能にしてこれら救済モードを転換
させつつ順次に欠陥セルアドレスのプログラムを遂行す
る必要がある。また、ＤＲＡＭ等の半導体メモリ装置は
一般的にアドレスマルチプレクス方式を使用しており、
このアドレスマルチプレクス方式では、必要なアドレス
数よりアドレス端子数は少ない。このような場合にも多
数の救済モードが必要となる。
考えなければならないのでプログラムすべき欠陥セルの
アドレスを多数設定可能にする必要がある反面、入力可
能なアドレス端子数は制限されている。このため、多数
の欠陥セルアドレスのプログラムを行うためには、多数
の救済モードを設定可能にしてこれら救済モードを転換
させつつ順次に欠陥セルアドレスのプログラムを遂行す
る必要がある。また、ＤＲＡＭ等の半導体メモリ装置は
一般的にアドレスマルチプレクス方式を使用しており、
このアドレスマルチプレクス方式では、必要なアドレス
数よりアドレス端子数は少ない。このような場合にも多
数の救済モードが必要となる。
【００３１】図５に、救済モードデコーダ２００の回路
例が示されている。ＮＡＮＤゲートとインバータを用い
たデコーダユニット２０１〜２０Ｎは、救済モード選択
信号ＰＭ１〜ＰＭｎのビット数の組合せ可能な分だけ備
えることができる。各デコーダユニット２０１〜２０Ｎ
は、救済モード活性化信号φＭＩによりそれぞれエネー
ブルされ、入力される救済モード選択信号ＰＭ１〜ＰＭ
ｎをデコードして救済モード指定信号φＲＭ１〜φＲＭ
Ｎを発生する。
例が示されている。ＮＡＮＤゲートとインバータを用い
たデコーダユニット２０１〜２０Ｎは、救済モード選択
信号ＰＭ１〜ＰＭｎのビット数の組合せ可能な分だけ備
えることができる。各デコーダユニット２０１〜２０Ｎ
は、救済モード活性化信号φＭＩによりそれぞれエネー
ブルされ、入力される救済モード選択信号ＰＭ１〜ＰＭ
ｎをデコードして救済モード指定信号φＲＭ１〜φＲＭ
Ｎを発生する。
【００３２】救済モードデコーダ２００により出力され
る救済モード指定信号φＲＭ１〜φＲＭｍは、ヒューズ
制御回路３００へ印加される。このヒューズ制御回路３
００は、救済モード指定信号φＲＭ１〜φＲＭｍとヒュ
ーズ選択信号ＰＡ１〜ＰＡｑとの論理組合せからプログ
ラムアドレス信号φＦｉｊを発生する記憶手段と、この
プログラムアドレス信号φＦｉｊとアドレス信号Ａ１〜
Ａｒとを比較して冗長活性信号φＲＥを発生する比較手
段と、を備えている。
る救済モード指定信号φＲＭ１〜φＲＭｍは、ヒューズ
制御回路３００へ印加される。このヒューズ制御回路３
００は、救済モード指定信号φＲＭ１〜φＲＭｍとヒュ
ーズ選択信号ＰＡ１〜ＰＡｑとの論理組合せからプログ
ラムアドレス信号φＦｉｊを発生する記憶手段と、この
プログラムアドレス信号φＦｉｊとアドレス信号Ａ１〜
Ａｒとを比較して冗長活性信号φＲＥを発生する比較手
段と、を備えている。
【００３３】ヒューズ制御回路３００では、ヒューズ切
断により欠陥セルのアドレスを記憶してプログラムアド
レス信号φＦｉｊがセットされ、通常動作において外部
から入力されるアドレス信号Ａ１〜Ａｒをプログラムア
ドレス信号φＦｉｊと比較することで、ノーマルセルア
レイ５００又は冗長セルアレイ６００を選択決定するた
めの冗長活性信号φＲＥが発生される。ヒューズ選択信
号ＰＡ１〜ＰＡｑは、プログラムする欠陥セルアドレス
の各ビットデータとして使用される。救済モードと通常
動作は互いに分離使用されるので、アドレス端子をヒュ
ーズ選択信号ＰＡ１〜ＰＡｑのための入力端子として使
用可能である。同じ理由により、アドレス端子を救済モ
ード選択信号ＰＭ１〜ＰＭｎのための入力端子として使
用可能である。救済モード選択信号ＰＭ１〜ＰＭｎとヒ
ューズ選択信号ＰＡ１〜ＰＡｑとをアドレス端子を利用
して入力するには、次のようにする。
断により欠陥セルのアドレスを記憶してプログラムアド
レス信号φＦｉｊがセットされ、通常動作において外部
から入力されるアドレス信号Ａ１〜Ａｒをプログラムア
ドレス信号φＦｉｊと比較することで、ノーマルセルア
レイ５００又は冗長セルアレイ６００を選択決定するた
めの冗長活性信号φＲＥが発生される。ヒューズ選択信
号ＰＡ１〜ＰＡｑは、プログラムする欠陥セルアドレス
の各ビットデータとして使用される。救済モードと通常
動作は互いに分離使用されるので、アドレス端子をヒュ
ーズ選択信号ＰＡ１〜ＰＡｑのための入力端子として使
用可能である。同じ理由により、アドレス端子を救済モ
ード選択信号ＰＭ１〜ＰＭｎのための入力端子として使
用可能である。救済モード選択信号ＰＭ１〜ＰＭｎとヒ
ューズ選択信号ＰＡ１〜ＰＡｑとをアドレス端子を利用
して入力するには、次のようにする。
【００３４】例えば、アドレス端子数が８個であり、プ
ログラム対象の欠陥セルアドレス数も８個と仮定する
と、アドレス端子Ａ５〜Ａ８を救済モード選択信号ＰＭ
ｉの入力端子に割当て、アドレス端子Ａ１〜Ａ４をヒュ
ーズ選択信号ＰＡｊの入力端子に割当てる。すると、次
のように設定できる。
ログラム対象の欠陥セルアドレス数も８個と仮定する
と、アドレス端子Ａ５〜Ａ８を救済モード選択信号ＰＭ
ｉの入力端子に割当て、アドレス端子Ａ１〜Ａ４をヒュ
ーズ選択信号ＰＡｊの入力端子に割当てる。すると、次
のように設定できる。
【表１】 ＰＭ１＝Ａ５ ＰＡ１＝Ａ１ ＰＭ２＝Ａ６ ＰＡ２＝Ａ２ ＰＭ３＝Ａ７ ＰＡ３＝Ａ３ ＰＭ４＝Ａ８ ＰＡ４＝Ａ４
【００３５】この場合、救済モード選択信号ＰＭｉが４
個入力できるので１６個の救済モード指定信号φＲＭ１
〜φＲＭ１６を発生させることができ、また、ヒューズ
選択信号ＰＡｊが４個入力できるので、救済モード指定
信号φＲＭ１〜φＲＭ１６で指定される各救済モードに
おいてそれぞれ４ビットのアドレスを設定できる。この
とき、欠陥セルアドレスが８ビット指定であると仮定す
ると、２つの救済モードを連続指定して各４ビットのア
ドレス設定を行えばよく、これによれば、指定可能な救
済モード数が１６あるので、８個の欠陥セルアドレスの
プログラムを実行できる。このようなケースにおいてヒ
ューズ制御回路３００を構成する例を説明する。
個入力できるので１６個の救済モード指定信号φＲＭ１
〜φＲＭ１６を発生させることができ、また、ヒューズ
選択信号ＰＡｊが４個入力できるので、救済モード指定
信号φＲＭ１〜φＲＭ１６で指定される各救済モードに
おいてそれぞれ４ビットのアドレスを設定できる。この
とき、欠陥セルアドレスが８ビット指定であると仮定す
ると、２つの救済モードを連続指定して各４ビットのア
ドレス設定を行えばよく、これによれば、指定可能な救
済モード数が１６あるので、８個の欠陥セルアドレスの
プログラムを実行できる。このようなケースにおいてヒ
ューズ制御回路３００を構成する例を説明する。
【００３６】図６には、ヒューズ制御回路３００におけ
るプログラムアドレス信号φＦｉｊを発生する記憶手段
の回路を示している。ここに示すのは、１ビットのプロ
グラムアドレス信号φＦｉｊを発生する単位回路で、こ
のような単位回路は、救済モード指定信号φＲＭｉ及び
ヒューズ選択信号ＰＡｊの組合せに対応する数だけ備え
られる。
るプログラムアドレス信号φＦｉｊを発生する記憶手段
の回路を示している。ここに示すのは、１ビットのプロ
グラムアドレス信号φＦｉｊを発生する単位回路で、こ
のような単位回路は、救済モード指定信号φＲＭｉ及び
ヒューズ選択信号ＰＡｊの組合せに対応する数だけ備え
られる。
【００３７】ＮＡＮＤゲート３１１が救済モード指定信
号φＲＭｉ及びヒューズ選択信号ＰＡｊを否定積し、こ
れをインバータ３１２が反転出力する。ＮＭＯＳトラン
ジスタ３１３は、ノード３２１と接地電圧ＶＳＳとの間
に設けられ、そのゲート電極にインバータ３１２の出力
を受ける。ノード３２１と電源電圧ＶＣＣとの間にはヒ
ューズ３１６が設けられており、ノード３２１とノード
３２２との間にインバータ３１５が接続される。更に、
ＮＭＯＳトランジスタ３１０，３１７がノード３２１と
接地電圧ＶＳＳとの間に並列に設けられており、ＮＭＯ
Ｓトランジスタ３１０のゲート電極にはインバータ３１
４を通じて初期化信号φＩＮＩＴが入力され、ＮＭＯＳ
トランジスタ３１７のゲート電極はノード３２２へ接続
される。ノード３２２に設定される信号がインバータ３
１８で反転され、プログラムアドレス信号φＦｉｊとし
て出力される。
号φＲＭｉ及びヒューズ選択信号ＰＡｊを否定積し、こ
れをインバータ３１２が反転出力する。ＮＭＯＳトラン
ジスタ３１３は、ノード３２１と接地電圧ＶＳＳとの間
に設けられ、そのゲート電極にインバータ３１２の出力
を受ける。ノード３２１と電源電圧ＶＣＣとの間にはヒ
ューズ３１６が設けられており、ノード３２１とノード
３２２との間にインバータ３１５が接続される。更に、
ＮＭＯＳトランジスタ３１０，３１７がノード３２１と
接地電圧ＶＳＳとの間に並列に設けられており、ＮＭＯ
Ｓトランジスタ３１０のゲート電極にはインバータ３１
４を通じて初期化信号φＩＮＩＴが入力され、ＮＭＯＳ
トランジスタ３１７のゲート電極はノード３２２へ接続
される。ノード３２２に設定される信号がインバータ３
１８で反転され、プログラムアドレス信号φＦｉｊとし
て出力される。
【００３８】この回路の動作は、まず初期化クロック信
号φＩＮＩＴが論理“ロウ”パルスで印加される初期化
時に一旦ＮＭＯＳトランジスタ３１０がオンして初期化
が行われ、その後、プログラムヒューズ３１６がつなが
っていればノード３２１に論理“ハイ”状態が設定され
る。この状態がＮＭＯＳトランジスタ３１７及びインバ
ータ３１５のラッチ機能により維持されるので、対応す
る救済モード指定信号φＲＭｉ及びヒューズ選択信号Ｐ
Ａｊが論理“ハイ”状態で印加されてヒューズ３１６が
切断されない限り、インバータ３１８を通じて論理“ハ
イ”状態のプログラムアドレス信号φＦｉｊが発生す
る。尚、この論理状態は逆に設定することも勿論可能で
ある。
号φＩＮＩＴが論理“ロウ”パルスで印加される初期化
時に一旦ＮＭＯＳトランジスタ３１０がオンして初期化
が行われ、その後、プログラムヒューズ３１６がつなが
っていればノード３２１に論理“ハイ”状態が設定され
る。この状態がＮＭＯＳトランジスタ３１７及びインバ
ータ３１５のラッチ機能により維持されるので、対応す
る救済モード指定信号φＲＭｉ及びヒューズ選択信号Ｐ
Ａｊが論理“ハイ”状態で印加されてヒューズ３１６が
切断されない限り、インバータ３１８を通じて論理“ハ
イ”状態のプログラムアドレス信号φＦｉｊが発生す
る。尚、この論理状態は逆に設定することも勿論可能で
ある。
【００３９】該当の救済モード指定信号φＲＭｉ及びヒ
ューズ選択信号ＰＡｊが論理“ハイ”状態とされると、
ＮＡＮＤゲート３１１及びインバータ３１２によるＮＭ
ＯＳトランジスタ３１３の導通でヒューズ３１６が切断
される。このＮＭＯＳトランジスタ３１３はヒューズ３
１６を切断可能な大電流を流せるようにサイズを大きく
してある。また切断ヒューズが少なくてすむので通常電
源でも平気である。ヒューズ３１６が切断されると、ノ
ード３２２に論理“ハイ”状態が設定され、これによ
り、インバータ３１８を通じて論理“ロウ”状態のプロ
グラムアドレス信号φＦｉｊが出力される。このプログ
ラム過程を反復することで、欠陥セルのアドレスに相応
したプログラムアドレス信号φＦｉｊが発生されること
になる。
ューズ選択信号ＰＡｊが論理“ハイ”状態とされると、
ＮＡＮＤゲート３１１及びインバータ３１２によるＮＭ
ＯＳトランジスタ３１３の導通でヒューズ３１６が切断
される。このＮＭＯＳトランジスタ３１３はヒューズ３
１６を切断可能な大電流を流せるようにサイズを大きく
してある。また切断ヒューズが少なくてすむので通常電
源でも平気である。ヒューズ３１６が切断されると、ノ
ード３２２に論理“ハイ”状態が設定され、これによ
り、インバータ３１８を通じて論理“ロウ”状態のプロ
グラムアドレス信号φＦｉｊが出力される。このプログ
ラム過程を反復することで、欠陥セルのアドレスに相応
したプログラムアドレス信号φＦｉｊが発生されること
になる。
【００４０】即ち、信号φＲＭ１による救済モードでプ
ログラムアドレス信号φＦ１１，φＦ１２，φＦ１３，
φＦ１４が設定され、そして続けて信号φＲＭ２による
救済モードでプログラムアドレス信号φＦ２１，φＦ２
２，φＦ２３，φＦ２４が設定される。このようにして
８ビットのプログラムアドレス信号φＦｉｊの設定が終
了すると、図７或いは図８に示す構成の冗長活性信号φ
ＲＥを発生する比較手段により、入力されるアドレス信
号Ａｉとの比較が可能になる。
ログラムアドレス信号φＦ１１，φＦ１２，φＦ１３，
φＦ１４が設定され、そして続けて信号φＲＭ２による
救済モードでプログラムアドレス信号φＦ２１，φＦ２
２，φＦ２３，φＦ２４が設定される。このようにして
８ビットのプログラムアドレス信号φＦｉｊの設定が終
了すると、図７或いは図８に示す構成の冗長活性信号φ
ＲＥを発生する比較手段により、入力されるアドレス信
号Ａｉとの比較が可能になる。
【００４１】図７に示す一例では、８ビットのプログラ
ムアドレス信号φＦ１１，φＦ１２，φＦ１３，φＦ１
４，φＦ２１，φＦ２２，φＦ２３，φＦ２４とアドレ
ス信号Ａ１〜Ａ８との比較手段３５１〜３５８と、これ
ら比較手段３５１〜３５８が共通接続される出力線をプ
リチャージ信号φＰに応じて電源電圧ＶＣＣレベルにプ
リチャージするＰＭＯＳトランジスタ３５０と、から構
成される。比較手段３５１〜３５８は同様の構成を有し
ている。即ち、ＰＭＯＳトランジスタ３５０のドレイン
電極に接続され、該当のプログラムアドレス信号φＦｉ
ｊをゲート電極に受けるＮＭＯＳトランジスタ５１と、
ＰＭＯＳトランジスタ３５０のドレイン電極に接続さ
れ、インバータ５２を通じて反転した該当プログラムア
ドレス信号φＦｉｊをゲート電極に受けるＮＭＯＳトラ
ンジスタ５３と、ＮＭＯＳトランジスタ５１のソース電
極と接地電圧ＶＳＳとの間に設けられ、ゲート電極に担
当の反転アドレス信号バーＡｉを受けるＮＭＯＳトラン
ジスタ５４と、ＮＭＯＳトランジスタ５３のソース電極
と接地電圧ＶＳＳとの間に設けられ、ゲート電極に担当
のアドレス信号Ａｉを受けるＮＭＯＳトランジスタ５５
と、を有する。
ムアドレス信号φＦ１１，φＦ１２，φＦ１３，φＦ１
４，φＦ２１，φＦ２２，φＦ２３，φＦ２４とアドレ
ス信号Ａ１〜Ａ８との比較手段３５１〜３５８と、これ
ら比較手段３５１〜３５８が共通接続される出力線をプ
リチャージ信号φＰに応じて電源電圧ＶＣＣレベルにプ
リチャージするＰＭＯＳトランジスタ３５０と、から構
成される。比較手段３５１〜３５８は同様の構成を有し
ている。即ち、ＰＭＯＳトランジスタ３５０のドレイン
電極に接続され、該当のプログラムアドレス信号φＦｉ
ｊをゲート電極に受けるＮＭＯＳトランジスタ５１と、
ＰＭＯＳトランジスタ３５０のドレイン電極に接続さ
れ、インバータ５２を通じて反転した該当プログラムア
ドレス信号φＦｉｊをゲート電極に受けるＮＭＯＳトラ
ンジスタ５３と、ＮＭＯＳトランジスタ５１のソース電
極と接地電圧ＶＳＳとの間に設けられ、ゲート電極に担
当の反転アドレス信号バーＡｉを受けるＮＭＯＳトラン
ジスタ５４と、ＮＭＯＳトランジスタ５３のソース電極
と接地電圧ＶＳＳとの間に設けられ、ゲート電極に担当
のアドレス信号Ａｉを受けるＮＭＯＳトランジスタ５５
と、を有する。
【００４２】この場合の比較手段３５１〜３５８、プロ
グラムアドレス信号φＦｉｊ、そして外部入力アドレス
信号Ａｉの関係は次のようになる。
グラムアドレス信号φＦｉｊ、そして外部入力アドレス
信号Ａｉの関係は次のようになる。
【表２】 比較手段 プログラムアドレス信号 外部アドレス信号 ３５１ …………… φＦ１１ ……………………… Ａ１ ３５２ …………… φＦ１２ ……………………… Ａ２ ３５３ …………… φＦ１３ ……………………… Ａ３ ３５４ …………… φＦ１４ ……………………… Ａ４ ３５５ …………… φＦ２１ ……………………… Ａ５ ３５６ …………… φＦ２２ ……………………… Ａ６ ３５７ …………… φＦ２３ ……………………… Ａ７ ３５８ …………… φＦ２４ ……………………… Ａ８
【００４３】図７の回路の動作を説明すると、まずＰＭ
ＯＳトランジスタ３５０は、プリチャージ信号φＰが論
理“ロウ”状態で提供されるときに導通して出力線をプ
リチャージする。この状態において、比較手段３５１〜
３５８でそれぞれプログラムアドレス信号φＦ１１，φ
Ｆ１２，φＦ１３，φＦ１４，φＦ２１，φＦ２２，φ
Ｆ２３，φＦ２４とアドレス信号Ａ１〜Ａ８とが比較さ
れる。そして、プログラムアドレス信号φＦｉｊと一致
しないアドレス信号Ａｉが１つでもあれば、プリチャー
ジ電圧は放電され、冗長活性信号φＲＥは論理“ロウ”
信号として発生する。一方、プログラムアドレス信号φ
Ｆｉｊとアドレス信号Ａｉがすべて一致すれば、プリチ
ャージ電圧の放電経路は発生せず、従って冗長活性信号
φＲＥは論理“ハイ”信号として発生する。
ＯＳトランジスタ３５０は、プリチャージ信号φＰが論
理“ロウ”状態で提供されるときに導通して出力線をプ
リチャージする。この状態において、比較手段３５１〜
３５８でそれぞれプログラムアドレス信号φＦ１１，φ
Ｆ１２，φＦ１３，φＦ１４，φＦ２１，φＦ２２，φ
Ｆ２３，φＦ２４とアドレス信号Ａ１〜Ａ８とが比較さ
れる。そして、プログラムアドレス信号φＦｉｊと一致
しないアドレス信号Ａｉが１つでもあれば、プリチャー
ジ電圧は放電され、冗長活性信号φＲＥは論理“ロウ”
信号として発生する。一方、プログラムアドレス信号φ
Ｆｉｊとアドレス信号Ａｉがすべて一致すれば、プリチ
ャージ電圧の放電経路は発生せず、従って冗長活性信号
φＲＥは論理“ハイ”信号として発生する。
【００４４】図８に示す他の例では、８ビットのプログ
ラムアドレス信号φＦ１１，φＦ１２，φＦ１３，φＦ
１４，φＦ２１，φＦ２２，φＦ２３，φＦ２４の状態
に従ってアドレス信号Ａ１〜Ａ８，バーＡ１〜バーＡ８
を伝達する比較手段３７１〜３７８と、冗長セル使用を
判別するための判別信号φＦ３１を反転させるインバー
タ３８１と、比較手段３７１〜３７８の各出力及びイン
バータ３８１の出力を否定積するＮＡＮＤゲート３８２
と、このＮＡＮＤゲート３８２の出力を反転して出力す
るインバータ３８３と、から構成される。判別信号φＦ
３１は、図６同様の回路を用いて発生可能で、この場合
のヒューズ３１６は冗長セルの使用を決定することにな
る。
ラムアドレス信号φＦ１１，φＦ１２，φＦ１３，φＦ
１４，φＦ２１，φＦ２２，φＦ２３，φＦ２４の状態
に従ってアドレス信号Ａ１〜Ａ８，バーＡ１〜バーＡ８
を伝達する比較手段３７１〜３７８と、冗長セル使用を
判別するための判別信号φＦ３１を反転させるインバー
タ３８１と、比較手段３７１〜３７８の各出力及びイン
バータ３８１の出力を否定積するＮＡＮＤゲート３８２
と、このＮＡＮＤゲート３８２の出力を反転して出力す
るインバータ３８３と、から構成される。判別信号φＦ
３１は、図６同様の回路を用いて発生可能で、この場合
のヒューズ３１６は冗長セルの使用を決定することにな
る。
【００４５】この例の回路は、スタティックロジック(s
tatic logic)の構成であり、プリチャージ信号φＰを用
いる代わりに判別信号φＦ３１を別途指定することによ
り冗長を実行できる。これは、プログラムアドレス信号
未設定の場合に間違って冗長活性信号φＲＥが活性出力
されるのを防ぐためである。
tatic logic)の構成であり、プリチャージ信号φＰを用
いる代わりに判別信号φＦ３１を別途指定することによ
り冗長を実行できる。これは、プログラムアドレス信号
未設定の場合に間違って冗長活性信号φＲＥが活性出力
されるのを防ぐためである。
【００４６】図２におけるセル選択回路４００は、冗長
活性化信号φＲＥの論理に従ってノーマルセルアレイ５
００又は冗長セルアレイ６００を選択する機能を遂行す
る。即ち、このセル選択回路４００は、セルをアクセス
するためのデコーダ、データの入出力回路、そして、こ
れらデコーダ及び入出力回路のための制御回路を含んだ
よく知られた冗長回路を構成するものである。
活性化信号φＲＥの論理に従ってノーマルセルアレイ５
００又は冗長セルアレイ６００を選択する機能を遂行す
る。即ち、このセル選択回路４００は、セルをアクセス
するためのデコーダ、データの入出力回路、そして、こ
れらデコーダ及び入出力回路のための制御回路を含んだ
よく知られた冗長回路を構成するものである。
【００４７】図９に、救済モードにおける関連信号の波
形図を示してある。救済モードを遂行する場合、まず、
救済モードデコーダ２００に救済モード選択信号ＰＭｉ
を入力し、またヒューズ制御回路３００にヒューズ選択
信号ＰＡｊを入力する。そして、図９に示す例では、信
号ＰＣを利用して救済モード活性化回路１００を制御
し、救済モードへ進行する。
形図を示してある。救済モードを遂行する場合、まず、
救済モードデコーダ２００に救済モード選択信号ＰＭｉ
を入力し、またヒューズ制御回路３００にヒューズ選択
信号ＰＡｊを入力する。そして、図９に示す例では、信
号ＰＣを利用して救済モード活性化回路１００を制御
し、救済モードへ進行する。
【００４８】信号ＰＣが入力されると、これを感知する
手段（図３）により救済モード活性化回路１００から救
済モード活性化信号φＭＩが発生する。この救済モード
活性化信号φＭＩに応答して救済モードデコーダ２００
が救済モード選択信号ＰＭｉをデコードし、救済モード
指定信号φＲＭｉが発生される。そして、救済モード指
定信号φＲＭｉ及びヒューズ選択信号ＰＡｊに従ってヒ
ューズ制御回路３００における対応ヒューズ３１６（図
６）が切断され、欠陥セルのアドレスが記憶されてプロ
グラムアドレス信号φＦｉｊが発生する。
手段（図３）により救済モード活性化回路１００から救
済モード活性化信号φＭＩが発生する。この救済モード
活性化信号φＭＩに応答して救済モードデコーダ２００
が救済モード選択信号ＰＭｉをデコードし、救済モード
指定信号φＲＭｉが発生される。そして、救済モード指
定信号φＲＭｉ及びヒューズ選択信号ＰＡｊに従ってヒ
ューズ制御回路３００における対応ヒューズ３１６（図
６）が切断され、欠陥セルのアドレスが記憶されてプロ
グラムアドレス信号φＦｉｊが発生する。
【００４９】図１０に、このように救済モードを遂行し
て欠陥セルアドレスをプログラムした後に救済モードを
終了し、通常動作を遂行するときの関連信号の波形図を
示している。尚、当然ながらこの場合には、通常の電圧
レベルで各信号入力が行われる。
て欠陥セルアドレスをプログラムした後に救済モードを
終了し、通常動作を遂行するときの関連信号の波形図を
示している。尚、当然ながらこの場合には、通常の電圧
レベルで各信号入力が行われる。
【００５０】まず、チップ活性化信号であるロースアド
レストローブ信号ＲＡＳＢ（このＢは反転の意味）の活
性化で待機状態からアクティブサイクルに移る。この信
号ＲＡＳＢに応じて初期化信号φＩＮＩＴが発生され、
また、プリチャージ信号φＰが活性化される。これに従
って、記憶した欠陥セルアドレス相当のプログラムアド
レス信号φＦｉｊが正確に発生され、そして、冗長活性
信号φＲＥのプリチャージが行われる。この後、この場
合図７の回路にアドレス信号Ａｉが入力されると、プロ
グラムアドレス信号φＦｉｊとの比較が行われ、その比
較結果に応じて冗長活性信号φＲＥが発生される。する
と、セル選択回路４００が発生した冗長活性信号φＲＥ
の論理に応じて動作し、論理“ロウ”信号の場合はノー
マルセルアレイ５００が選択され、論理“ハイ”信号の
場合は冗長セルアレイ６００が選択されることになる。
レストローブ信号ＲＡＳＢ（このＢは反転の意味）の活
性化で待機状態からアクティブサイクルに移る。この信
号ＲＡＳＢに応じて初期化信号φＩＮＩＴが発生され、
また、プリチャージ信号φＰが活性化される。これに従
って、記憶した欠陥セルアドレス相当のプログラムアド
レス信号φＦｉｊが正確に発生され、そして、冗長活性
信号φＲＥのプリチャージが行われる。この後、この場
合図７の回路にアドレス信号Ａｉが入力されると、プロ
グラムアドレス信号φＦｉｊとの比較が行われ、その比
較結果に応じて冗長活性信号φＲＥが発生される。する
と、セル選択回路４００が発生した冗長活性信号φＲＥ
の論理に応じて動作し、論理“ロウ”信号の場合はノー
マルセルアレイ５００が選択され、論理“ハイ”信号の
場合は冗長セルアレイ６００が選択されることになる。
【００５１】
【発明の効果】以上述べてきたように本発明によれば、
メモリに通常備えられる外部端子を使用して封止後でも
容易に欠陥セル救済を実施できるようになり、特に、パ
ッケージ状態で遂行されるバーンインテストで欠陥セル
発見に至った場合でも救済可能になるので、歩留り向上
に大きく貢献する。加えて、少ないビット数で多くの欠
陥セルアドレスのプログラムを実施可能になるので便利
でもある。
メモリに通常備えられる外部端子を使用して封止後でも
容易に欠陥セル救済を実施できるようになり、特に、パ
ッケージ状態で遂行されるバーンインテストで欠陥セル
発見に至った場合でも救済可能になるので、歩留り向上
に大きく貢献する。加えて、少ないビット数で多くの欠
陥セルアドレスのプログラムを実施可能になるので便利
でもある。
【図１】従来における欠陥セル救済回路の回路図。
【図２】本発明による欠陥セル救済回路のブロック図。
【図３】図２中の救済モード活性化回路１００の一例を
示す回路図。
示す回路図。
【図４】図２中の救済モード活性化回路１００の他の例
を示す回路図。
を示す回路図。
【図５】図２中の救済モードデコーダ２００の回路図。
【図６】図２中のヒューズ制御回路３００におけるプロ
グラムアドレス信号を発生する記憶手段の回路図。
グラムアドレス信号を発生する記憶手段の回路図。
【図７】図２中のヒューズ制御回路３００における冗長
活性信号を発生する比較手段の一例を示す回路図。
活性信号を発生する比較手段の一例を示す回路図。
【図８】図２中のヒューズ制御回路３００における冗長
活性信号を発生する比較手段の他の例を示す回路図。
活性信号を発生する比較手段の他の例を示す回路図。
【図９】図３の回路を使用する場合の救済モードにおけ
る関連信号波形図。
る関連信号波形図。
【図１０】図３の回路を使用する場合の通常動作におけ
る関連信号波形図。
る関連信号波形図。
１００ 救済モード活性化回路 ２００ 救済モードデコーダ ３００ ヒューズ制御回路 ４００ セル選択回路 ５００ ノーマルセル ６００ 冗長セル
Claims (12)
- 【請求項１】 冗長活性信号に従って冗長セルを選択す
る冗長回路を備えた半導体メモリ装置の欠陥セル救済回
路であって、 所定信号の入力に応じて救済モード活性化信号を発生す
る救済モード活性化回路と、該救済モード活性化信号に
応答して外部入力の救済モード選択信号をデコードする
ことにより救済モード指定信号を発生する救済モードデ
コーダと、該救済モード指定信号及び外部入力のヒュー
ズ選択信号に応じて制御可能なヒューズを有し、該ヒュ
ーズにより欠陥セルアドレスを記憶してプログラムアド
レス信号を発生すると共に、通常動作で入力されるアド
レス信号をそのプログラムアドレス信号と比較して前記
冗長活性信号を発生するヒューズ制御回路と、を備えて
なることを特徴とする欠陥セル救済回路。 - 【請求項２】 救済モード選択信号及びヒューズ選択信
号がアドレス端子から入力される請求項１記載の欠陥セ
ル救済回路。 - 【請求項３】 ヒューズ制御回路は、救済モード指定信
号及びヒューズ選択信号の論理組合せに従って電流を流
すことで切断可能なヒューズを前記救済モード指定信号
及びヒューズ選択信号の組合せ数に対応させてもち、該
各ヒューズの状態に従ってプログラムアドレス信号を発
生する記憶手段と、該プログラムアドレス信号の発生数
に対応させて設けられ、それぞれ前記プログラムアドレ
ス信号と通常動作で入力されるアドレス信号の対応ビッ
トを論理比較して一致する場合に冗長活性信号を発生す
る比較手段と、を用いて構成される請求項１又は請求項
２記載の欠陥セル救済回路。 - 【請求項４】 救済モード活性化回路は、通常動作の電
源電圧よりも高い電圧の所定信号の入力により救済モー
ド活性化信号を発生する手段をもつ請求項１〜３のいず
れか１項に記載の欠陥セル救済回路。 - 【請求項５】 救済モード活性化回路は、メモリの制御
信号を用いて発生される所定信号に応じて救済モード活
性化信号を発生する手段をもち、そして、該手段は、特
定の救済モード指定信号及びヒューズ選択信号の組合せ
を入力することで内部ヒューズの切断が可能とされ、こ
れにより救済実行後には前記救済モード活性化信号の発
生が抑止される請求項１〜４記載の欠陥セル救済回路。 - 【請求項６】 冗長活性信号に従って冗長セルを選択す
る冗長回路を備えた半導体メモリ装置の欠陥セル救済回
路であって、 特定レベルの高電圧を有する信号を入力することにより
救済モード活性化信号を発生する救済モード活性化回路
と、該救済モード活性化信号に応答して外部入力の救済
モード選択信号をデコードすることにより救済モード指
定信号を発生する救済モードデコーダと、該救済モード
指定信号及び外部入力のヒューズ選択信号の論理組合せ
に従って電流を流すことで切断可能なヒューズを前記救
済モード指定信号及びヒューズ選択信号の組合せ数に対
応させてもち、該各ヒューズの状態に従ってプログラム
アドレス信号を発生すると共に、該プログラムアドレス
信号と通常動作で入力されるアドレス信号を論理比較し
て一致する場合に前記冗長活性信号を発生するヒューズ
制御回路と、を備えてなることを特徴とする欠陥セル救
済回路。 - 【請求項７】 救済モード選択信号及びヒューズ選択信
号がアドレス端子から入力される請求項６記載の欠陥セ
ル救済回路。 - 【請求項８】 冗長活性信号に従って冗長セルを選択す
る冗長回路を備えた半導体メモリ装置の欠陥セル救済回
路であって、 メモリの制御信号を用いて発生される所定信号に応じて
救済モード活性化信号を発生し、そして、救済実行後に
は内部ヒューズの切断により前記救済モード活性化信号
の発生が抑止される救済モード活性化回路と、該救済モ
ード活性化信号に応答して外部入力の救済モード選択信
号をデコードすることにより救済モード指定信号を発生
する救済モードデコーダと、該救済モード指定信号及び
外部入力のヒューズ選択信号の論理組合せに従って電流
を流すことで切断可能なヒューズを前記救済モード指定
信号及びヒューズ選択信号の組合せ数に対応させても
ち、該各ヒューズの状態に従ってプログラムアドレス信
号を発生すると共に、該プログラムアドレス信号と通常
動作で入力されるアドレス信号を論理比較して一致する
場合に前記冗長活性信号を発生するヒューズ制御回路
と、を備えてなることを特徴とする欠陥セル救済回路。 - 【請求項９】 救済モード選択信号及びヒューズ選択信
号がアドレス端子から入力される請求項８記載の欠陥セ
ル救済回路。 - 【請求項１０】 救済モードで欠陥セルアドレスを記憶
し、通常動作で欠陥セルアドレスが入力される場合に冗
長回路を動作させるための半導体メモリ装置の欠陥セル
救済方法において、 救済モードで、欠陥セルアドレスに対応する救済モード
選択信号及びヒューズ選択信号を入力する過程と、外部
命令により救済モード活性化信号を発生する過程と、該
救済モード活性化信号の発生時に前記救済モード選択信
号及びヒューズ選択信号の組合せから対応するヒューズ
を切断することにより欠陥セルアドレスを記憶してプロ
グラムアドレス信号を発生する過程と、を実施し、そし
て通常動作で、チップ活性化信号の活性で入力されるア
ドレス信号と前記プログラムアドレス信号とを比較し、
一致する場合に前記冗長回路を動作させる過程を実施す
るようにしたことを特徴とする欠陥セル救済方法。 - 【請求項１１】 チップ活性化信号がローアドレススト
ーブ信号である請求項１０記載の欠陥セル救済方法。 - 【請求項１２】 救済モードで欠陥セルアドレスを記憶
し、通常動作で欠陥セルアドレスが入力される場合に冗
長回路を動作させるための半導体メモリ装置の欠陥セル
救済方法において、 メモリの制御信号端子から所定信号を入力することで救
済モードを活性化させると共にメモリのアドレス端子か
ら欠陥セルアドレス対応の情報を入力し、該情報に従う
ヒューズ切断で欠陥セルアドレスを記憶してプログラム
アドレス信号を発生するようにし、そして通常動作で入
力されるアドレス信号と前記プログラムアドレス信号と
を比較して一致する場合に前記冗長回路を動作させるよ
うにしたことを特徴とする欠陥セル救済方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940038502A KR0140178B1 (ko) | 1994-12-29 | 1994-12-29 | 반도체 메모리장치의 결함 셀 구제회로 및 방법 |
| KR1994P38502 | 1994-12-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08235892A true JPH08235892A (ja) | 1996-09-13 |
| JP2786614B2 JP2786614B2 (ja) | 1998-08-13 |
Family
ID=19404724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7342102A Expired - Fee Related JP2786614B2 (ja) | 1994-12-29 | 1995-12-28 | 半導体メモリ装置の欠陥セル救済方法とその回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5657280A (ja) |
| JP (1) | JP2786614B2 (ja) |
| KR (1) | KR0140178B1 (ja) |
| DE (1) | DE19543834B4 (ja) |
| GB (1) | GB2296583B (ja) |
| TW (1) | TW276340B (ja) |
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