JPH05144290A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH05144290A JPH05144290A JP3309094A JP30909491A JPH05144290A JP H05144290 A JPH05144290 A JP H05144290A JP 3309094 A JP3309094 A JP 3309094A JP 30909491 A JP30909491 A JP 30909491A JP H05144290 A JPH05144290 A JP H05144290A
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- JP
- Japan
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- memory cell
- address
- data
- circuit
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- Techniques For Improving Reliability Of Storages (AREA)
- Hardware Redundancy (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 出荷後やセットに組まれた後でも不良メモリ
セルと冗長メモリセルとを置き換えることを可能にす
る。 【構成】 冗長メモリセルを含むメモリセルアレイ１
と、アドレスバッファ回路２と、入力されたアドレスが
内部の不良メモリセルアドレス記憶部に記憶されたアド
レスであるときに冗長メモリセルを選択する冗長メモリ
セル選択回路３と、アドレスデコーダ４と、データ書き
込み・読み出し回路５とを備え、さらに、データ書き込
み・読み出し回路５で読み出したデータをデータ判定用
外部期待値１１と比較してデータの正誤を判定する読み
出しデータ判定回路１０を設け、読み出しデータ判定回
路１０で誤りと判定されたデータのアドレスを冗長メモ
リセル選択回路３の不良メモリセルアドレス記憶部に記
憶するようにしている。
セルと冗長メモリセルとを置き換えることを可能にす
る。 【構成】 冗長メモリセルを含むメモリセルアレイ１
と、アドレスバッファ回路２と、入力されたアドレスが
内部の不良メモリセルアドレス記憶部に記憶されたアド
レスであるときに冗長メモリセルを選択する冗長メモリ
セル選択回路３と、アドレスデコーダ４と、データ書き
込み・読み出し回路５とを備え、さらに、データ書き込
み・読み出し回路５で読み出したデータをデータ判定用
外部期待値１１と比較してデータの正誤を判定する読み
出しデータ判定回路１０を設け、読み出しデータ判定回
路１０で誤りと判定されたデータのアドレスを冗長メモ
リセル選択回路３の不良メモリセルアドレス記憶部に記
憶するようにしている。
Description
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置に関
するものである。
するものである。
【０００２】
【従来の技術】近年、半導体記憶装置の高集積化，高密
度化に伴い、記憶部の少数欠陥不良が増加している。こ
のような少数欠陥不良は、不良メモリセルを冗長メモリ
セルに置き換え、良品として出荷している。以下、従来
の半導体記憶装置を図５を用いて説明する。
度化に伴い、記憶部の少数欠陥不良が増加している。こ
のような少数欠陥不良は、不良メモリセルを冗長メモリ
セルに置き換え、良品として出荷している。以下、従来
の半導体記憶装置を図５を用いて説明する。
【０００３】図５は従来例の冗長メモリセルおよび冗長
メモリセル選択回路を備えた半導体記憶装置の回路構成
図である。図５において、１は冗長メモリセルを含むメ
モリセルアレイ、２はアドレスバッファ回路、３は不良
メモリセルアドレス記憶部を有する冗長メモリセル選択
回路、４はアドレスデコーダ、５はデータ書き込み・読
み出し回路である。外部信号として、外部制御信号６，
外部アドレス７，外部入力データ８および外部出力デー
タ９を有する。
メモリセル選択回路を備えた半導体記憶装置の回路構成
図である。図５において、１は冗長メモリセルを含むメ
モリセルアレイ、２はアドレスバッファ回路、３は不良
メモリセルアドレス記憶部を有する冗長メモリセル選択
回路、４はアドレスデコーダ、５はデータ書き込み・読
み出し回路である。外部信号として、外部制御信号６，
外部アドレス７，外部入力データ８および外部出力デー
タ９を有する。
【０００４】以上のように構成された従来の半導体記憶
装置について、以下その動作を説明する。メモリセルへ
データの書き込み動作を行う場合、まず、外部制御信号
６により書き込み状態にする。次に、外部アドレス７か
ら書き込みアドレスがアドレスバッファ回路２を経て冗
長メモリセル選択回路３に送られる。冗長メモリセル選
択回路３では、送りこまれたアドレスが不良メモリセル
アドレス記憶部に記憶されたアドレスと異なるアドレス
であれば、メモリセルアレイ１中の冗長メモリセルは選
択されずに、アドレスデコーダ４でメモリセルアレイ１
中から選択するべきメモリセルの選択を行う。また、送
りこまれたアドレスが不良メモリセルアドレス記憶部に
記憶されたアドレスと同じアドレスであれば、メモリセ
ルアレイ１中の冗長メモリセルを選択すると同時にアド
レスデコーダ４でのメモリセルの選択を禁止する。そし
て、外部入力データ８がデータ書き込み・読み出し回路
５を通じて選択されたアドレスのメモリセルに書き込ま
れる。
装置について、以下その動作を説明する。メモリセルへ
データの書き込み動作を行う場合、まず、外部制御信号
６により書き込み状態にする。次に、外部アドレス７か
ら書き込みアドレスがアドレスバッファ回路２を経て冗
長メモリセル選択回路３に送られる。冗長メモリセル選
択回路３では、送りこまれたアドレスが不良メモリセル
アドレス記憶部に記憶されたアドレスと異なるアドレス
であれば、メモリセルアレイ１中の冗長メモリセルは選
択されずに、アドレスデコーダ４でメモリセルアレイ１
中から選択するべきメモリセルの選択を行う。また、送
りこまれたアドレスが不良メモリセルアドレス記憶部に
記憶されたアドレスと同じアドレスであれば、メモリセ
ルアレイ１中の冗長メモリセルを選択すると同時にアド
レスデコーダ４でのメモリセルの選択を禁止する。そし
て、外部入力データ８がデータ書き込み・読み出し回路
５を通じて選択されたアドレスのメモリセルに書き込ま
れる。
【０００５】メモリセルからデータの読み出し動作を行
う場合、まず、外部制御信号６により読み出し状態にす
る。次に、外部アドレス７から読み出しアドレスがアド
レスバッファ回路２を経て冗長メモリセル選択回路３に
送られる。冗長メモリセル選択回路３では、送りこまれ
たアドレスが不良メモリセルアドレス記憶部に記憶され
たアドレスと異なるアドレスであれば、メモリセルアレ
イ１中の冗長メモリセルは選択されずに、アドレスデコ
ーダ４でメモリセルアレイ１中の選択するべきメモリセ
ルの選択を行う。また、送りこまれたアドレスが不良メ
モリセルアドレス記憶部に記憶されたアドレスと同じア
ドレスであれば、メモリセルアレイ１中の冗長メモリセ
ルを選択すると同時にアドレスデコーダ４でのメモリセ
ルの選択を禁止する。そして、選択されたアドレスのメ
モリセルのデータがデータ書き込み・読み出し回路５を
通じて外部出力データ９として出力される。
う場合、まず、外部制御信号６により読み出し状態にす
る。次に、外部アドレス７から読み出しアドレスがアド
レスバッファ回路２を経て冗長メモリセル選択回路３に
送られる。冗長メモリセル選択回路３では、送りこまれ
たアドレスが不良メモリセルアドレス記憶部に記憶され
たアドレスと異なるアドレスであれば、メモリセルアレ
イ１中の冗長メモリセルは選択されずに、アドレスデコ
ーダ４でメモリセルアレイ１中の選択するべきメモリセ
ルの選択を行う。また、送りこまれたアドレスが不良メ
モリセルアドレス記憶部に記憶されたアドレスと同じア
ドレスであれば、メモリセルアレイ１中の冗長メモリセ
ルを選択すると同時にアドレスデコーダ４でのメモリセ
ルの選択を禁止する。そして、選択されたアドレスのメ
モリセルのデータがデータ書き込み・読み出し回路５を
通じて外部出力データ９として出力される。
【０００６】
【発明が解決しようとする課題】しかしながら上記従来
の半導体記憶装置では、不良メモリセルを冗長メモリセ
ルと置き換えておかなければならず、あらかじめ行うメ
モリセルの検査が容易ではない。さらに、少数欠陥不良
が出荷後やセットに組まれた後に発生した場合に、不良
メモリセルを冗長メモリセルに置き換えることができな
いという問題がある。
の半導体記憶装置では、不良メモリセルを冗長メモリセ
ルと置き換えておかなければならず、あらかじめ行うメ
モリセルの検査が容易ではない。さらに、少数欠陥不良
が出荷後やセットに組まれた後に発生した場合に、不良
メモリセルを冗長メモリセルに置き換えることができな
いという問題がある。
【０００７】この発明の目的は、上記問題を解決するも
ので、メモリセルの検査を容易に行うことのできる半導
体記憶装置を提供することである。さらに、出荷後やセ
ットに組まれた後でも不良メモリセルと冗長メモリセル
とを置き換えることのできる半導体記憶装置を提供する
ことである。
ので、メモリセルの検査を容易に行うことのできる半導
体記憶装置を提供することである。さらに、出荷後やセ
ットに組まれた後でも不良メモリセルと冗長メモリセル
とを置き換えることのできる半導体記憶装置を提供する
ことである。
【０００８】
【課題を解決するための手段】請求項１の半導体記憶装
置は、データ書き込み・読み出し回路で読み出したデー
タを期待値と比較することにより読み出したデータの正
誤を判定する読み出しデータ判定回路を設けたことを特
徴とする。請求項２の半導体記憶装置は、請求項１の半
導体記憶装置において、読み出しデータ判定回路で誤り
と判定されたデータのアドレスを冗長メモリセル選択回
路の不良メモリセルアドレス記憶部に記憶するようにし
ている。
置は、データ書き込み・読み出し回路で読み出したデー
タを期待値と比較することにより読み出したデータの正
誤を判定する読み出しデータ判定回路を設けたことを特
徴とする。請求項２の半導体記憶装置は、請求項１の半
導体記憶装置において、読み出しデータ判定回路で誤り
と判定されたデータのアドレスを冗長メモリセル選択回
路の不良メモリセルアドレス記憶部に記憶するようにし
ている。
【０００９】請求項３の半導体記憶装置は、請求項１の
半導体記憶装置において、読み出しデータ判定回路での
正誤の判定結果を出力するようにしている。請求項４の
半導体記憶装置は、請求項２の半導体記憶装置におい
て、読み出しデータ判定回路で誤りと判定されたデータ
のアドレスを冗長メモリセル選択回路の不良メモリセル
アドレス記憶部に記憶することの可・不可を判定し出力
する冗長置き換え可・不可判定回路を設けている。
半導体記憶装置において、読み出しデータ判定回路での
正誤の判定結果を出力するようにしている。請求項４の
半導体記憶装置は、請求項２の半導体記憶装置におい
て、読み出しデータ判定回路で誤りと判定されたデータ
のアドレスを冗長メモリセル選択回路の不良メモリセル
アドレス記憶部に記憶することの可・不可を判定し出力
する冗長置き換え可・不可判定回路を設けている。
【００１０】請求項５の半導体記憶装置は、請求項１，
請求項２，請求項３または請求項４の半導体記憶装置に
おいて、読み出しデータ判定回路を外部制御信号により
機能するようにしている。
請求項２，請求項３または請求項４の半導体記憶装置に
おいて、読み出しデータ判定回路を外部制御信号により
機能するようにしている。
【００１１】
【作用】この発明の構成によれば、読み出しデータ判定
回路により、データ書き込み・読み出し回路で読み出し
たデータを期待値と比較することにより読み出したデー
タの正誤を判定するため、メモリセルの検査を容易に行
うことができる。さらに、読み出しデータ判定回路で誤
りと判定されたデータのアドレスを冗長メモリセル選択
回路の不良メモリセルアドレス記憶部に記憶することに
より、出荷後やセットに組まれた後でも、読み出しデー
タ判定回路により誤りと判定されたデータを記憶してい
るメモリセルは、冗長メモリセル選択回路に不良メモリ
セルとして記憶され、それのアドレスが読み出しアドレ
スとして入力されたときには、メモリセルアレイ中の冗
長メモリセルが選択されることになる。このように、出
荷後やセットに組まれた後でも不良メモリセルと冗長メ
モリセルとを置き換えて良品とすることができる。
回路により、データ書き込み・読み出し回路で読み出し
たデータを期待値と比較することにより読み出したデー
タの正誤を判定するため、メモリセルの検査を容易に行
うことができる。さらに、読み出しデータ判定回路で誤
りと判定されたデータのアドレスを冗長メモリセル選択
回路の不良メモリセルアドレス記憶部に記憶することに
より、出荷後やセットに組まれた後でも、読み出しデー
タ判定回路により誤りと判定されたデータを記憶してい
るメモリセルは、冗長メモリセル選択回路に不良メモリ
セルとして記憶され、それのアドレスが読み出しアドレ
スとして入力されたときには、メモリセルアレイ中の冗
長メモリセルが選択されることになる。このように、出
荷後やセットに組まれた後でも不良メモリセルと冗長メ
モリセルとを置き換えて良品とすることができる。
【００１２】
【実施例】以下この発明の実施例について図１ないし図
４を参照しながら説明する。 〔第１の実施例；請求項１，２，５に対応〕図１はこの
発明の第１の実施例の半導体記憶装置の回路構成図であ
る。この半導体記憶装置において、従来例と異なるとこ
ろは、データ書き込み・読み出し回路５で読み出したデ
ータをデータ判定用外部期待値１１と比較してデータの
正誤を判定する読み出しデータ判定回路１０を設け、こ
の読み出しデータ判定回路１０が動作する読み出しデー
タ判定サイクルに入るために外部制御信号６を利用し、
読み出しデータ判定回路１０で誤りと判定されたデータ
のアドレスを冗長メモリセル選択回路３の不良メモリセ
ルアドレス記憶部に記憶するようにしたことである。な
お、従来例と同様、冗長メモリセルを含むメモリセルア
レイ１と、アドレスバッファ回路２と、入力されたアド
レスが内部の不良メモリセルアドレス記憶部に記憶され
たアドレスであるときに冗長メモリセルを選択する冗長
メモリセル選択回路３と、入力されたアドレスのメモリ
セルアレイ中の１つのメモリセルを選択するアドレスデ
コーダ４と、アドレスデコーダ４または冗長メモリセル
選択回路３により選択されたメモリセルに対しデータの
書き込みおよびデータの読み出しを行うデータ書き込み
・読み出し回路５とを備えている。なお、図１におい
て、図５と対応するものには同一の符号を付している。
４を参照しながら説明する。 〔第１の実施例；請求項１，２，５に対応〕図１はこの
発明の第１の実施例の半導体記憶装置の回路構成図であ
る。この半導体記憶装置において、従来例と異なるとこ
ろは、データ書き込み・読み出し回路５で読み出したデ
ータをデータ判定用外部期待値１１と比較してデータの
正誤を判定する読み出しデータ判定回路１０を設け、こ
の読み出しデータ判定回路１０が動作する読み出しデー
タ判定サイクルに入るために外部制御信号６を利用し、
読み出しデータ判定回路１０で誤りと判定されたデータ
のアドレスを冗長メモリセル選択回路３の不良メモリセ
ルアドレス記憶部に記憶するようにしたことである。な
お、従来例と同様、冗長メモリセルを含むメモリセルア
レイ１と、アドレスバッファ回路２と、入力されたアド
レスが内部の不良メモリセルアドレス記憶部に記憶され
たアドレスであるときに冗長メモリセルを選択する冗長
メモリセル選択回路３と、入力されたアドレスのメモリ
セルアレイ中の１つのメモリセルを選択するアドレスデ
コーダ４と、アドレスデコーダ４または冗長メモリセル
選択回路３により選択されたメモリセルに対しデータの
書き込みおよびデータの読み出しを行うデータ書き込み
・読み出し回路５とを備えている。なお、図１におい
て、図５と対応するものには同一の符号を付している。
【００１３】以上のように構成されるこの半導体記憶装
置について、以下その動作を説明するが、メモリセルへ
データの書き込み動作を行う場合は従来例と同様である
ため、その説明を省略する。メモリセルからデータの読
み出し動作を行う場合、まず、外部制御信号６により読
み出し状態にする。次に、外部アドレス７から読み出し
アドレスがアドレスバッファ回路２を経て冗長メモリセ
ル選択回路３に送られる。冗長メモリセル選択回路３で
は、送りこまれたアドレスが不良メモリセルアドレス記
憶部に記憶されたアドレスと異なるアドレスであればメ
モリセルアレイ１中の冗長メモリセルは選択されずに、
アドレスデコーダ４でメモリセルアレイ１中の選択する
べきメモリセルの選択を行う。また、送りこまれたアド
レスが不良メモリセルアドレス記憶部に記憶されたアド
レスと同じアドレスであれば、メモリセルアレイ１中の
冗長メモリセルを選択すると同時にアドレスデコーダ４
でのメモリセルの選択を禁止する。そして、選択された
アドレスのメモリセルからデータ書き込み・読み出し回
路５を通じて読み出されたデータ（以下「読み出しデー
タ」という）が、外部出力データ９として出力されると
ともに、読み出しデータ判定回路１０へ入力される。
置について、以下その動作を説明するが、メモリセルへ
データの書き込み動作を行う場合は従来例と同様である
ため、その説明を省略する。メモリセルからデータの読
み出し動作を行う場合、まず、外部制御信号６により読
み出し状態にする。次に、外部アドレス７から読み出し
アドレスがアドレスバッファ回路２を経て冗長メモリセ
ル選択回路３に送られる。冗長メモリセル選択回路３で
は、送りこまれたアドレスが不良メモリセルアドレス記
憶部に記憶されたアドレスと異なるアドレスであればメ
モリセルアレイ１中の冗長メモリセルは選択されずに、
アドレスデコーダ４でメモリセルアレイ１中の選択する
べきメモリセルの選択を行う。また、送りこまれたアド
レスが不良メモリセルアドレス記憶部に記憶されたアド
レスと同じアドレスであれば、メモリセルアレイ１中の
冗長メモリセルを選択すると同時にアドレスデコーダ４
でのメモリセルの選択を禁止する。そして、選択された
アドレスのメモリセルからデータ書き込み・読み出し回
路５を通じて読み出されたデータ（以下「読み出しデー
タ」という）が、外部出力データ９として出力されると
ともに、読み出しデータ判定回路１０へ入力される。
【００１４】読み出しデータ判定回路１０では、読み出
しデータと外部からのデータ判定用外部期待値１１（以
下「期待値データ」という）とを比較し、読み出しデー
タと期待値データとが同じであれば、読み出しデータは
正しいものと判断され、次の読み出しに移る。読み出し
データと期待値データとが異なれば、読み出しデータは
誤りと判断され、この選択されたアドレスのメモリセル
が不良であるので、冗長メモリセル選択回路３の不良メ
モリセルアドレス記憶部にこのアドレスを記憶し、以降
そのメモリセルは冗長メモリセルに置き換えられる。
しデータと外部からのデータ判定用外部期待値１１（以
下「期待値データ」という）とを比較し、読み出しデー
タと期待値データとが同じであれば、読み出しデータは
正しいものと判断され、次の読み出しに移る。読み出し
データと期待値データとが異なれば、読み出しデータは
誤りと判断され、この選択されたアドレスのメモリセル
が不良であるので、冗長メモリセル選択回路３の不良メ
モリセルアドレス記憶部にこのアドレスを記憶し、以降
そのメモリセルは冗長メモリセルに置き換えられる。
【００１５】以上述べたように、読み出しデータは、外
部出力データ９として出力されるとともに、読み出しデ
ータ判定回路１０によりそのデータの正誤が判定される
ことになるが、この半導体記憶装置が読み出しデータの
正誤を判定する読み出しデータ判定サイクルに入るため
の方法として、外部制御信号６によるものが考えられ
る。その一例を図２に示す。
部出力データ９として出力されるとともに、読み出しデ
ータ判定回路１０によりそのデータの正誤が判定される
ことになるが、この半導体記憶装置が読み出しデータの
正誤を判定する読み出しデータ判定サイクルに入るため
の方法として、外部制御信号６によるものが考えられ
る。その一例を図２に示す。
【００１６】図２において、／ＲＡＳ，／ＣＡＳ，／Ｗ
Ｅは、ＤＲＡＭに用いられている外部制御信号である。
通常、／ＲＡＳはロウアドレスの取り込み信号で、論理
電圧“Ｌ”時（“Ｈ”から“Ｌ”の遷移時）にアドレス
を取り込む。／ＣＡＳはカラムアドレスの取り込み信号
で、論理電圧“Ｌ”時（“Ｈ”から“Ｌ”の遷移時）に
アドレスを取り込む。／ＷＥは読み出し書き込み信号で
ある。／ＲＡＳ信号が論理電圧“Ｌ”，／ＣＡＳ信号が
論理電圧“Ｌ”のときに、／ＷＥ信号が論理電圧“Ｌ”
であれば書き込みサイクルであり、／ＷＥ信号が論理電
圧“Ｈ”であれば読み出しサイクルである。読み出しデ
ータ判定サイクルに入るための方法として、読み出しサ
イクルの／ＲＡＳ信号が論理電圧“Ｌ”で、／ＣＡＳ信
号が論理電圧“Ｈ”のときに、／ＷＥ信号が論理電圧
“Ｈ”であれば、読み出しデータ判定サイクルに入ると
いうものである。なお、図２では、書き込みサイクルＡ
と読み出しデータ判定サイクルＢとを示している。
Ｅは、ＤＲＡＭに用いられている外部制御信号である。
通常、／ＲＡＳはロウアドレスの取り込み信号で、論理
電圧“Ｌ”時（“Ｈ”から“Ｌ”の遷移時）にアドレス
を取り込む。／ＣＡＳはカラムアドレスの取り込み信号
で、論理電圧“Ｌ”時（“Ｈ”から“Ｌ”の遷移時）に
アドレスを取り込む。／ＷＥは読み出し書き込み信号で
ある。／ＲＡＳ信号が論理電圧“Ｌ”，／ＣＡＳ信号が
論理電圧“Ｌ”のときに、／ＷＥ信号が論理電圧“Ｌ”
であれば書き込みサイクルであり、／ＷＥ信号が論理電
圧“Ｈ”であれば読み出しサイクルである。読み出しデ
ータ判定サイクルに入るための方法として、読み出しサ
イクルの／ＲＡＳ信号が論理電圧“Ｌ”で、／ＣＡＳ信
号が論理電圧“Ｈ”のときに、／ＷＥ信号が論理電圧
“Ｈ”であれば、読み出しデータ判定サイクルに入ると
いうものである。なお、図２では、書き込みサイクルＡ
と読み出しデータ判定サイクルＢとを示している。
【００１７】以上のようにこの実施例によれば、出荷後
やセットに組まれた後でも、読み出しデータ判定回路１
０により誤りと判定された読み出しデータを記憶してい
るメモリセルは、冗長メモリセル選択回路３に不良メモ
リセルとして記憶され、以降、それのアドレスが読み出
しアドレスとして入力されたときには、メモリセルアレ
イ１中の冗長メモリセルが選択されることになる。この
ように、出荷後やセットに組まれた後でも不良メモリセ
ルと冗長メモリセルとを置き換えて良品とすることがで
きる。
やセットに組まれた後でも、読み出しデータ判定回路１
０により誤りと判定された読み出しデータを記憶してい
るメモリセルは、冗長メモリセル選択回路３に不良メモ
リセルとして記憶され、以降、それのアドレスが読み出
しアドレスとして入力されたときには、メモリセルアレ
イ１中の冗長メモリセルが選択されることになる。この
ように、出荷後やセットに組まれた後でも不良メモリセ
ルと冗長メモリセルとを置き換えて良品とすることがで
きる。
【００１８】〔第２の実施例；請求項３に対応〕図３は
この発明の第２の実施例の半導体記憶装置の回路構成図
である。この実施例は、第１の実施例とほぼ同じ構成で
あるが、読み出しデータ判定回路１０において、読み出
しデータと期待値データとを比較した結果の正誤のデー
タを、外部出力データ９として出力するようにしてい
る。そのため、製品の良品，不良品を容易に検出するこ
とができる。
この発明の第２の実施例の半導体記憶装置の回路構成図
である。この実施例は、第１の実施例とほぼ同じ構成で
あるが、読み出しデータ判定回路１０において、読み出
しデータと期待値データとを比較した結果の正誤のデー
タを、外部出力データ９として出力するようにしてい
る。そのため、製品の良品，不良品を容易に検出するこ
とができる。
【００１９】〔第３の実施例；請求項４に対応〕図４は
この発明の第３の実施例の半導体記憶装置の回路構成図
である。この実施例は、第１の実施例に対し、読み出し
データ判定回路１０で誤りと判定されたデータのアドレ
スを冗長メモリセル選択回路３の不良メモリセルアドレ
ス記憶部に記憶することの可・不可を判定し出力する冗
長置き換え可・不可判定回路１２が設けられている。す
なわち、読み出しデータ判定回路１０において、読み出
しデータと期待値データとが異なり、不良メモリセルを
冗長メモリセルに置き換えるときに、置き換えが可か不
可かを冗長置き換え可・不可判定回路１２により外部出
力データ９として出力するようにしている。そのため、
製品の冗長の可・不可を容易に検出することができる。
この発明の第３の実施例の半導体記憶装置の回路構成図
である。この実施例は、第１の実施例に対し、読み出し
データ判定回路１０で誤りと判定されたデータのアドレ
スを冗長メモリセル選択回路３の不良メモリセルアドレ
ス記憶部に記憶することの可・不可を判定し出力する冗
長置き換え可・不可判定回路１２が設けられている。す
なわち、読み出しデータ判定回路１０において、読み出
しデータと期待値データとが異なり、不良メモリセルを
冗長メモリセルに置き換えるときに、置き換えが可か不
可かを冗長置き換え可・不可判定回路１２により外部出
力データ９として出力するようにしている。そのため、
製品の冗長の可・不可を容易に検出することができる。
【００２０】
【発明の効果】この発明の半導体記憶装置は、読み出し
データ判定回路により、データ書き込み・読み出し回路
で読み出したデータを期待値と比較することにより読み
出したデータの正誤を判定するため、メモリセルの検査
を容易に行うことができる。さらに、読み出しデータ判
定回路で誤りと判定されたデータのアドレスを冗長メモ
リセル選択回路の不良メモリセルアドレス記憶部に記憶
することにより、出荷後やセットに組まれた後でも、読
み出しデータ判定回路により誤りと判定されたデータを
記憶しているメモリセルは、冗長メモリセル選択回路に
不良メモリセルとして記憶され、それのアドレスが読み
出しアドレスとして入力されたときには、メモリセルア
レイ中の冗長メモリセルが選択されることになる。この
ように、出荷後やセットに組まれた後でも不良メモリセ
ルと冗長メモリセルとを置き換えて良品とすることがで
きる。
データ判定回路により、データ書き込み・読み出し回路
で読み出したデータを期待値と比較することにより読み
出したデータの正誤を判定するため、メモリセルの検査
を容易に行うことができる。さらに、読み出しデータ判
定回路で誤りと判定されたデータのアドレスを冗長メモ
リセル選択回路の不良メモリセルアドレス記憶部に記憶
することにより、出荷後やセットに組まれた後でも、読
み出しデータ判定回路により誤りと判定されたデータを
記憶しているメモリセルは、冗長メモリセル選択回路に
不良メモリセルとして記憶され、それのアドレスが読み
出しアドレスとして入力されたときには、メモリセルア
レイ中の冗長メモリセルが選択されることになる。この
ように、出荷後やセットに組まれた後でも不良メモリセ
ルと冗長メモリセルとを置き換えて良品とすることがで
きる。
【図１】この発明の第１の実施例の半導体記憶装置を示
す回路構成図である。
す回路構成図である。
【図２】同実施例における外部制御信号の一例を示す波
形図である。
形図である。
【図３】この発明の第２の実施例の半導体記憶装置を示
す回路構成図である。
す回路構成図である。
【図４】この発明の第３の実施例の半導体記憶装置を示
す回路構成図である。
す回路構成図である。
【図５】従来の半導体記憶装置を示す回路構成図であ
る。
る。
１ メモリセルアレイ ２ アドレスバッファ回路 ３ 冗長メモリセル選択回路 ４ アドレスデコーダ ５ データ書き込み・読み出し回路 ６ 外部制御信号 ７ 外部アドレス ８ 外部入力データ ９ 外部出力データ １０ 読み出しデータ判定回路 １１ 外部期待値 １２ 冗長置き換え可・不可判定回路
Claims (5)
- 【請求項１】 冗長メモリセルを含むメモリセルアレイ
と、 前記メモリセルアレイ中の不良メモリセルのアドレスを
記憶する不良メモリセルアドレス記憶部を有し、入力さ
れたアドレスが前記不良メモリセルアドレス記憶部に記
憶されたアドレスであるときに前記メモリセルアレイ中
の冗長メモリセルを選択する冗長メモリセル選択回路
と、 入力されたアドレスが前記不良メモリセルアドレス記憶
部に記憶されたアドレスと異なるときにメモリセルアレ
イ中の１つのメモリセルを選択するアドレスデコーダ
と、 前記アドレスデコーダまたは冗長メモリセル選択回路に
より選択されたメモリセルに対しデータの書き込みおよ
びデータの読み出しを行うデータ書き込み・読み出し回
路とを備えた半導体記憶装置であって、 前記データ書き込み・読み出し回路で読み出したデータ
を期待値と比較することにより前記読み出したデータの
正誤を判定する読み出しデータ判定回路を設けたことを
特徴とする半導体記憶装置。 - 【請求項２】 読み出しデータ判定回路で誤りと判定さ
れたデータのアドレスを冗長メモリセル選択回路の不良
メモリセルアドレス記憶部に記憶するようにした請求項
１の半導体記憶装置。 - 【請求項３】 読み出しデータ判定回路での正誤の判定
結果を出力するようにした請求項１の半導体記憶装置。 - 【請求項４】 読み出しデータ判定回路で誤りと判定さ
れたデータのアドレスを冗長メモリセル選択回路の不良
メモリセルアドレス記憶部に記憶することの可・不可を
判定し出力する冗長置き換え可・不可判定回路を設けた
請求項２の半導体記憶装置。 - 【請求項５】 読み出しデータ判定回路を外部制御信号
により機能するようにした請求項１，請求項２，請求項
３または請求項４の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3309094A JPH05144290A (ja) | 1991-11-25 | 1991-11-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3309094A JPH05144290A (ja) | 1991-11-25 | 1991-11-25 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05144290A true JPH05144290A (ja) | 1993-06-11 |
Family
ID=17988818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3309094A Pending JPH05144290A (ja) | 1991-11-25 | 1991-11-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05144290A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08235892A (ja) * | 1994-12-29 | 1996-09-13 | Samsung Electron Co Ltd | 半導体メモリ装置の欠陥セル救済方法とその回路 |
-
1991
- 1991-11-25 JP JP3309094A patent/JPH05144290A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08235892A (ja) * | 1994-12-29 | 1996-09-13 | Samsung Electron Co Ltd | 半導体メモリ装置の欠陥セル救済方法とその回路 |
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