KR100324155B1

KR100324155B1 - 워드선다중선택가능한반도체기억장치및그시험방법

Info

Publication number: KR100324155B1
Application number: KR1019980014137A
Authority: KR
Inventors: 가즈미 고지마; 도시야 우치다; 마코토 야나기사와
Original assignee: 아끼쿠사 나오유끼; 후지쯔 가부시키가이샤
Priority date: 1997-05-30
Filing date: 1998-04-21
Publication date: 2002-03-08
Also published as: EP0884735A3; EP0884735A2; US6215712B1; DE69822368D1; US5995429A; DE69822368T2; KR19980086628A; EP0884735B1

Abstract

본 발명의 시험 동작이 가능한 반도체 기억 장치는 일단 선택되면 리셋될 때까지는 활성 상태를 유지하는 복수의 워드 드라이버를 구비한다. 이 반도체 기억 장치는 시험 동작 동안에는 복수의 워드 드라이버 중 하나 이상의 워드 드라이버를 순차로 선택하여, 선택된 워드 드라이버에 대응하는 워드선을 동시에 활성화하는 제어 회로를 더 구비한다.

Description

워드선 다중 선택 가능한 반도체 기억 장치 및 그 시험 방법{SEMICONDUCTOR MEMORY DEVICE CAPABLE OF MULTIPLE WORD-LINE SELECTION AND METHOD OF TESTING SAME}

본 발명은 일반적으로 반도체 기억 장치에 관한 것이며, 상세하게는 메모리 셀의 검사 기능을 가지고 있는 반도체 기억 장치에 관한 것이다.

DRAM과 같은 반도체 기억 장치는 데이타 기억 용량에 있어서 메모리 셀이 정상으로 기능하는지의 여부를 체크하기 위한 검사 단계를 거친다. 이러한 검사는 제품의 출하전에 제조원으로 행해진다. 디스터브 시험이라고 불리는 이 시험에서는 특정 워드선을 활성화하여, 메모리 셀에 "0" 또는 "1"의 데이타를 기록한다. 다음에 그 워드선을 비활성화하고, 부근의 워드선의 활성화/비활성화를 반복한다. 그 후, 다시 그 워드선을 활성화하여, 최초에 기억시킨 메모리 셀의 데이타가 정확하게 판독될 수 있는지의 여부를 체크한다. 이 테스트에 의해서, 어떤 워드선의 메모리 셀의 데이타가 주변의 워드선을 구동하는 것에 영향을 받는지의 여부를 검사할 수 있다.

종래의 DRAM에서는, 로우 어드레스를 래치하는 로우 어드레스 래치 회로가 각 뱅크마다 1개씩 설치된다. 따라서, 소정의 뱅크가 활성화 될 때에, 그 뱅크 내에서는 하나의 로우 어드레스밖에 액세스할 수 없다. 이와 같이, 종래의 DRAM에서 한번에 활성시킬 수 있는 워드선의 갯수는 1개이기 때문에, 각각의 워드선에 대해상기 디스터브 시험을 실시할 때에는 각 워드선을 1개씩 연속적으로 선택하여 활성화/비활성화를 반복하여 행할 필요가 있다.

집적 회로 기술의 발전에 따라서, DRAM의 대용량화가 가능하고 DRAM 내부의 워드선의 개수도 증가하고 있다. 이러한 대용량의 DRAM에 있어서는, 1개의 DRAM을 검사하기 위해서 소비되는 시간이 불필요하게 방대해지므로, 검사 시간을 단축하는 기술이 요망되고 있다.

검사 시간은 복수의 워드선을 검사 모드 동안, 동시에 활성화시킴으로써 단축할 수 있다. 이러한 동시 활성화는 다음과 같은 방식으로 용이하게 얻을 수 있다.

로우 어드레스 디코더가 DRAM 내에 제공되어, 하나의 워드선을 선택하기 위해 공급되는 로우 어드레스를 디코딩한다. 통상, 이러한 어드레스 디코더는 로우 어드레스 신호로서 상보 신호를 수신한다. 즉, 로우 어드레스가 3 비트(A1, A2, A3)로 된 1 세트로써 표현되는 경우, 로우 어드레스 디코더는 A1, A2, A3를 나타내는 신호는 물론이고 /A1, /A2, /A3를 나타내는 신호까지도 수신한다. 디코딩을 위해 NAND 회로가 로우 어드레스 디코더 내부에 제공되며, 이 NAND 회로는 각각 A1, A2, A3, /A1, /A2, /A3에서 선택되는 3 비트의 대응 선택 신호를 수신한다. 예를 들자면, 어떤 NAND 회로는 /A1, A2, /A3를 수신한다. 이 NAND 회로는 (A1, A2, A3)가 (0, 1, 0)일 때만 LOW 신호를 출력한다. 이와 같이, 각각의 NAND 회로는 대응하는 로우 어드레스를 나타내는 출력 신호를 발생시킨다.

상보 신호가 있는 로우 어드레스 디코더를 사용하면, 복수의 워드선을 동시에 활성화하는 것이 비교적 용이해진다. 예컨대, A3와 /A3를 모두 HIGH가 되게 함으로써 이러한 활성화를 행한다. 이 경우에, 로우 어드레스 (1, 1, 0)과 (1, 1, 1)에 대응하는 2개의 워드선이 동시에 활성화된다. 마찬가지로, A2, /A2, A3, /A3를 HIGH로 하면, 4개의 워드선이 활성화된다.

이와 같이, 상보 신호를 로우 어드레스 디코더에 공급하면, 복수의 워드선을 동시에 선택할 수 있다.

그러나, 칩 크기를 축소하기 위해서는 로우 어드레스 디코더에 제공되는 DRAM 칩이 오직 정(+)의 논리 신호만을 수신할 필요가 있다. 다시 말하면, 상보 신호 /A1, /A2, /A3가 없이 A1, A2, A3만을 수신해야 한다. 이러한 DRAM에 있어서, 복수의 워드선을 동시에 활성화하는 간단한 방법은 없다.

칩 크기의 축소에 관한 요구가 증가함에 따라, 정의 논리 신호만을 수신하는 DRAM이 로우 어드레스 디코더에 더 많이 제공될 것이다. 이러한 필요성에 근거하여, 검사 시간의 단축을 위해 복수의 워드선을 동시에 활성화할 수 있는 방법을 모색할 필요가 있다.

따라서, 반도체 기억 장치에 있어서, 메모리 셀의 검사 시간을 단축시킬 필요가 있다.

따라서, 본 발명의 목적은 상기한 요구를 달성할 수 있는 반도체 기억 장치를 제공하는 것에 있다.

본 발명의 보다 구체적인 목적은 메모리 셀의 검사 시간을 단축할 수 있는반도체 기억 장치를 제공하는 것에 있다.

도 1은 본 발명에 의한 DRAM의 블록도.

도 2는 도 1의 워드선 제어 유닛의 일부를 나타내는 블록도.

도 3은 타이밍 제어 유닛 및 용장 선택 유닛의 회로도.

도 4는 용장 워드 드라이버와 워드 드라이버 중 하나의 회로도.

도 5의 (a) 내지 도 5의 (i)는 복수의 워드선을 동시에 활성화하는 동작을 나타내는 타이밍 차트.

도 6은 복수의 워드선을 동시에 활성화한 경우의 디스터브 검사를 설명하기 위한 도면.

도 7은 DRAM의 각 뱅크에 있어서 로우 어드레스가 복수의 블록으로 분할되고, 각 블록에 관하여 워드선 선택이 제어되는 경우의 워드선 제어 유닛의 일부를 나타내는 블록도.

도 8은 특정 타입의 결함 셀의 불량 동작을 설명하기 위한 도면.

도 9는 반도체 기억 장치에 있어서 결함 셀을 시험하는 종래의 방법을 나타내는 흐름도.

도 10은 본 발명에 따라 결함 셀을 검출하는 방법을 실행하는 시스템의 블록도.

도 11은 반도체 기억 장치(MD)의 구성을 나타내는 블록도.

도 12는 도 11의 워드 디코더의 일부를 나타내는 블록도.

도 13은 타이밍 제어 유닛 및 용장 선택 유닛의 회로도.

도 14는 도 3의 용장 워드 드라이버와 워드 드라이버 중 하나의 회로도.

도 15의 (a) 내지 도 15의 (i)는 복수의 워드선을 동시에 활성화하는 동작을 나타내는 타이밍 차트.

도 16은 본 발명에 따라 셀 결함을 검출하는 시험 방법을 나타내는 흐름도.

도 17은 복수의 워드선을 동시에 선택적으로 활성화하는 경우의 동작을 설명하는 도면.

도 18은 실제 셀 및 용장셀에 대한 셀 검사를 설명하기 위한 도면.

도 19는 실제 셀 및 용장셀에 대한 셀 결함을 검출하는 본 발명에 따른 시험 방법을 나타내는 흐름도.

도 20은 용장 워드선의 중복 선택을 행하는 처리를 나타내는 흐름도.

<도면의 주요 부분에 대한 부호의 설명>

11, 203 : 어드레스 버퍼

12 : 명령 버퍼

13, 202 : 명령 디코더

14 : 로우 제어 유닛

15, 222 : 워드 디코더

16 : 메모리 셀 회로

17, 221 : 컬럼 디코더

18 : 컬럼 제어 유닛

20 : 워드선 제어 유닛

21, 208 : 뱅크

31 : 타이밍 제어 유닛

32, 32A : 용장 선택 유닛

33 : 용장 워드 드라이버

34 : 워드 드라이버

35 : 블록 선택 유닛

61 : 디코딩 유닛

62 : 래치 회로

201 : 클록 버퍼

204 : I/O 데이타 버퍼

205 : 제어 신호 래치 회로

206 : 모드 레지스터

207 : 컬럼 어드레스 카운터

209 : 테스트 모드 판정 회로

210 : 테스트 모드 디코더

211 : 워드선 다중 선택 유닛

212 : 용장 워드선 선택 유닛

본 발명의 상기한 목적을 달성하기 위해서, 시험 동작을 행할 수 있는 반도체 기억 장치는 워드 드라이버가 선택되면 이 워드 드라이버가 리셋될 때까지 워드선을 활성 상태로 유지하는 복수의 워드 드라이버와, 상기 시험 동작 동안에 상기 복수의 워드 드라이버를 1개 이상 연속적으로 선택하여, 선택된 워드 드라이버에 대응하는 워드선을 동시에 활성 상태로 하는 제어 회로를 포함한다.

상기 반도체 기억 장치에서, 상기 복수의 워드 드라이버는 한번 선택되면 리셋될 때까지 워드선의 활성 상태를 유지하기 때문에, 1개 이상의 워드 드라이버를 연속적으로 선택하는 것으로 워드선의 다중 선택 및 활성화를 실현할 수 있다. 이 때문에, 한 번에 1개의 워드선만을 활성화할 수 있던 경우에 비해 메모리 셀의 검사에 소요되는 시간을 대폭으로 단축하는 것이 가능하게 된다.

본 발명의 하나의 특징에 따른 반도체 기억 장치에 있어서는, 상기 복수의 워드 드라이버는 각각 리셋될 수 있는 래치 회로를 구비한다. 이 래치 회로는 대응하는 워드 드라이버의 선택 상태를 래치함으로써, 상기 워드 드라이버의 활성 상태를 유지할 수 있다.

본 발명의 또다른 특징에 따른 반도체 기억 장치에 있어서는, 복수의 워드 드라이버는 로우 어드레스를 지시하는 신호에 의해서 1개가 선택되고, 타이밍 펄스에 의해서 선택 상태가 래치된다.

본 발명의 또다른 특징에 따른 반도체 기억 장치에 있어서는, 시험 동작시에는 워드선 다중 선택을 가능하게 하고, 통상의 동작시에는 워드선 다중 선택을 막는 워드선 다중 선택 회피 회로가 설치되기 때문에, 시험 동작시에는 워드선의 다중 선택을 가능하게 하면서, 통상의 동작시에는 오직 1개의 워드선만이 활성화될 수 있다.

본 발명의 또다른 특징에 따른 반도체 기억 장치에 있어서는, 활성 상태에 있는 1개 이상의 워드선을 프리차지 명령을 입력함으로써 동시에 비활성화할 수 있다.

본 발명의 또다른 특징에 따른 반도체 기억 장치에 있어서는, 시험 동작 동안에도 용장 워드 드라이버를 이용하여 용장 메모리 셀에 관한 메모리 셀의 검사를 행할 수 있다.

본 발명의 또다른 특징에 따른 반도체 기억 장치에 있어서는, 반도체 기억 장치의 워드선 다중 선택 기능을 이용하여 복수의 워드선을 다중 방식으로 연속적으로 활성화함으로써 상기 복수의 워드선이 동시에 활성 상태에 유지될 수 있도록 한다. 이것은 활성화된 워드선이 주위의 워드선의 메모리 셀에 영향을 미치는지의 여부를 체크하기 위해 행해진다. 워드선의 다중 활성화로 인해, 결함 셀 검사에 소요되는 검사 시간이 대폭으로 단축될 수 있다.

본 발명의 또다른 특징에 있어서, 다중 방식으로 활성화되는 워드선의 주위 워드선의 메모리 셀에 미리 데이타를 기록해 두고, 이 데이타를 상기 메모리 셀로부터 판독하여 워드선의 활성화에 의한 데이타 변화가 있는지의 여부를 체크한다.

본 발명의 또다른 특징에 있어서, 상기 워드선이 활성화되어 유지되는 기간에 제한이 있는 경우에도, 워드선의 활성화/비활성화를 여러 차례 반복할 수 있으므로, 워드선 활성화에 관한 총 시간 간격을 축적한다.

본 발명의 또다른 특징에 있어서는, 워드선의 활성화 시간에 제한이 있는 경우라도, 워드선의 활성화/비활성화를 여러 차례 반복하는 것으로, 워드선이 활성화되어 있는 시간을 누적하여 길게 할 수 있다.

본 발명의 또다른 특징에 있어서는, 워드선의 활성화/비활성화를 반복하는 시간은 메모리 셀의 재생 주기와 대략 같은 시간 간격 만큼 실행된다. 재생 주기와 같은 시간이 경과한 후에도 셀의 불량 동작이 검출되지 않으면, 통상의 동작상 하등의 문제가 없기 때문에, 필요한 최소한의 시간만을 들여 시험을 실행하는 것이 가능하게 된다.

본 발명의 또다른 특징에 있어서는, 복수의 뱅크에 대하여 워드선 활성화/워드선 비활성화를 뱅크 인터리브(interleave) 방식으로 실행하기 때문에, 셀 결함을 검출하는 시험에 소요되는 시간을 더욱 단축할 수 있다.

본 발명의 또다른 특징에 있어서는, 실제 셀의 워드선에 대해서와 마찬가지로, 용장 셀의 용장(冗長) 워드선에 대해서도 다중 선택 활성화를 적용한다. 따라서, 실제의 셀 뿐만 아니라, 용장 셀에 대해서도 시험을 단시간에 실행할 수 있다.

본 발명의 다른 목적 및 특징들은 첨부한 도면과 함께 이하의 상세한 설명을 참조함으로써 분명하게 이해될 수 있을 것이다.

이하에, 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명한다.

도 1은 본 발명에 의한 DRAM의 구성도이다.

도 1의 DRAM(10)은 어드레스 버퍼(11), 명령 버퍼(12), 명령 디코더(13), 로우 제어 유닛(14), 워드 디코더(15), 메모리 셀 회로(16), 컬럼 디코더(17) 및 컬럼 제어 유닛(18)을 포함한다. 도 1은 본 발명에 의한 워드선 제어를 설명하기 위해서 명령계의 신호 경로 및 어드레스계의 신호 경로만을 나타내는 것으로, 데이타 신호의 입출력 경로는 생략하였다.

도 1의 DRAM(10)에 있어서, 로우 제어 유닛(14) 및 워드 디코더(15)로 이루어지는 워드선 제어 유닛(20)은 종래의 DRAM과는 다르다. 본 발명의 DRAM(10)에서, 워드선 제어 유닛(20)은 메모리 셀 검사시에는 복수의 워드선을 동시에 선택적으로 활성화할 수 있다. 워드선 제어 유닛(20)의 상세한 구성에 관해서는 후술하기로 한다.

도 1의 DRAM(l0)에 있어서, 어드레스 버퍼(11)에 입력된 어드레스 신호는 로우 어드레스 액세스를 제어하기 위한 로우 제어 유닛(14)과, 컬럼 어드레스 액세스를 제어하기 위한 컬럼 제어 유닛(18)에 공급된다. 명령 버퍼(12)에 입력되는 명령 신호는 명령 디코더(13)에 의해 디코딩되고, 로우 제어 유닛(14)과 컬럼 제어 유닛(18)을 명령 신호의 내용에 따라서 제어한다.

로우 제어 유닛(14)은 워드 디코더(15)를 제어하여 워드선을 선택적으로 활성화한다. 이러한 동작에 기초하여 선택적으로 활성화된 워드선의 메모리 셀이 메모리 셀 회로(16)내에서 선택되어, 이 선택된 메모리 셀에 관한 로우 어드레스 액세스 동작이 실행된다. 컬럼 제어 유닛(18)은 컬럼 디코더(17)를 제어하여 컬럼 선택선을 선택한다. 이로써, 선택된 로우 어드레스에 직교하는 방향에서 컬럼 어드레스를 선택하는 것으로 컬럼 어드레스 액세스를 행할 수 있다. 이와 같이, 로우 어드레스와 컬럼 어드레스를 지정함으로써, 메모리 셀 회로(16) 내에서 매트릭스형으로 배치된 메모리 셀 중의 소정의 위치에 있는 메모리 셀에 액세스할 수 있다.

로우 제어 유닛(14), 워드 디코더(15), 메모리 셀 회로(16), 컬럼 디코더(17) 및 컬럼 제어 유닛(18)은 복수의 뱅크(21)의 각 뱅크마다에 제공된다. 종래의 DRAM에 있어서는, 각 뱅크의 로우 제어 유닛이 로우 어드레스를 래치하는 로우 어드레스 래치 회로를 오직 1개만 구비하고 있어, 각 뱅크에서 1개의 워드선만이 선택될 수 있다.

본 발명에서 있어서, 워드 디코더(15)는 각 워드선마다 해당 워드선이 선택되어있는지의 여부를 나타내는 래치 회로를 구비하고 있고, 메모리 셀 검사시에는 복수의 워드선을 선택 활성화할 수 있다.

도 2는 도 1의 워드선 제어 유닛(20)의 일부를 나타내는 블록도이다. 도 1의 워드선 제어 유닛(20)은 도 2에 표시되는 구성을 제외하고는 종래 기술의 구성과 같고, 도 2는 본 발명에 관련한 부분만을 나타낸다.

도 2의 워드선 제어 유닛(20)은 타이밍 제어 유닛(31), 용장 선택 유닛(32), 용장 워드 드라이버(33) 및 복수의 워드 드라이버(34)를 포함한다.

타이밍 제어 유닛(31)은 뱅크 어드레스 디코딩 신호, 타이밍 신호 및 테스트 신호를 수취한다. 이들 신호들은 종래 기술에서 이용되는 것과 동일한 신호이고, 뱅크 어드레스 디코딩 신호는 해당 뱅크가 선택되었을 때에 HIGH가 된다. 테스트 신호는 테스트 명령이 도 1의 DRAM(10)에 입력되면, 메모리 셀 검사를 나타내는 것으로서 HIGH가 된다. 타이밍 신호는 워드선을 활성화하는 타이밍을 지시하는 신호이다. 타이밍 제어 유닛(31)은 해당 뱅크가 선택되면, 워드선을 활성화하는 타이밍을 지시하는 타이밍 신호를 용장 선택 유닛(32)에 공급한다.

용장 선택 유닛(32)은 용장 선택 신호가 HIGH인 경우, 타이밍 제어 유닛(31)으로부터의 타이밍 펄스를 용장 워드 드라이버(33)에 공급하고, 용장 선택 신호가 LOW인 경우에는 타이밍 제어 유닛(31)으로부터의 타이밍 펄스를 복수의 워드 드라이버(34)에 공급한다. 용장 워드 드라이버(33)는 불량인 메모리 셀을 대신하는 대체 메모리 셀(용장 메모리 셀)을 액세스하기 위한 워드 드라이버이다. 불량인 메모리 셀로의 액세스가 시도될 때에는, 종래 기술에서와 동일한 용장 선택 신호에 의해서 용장 선택 유닛(32)이 그 액세스처를 불량 메모리 셀에서 용장 워드 드라이버(33)의 용장 메모리 셀로 전환한다.

용장 워드 드라이버(33) 및 복수의 워드 드라이버(34)는 각각 1비트의 래치 회로를 구비하고 있고, 일단 해당 로우 어드레스가 선택되면, 리셋될 때까지는 출력인 워드선을 활성 상태로 유지한다. 용장 워드 드라이버(33)는 용장 선택 신호가 HIGH인 동안에 타이밍 펄스가 공급되면, 워드선을 활성 상태로 한다. 복수의 워드 드라이버(34)는 로우 어드레스 디코딩 신호 RAD가 HIGH인 동안에 타이밍 펄스가 공급되면, 워드선을 활성 상태로 한다. 로우 어드레스 디코딩 신호 RAD는 디코딩된 로우 어드레스를 나타내는 신호이고, 선택된 로우 어드레스에 대응하는 1개만이 HIGH가 된다.

도 3은 타이밍 제어 유닛(31) 및 용장 선택 유닛(32)의 회로 구성을 나타내는 회로도이다.

타이밍 제어 유닛(31)은 NAND 회로(41∼43), 지연소자(44), OR 회로(45) 및 인버터(46, 47)를 포함한다. 뱅크 어드레스 디코딩 신호 및 테스트 신호가 HIGH 상태인 동안에 타이밍 신호의 HIGH 펄스가 도달하면, NAND 회로(41)의 출력은 LOW가 된다. 따라서, 인버터(46)를 통해 HIGH 펄스가 용장 선택 유닛(32)에 공급된다.

리셋 신호 RST는 통상 HIGH이다. NAND 회로(41)의 출력이 LOW가 되는 경우, NAND 회로(42, 43)로 구성되는 래치 회로는 HIGH 출력을 래치한다. 래치 회로의 HIGH 출력 신호는 지연 소자(44)에 의해 지연되어, 인버터(47)를 통해 LOW 신호로서 OR 회로(45)에 공급된다. 따라서, 메모리 셀 검사 동작이 아닌 테스트 신호가 LOW 레벨이 되는 통상의 동작인 경우에는, 타이밍 신호가 한번 입력되면 OR 회로(45)의 출력은 LOW로 되어 유지되기 때문에, 그 이후의 타이밍 신호의 HIGH 펄스는 NAND 회로(41)를 통과하지 않는다. 이로써, 통상의 동작 동안에 워드선이 1개 이상 동시에 선택되는 것을 방지할 수 있다. 즉, 워드선의 다중 선택을 회피할 수 있다.

통상의 동작 동안에 리셋 신호 RST가 LOW가 되면, NAND 회로(42, 43)로 구성되는 래치 회로는 LOW 출력을 래치한다. 이러한 경우에, 인버터(47)로부터 OR 회로(45)에 공급되는 신호는 HIGH가 되고, NAND 회로(41)는 다음 타이밍 신호의 HIGH 펄스를 통과시킨다.

테스트 동작시에, 테스트 신호는 HIGH이기 때문에, 1개 이상의 워드선 선택을 회피하기 위한 피드백 루프의 작용이 무력하게 되므로, NAND 회로(41)는 타이밍신호의 HIGH 펄스를 모두 통과시킬 수 있다.

용장 선택 유닛(32)은 AND 회로(51), NOR 회로(52) 및 인버터(53)를 포함한다. 용장 선택 신호가 HIGH인 경우, NOR 회로(52)의 출력은 항상 LOW에 유지되고, AND 회로(51)의 출력은 타이밍 제어 유닛(31)으로부터의 HIGH 펄스를 통과시켜 출력 신호로서 이 HIGH 펄스를 공급한다. 반대로 용장 선택 신호가 LOW인 경우에는, AND 회로(51)의 출력은 항상 LOW에 유지되고, NOR 회로(52)의 출력은 타이밍 제어 유닛(31)으로부터 공급되는 HIGH 펄스가 된다. AND 회로(51)의 출력은 용장 워드 드라이버(33)에 공급되고, NOR 회로(52)의 출력은 워드 드라이버(34)에 공급된다.

도 4는 용장 워드 드라이버(33) 및 워드 드라이버(34)의 회로 구성을 나타내는 회로도이다. 도 4의 워드 드라이버(34)(혹은 용장 워드 드라이버(33))는 디코딩 유닛(61), 래치 회로(62), 워드 드라이버 리셋용 NMOS 트랜지스터(63) 및 인버터(64, 65)를 포함한다. 디코딩 유닛(61)은 로우 어드레스 디코딩 신호 RAD와 타이밍 신호가 HIGH가 될 때에 래치 회로(62)의 입력을 LOW로 한다. 래치 회로(62)는 이 LOW 입력을 수신하면 HIGH 출력을 래치한다. 래치 회로(62)의 HIGH 출력은 인버터(64, 65)를 통해 워드선에 공급된다.

디코딩 유닛(61)은 NMOS 트랜지스터(71, 72)를 포함한다. 래치 회로(62)는 PMOS 트랜지스터(73, 74)와 NMOS 트랜지스터(75, 76)를 포함한다. 이 트랜지스터들에 의해서 상기에 기술된 동작을 실행할 수 있다.

도 4에 도시된 워드 드라이버는 한번 선택되면 리셋 신호 WRST에 의해 리셋될 때까지, 워드선에 HIGH 레벨의 전압을 출력하는 것을 계속한다. 이로써, 메모리셀 검사시에 복수의 워드선을 동시에 활성화하는 것이 가능하여진다. 또 리셋 신호 WRST는 프리차지 동작에 동기하여 HIGH가 되는 신호여도 좋다.

도 5의 (a) 내지 도 5의 (i)는 복수의 워드선을 동시에 활성화하는 동작을 나타내는 타이밍 차트이다.

테스트 명령 TEST을 도 1의 DRAM(l0)에 입력한 후에, 워드선을 활성화하기 위해 복수의 활성화 명령 ACTV를 연속하여 입력한다. 각각의 활성화 명령 ACTV가 입력될 때에, 타이밍 신호의 HIGH 펄스가 클록 신호 CLK에 동기하여 도 2의 타이밍 제어 유닛(31)에 입력된다. 또한, 활성화 명령 ACTV에 동기하여 로우 어드레스 RA1∼RA5를 입력한다.

타이밍 제어 유닛(31)에 입력된 HIGH 펄스는 용장 워드 드라이버(33) 또는 복수의 워드 드라이버(34)에 공급된다. 그 결과, 로우 어드레스 RAl∼RA5에 대응하는 5개의 워드 드라이버가 연속적으로 선택되어, 그 출력인 대응 워드선 WLl∼WL5가 순차로 HIGH가 된다. HIGH 레벨로 된 워드선 WLl∼WL5는 프리차지 명령 PRE에서 리셋된다.

이상과 같이 하여, 테스트 동작시에 복수의 워드선을 동시에 활성화하는 것이 가능하여진다.

도 6은 복수의 워드선을 동시에 활성화한 경우의 디스터브 검사를 설명하는 도면이다.

도 6은 도 1의 메모리 셀 회로(16)의 내부에서의 워드선과 주변의 구성을 나타내는 도면이다. 도 6에 도시된 바와 같이, 워드선 WL1∼WLn의 각각은 셀 게이트트랜지스터(81)의 게이트에 접속된다. 워드선 WL1∼WLn 중 1개의 워드선이 선택적으로 활성화되면, 선택된 워드선에 접속된 셀 게이트 트랜지스터(81)가 도통된다. 셀 게이트 트랜지스터(81)가 도통되면, 메모리 셀(82)에 기억된 데이타가 비트선 BL에 판독된다. 데이타 기록 동작의 경우에는 이와 역순이다.

본 발명에서는, 메모리 셀 검사시에 복수의 워드선에 대하여 디스터브 시험을 실시할 수 있다. 소정 개수의 간섭 워드선마다 선택된 워드선을 검사 대상으로 할 수 있지만, 설명을 위해 격행의 워드선을 검사한다고 가정한다. 이 경우, 도 2의 워드 드라이버(34)에 의해서, 워드선 WLl∼WLn 중 예컨대, 워드선 WL2가 선택적으로 활성화된다. 비트선 BL에 데이타를 공급하여, 활성화된 워드선에 대응하는 메모리 셀(82)에 데이타를 기록한다. 데이타 기록 동작이 종료하면, 워드선 WL2를 비활성화한다. 이 활성화/비활성화의 일련의 동작을 짝수 번호의 워드선 WL2, WL4, ...에 대하여 연속적으로 행한다.

다음에, 홀수 번호의 워드선 WL1, WL3, ...을 동시에 활성화시키고, 활성화/비활성화의 동작을 몇회 반복한다. 이 동작의 종료후, 짝수 번호의 워드선 WL2, WL4, ...을 1개씩 연속적으로 활성/비활성화시켜, 각 워드선에 대응하는 메모리 셀(82)의 데이타를 판독한 다음, 최초에 기록한 데이타가 정확하게 판독되었는지의 여부를 체크한다. 이로써, 복수의 워드선에 대한 디스터브 검사를 동시 진행적으로 실행할 수 있다.

본 발명에 있어서, 복수의 워드선을 활성화하는 경우에 각 워드선의 활성화는 상승 에지 타이밍과 동시에 발생하는 것이 아니고, 도 5의 (e) 내지 도 5의 (i)에 도시된 바와 같이, 각 워드선을 연속적으로 상승시키는 것이다. 따라서, m개의 워드선을 동시에 활성화하기 위해서는, 1 클록 사이클마다 1개의 워드선이 상승되는 경우에, 총 m개의 사이클이 필요하다. 그러나, 종래와 같이 한 번에 워드선을 1개씩밖에 활성화할 수 없었던 경우에는, 1개의 워드선이 활성화된 이후부터 다음 워드선이 활성화될 때까지 1사이클 이상 걸린다. 따라서, 본 발명과 같이 다중 워드선 선택을 행함으로써 검사 시간을 대폭 단축할 수 있다.

도 7은 DRAM(l0)의 각 뱅크(21)에 있어서 로우 어드레스가 복수의 블록으로 분할되고, 각 블록마다 워드선 선택이 제어되는 경우의 워드선 제어 유닛(20)의 일부를 나타내는 블록도이다. 도 7에 있어서, 도 2와 동일한 구성 요소는 동일한 번호로 참조되고 그 설명은 생략하기로 한다.

도 7에 있어서는, 도 2에 표시되는 용장 선택 유닛(32)를 대신해서 용장 선택 유닛(32A)이 설치되고, 블록 선택 유닛(35)이 추가로 제공된다.

블록 선택 유닛(35)은 해당 블록이 선택되었을 때에만 HIGH가 되는 블록 어드레스 디코딩 신호를 수신하고, 타이밍 제어 유닛(31)으로부터 타이밍 펄스를 수신한다. 타이밍 펄스가 HIGH가 되면, 블록 선택 유닛(35)은 블록 어드레스 디코딩 신호를 래치한다. 이러한 방식으로, 해당 블록이 선택되고 또한 타이밍 펄스가 HIGH가 되었을 때, 블록 선택 유닛(35)은 HIGH 신호를 출력한다.

용장 선택 유닛(32A)은 블록 선택 유닛(35)으로부터의 출력이 HIGH인 경우만 출력을 공급한다. 용장 선택 유닛(32A)은 용장 선택 신호가 HIGH인 경우에는 타이밍 제어 유닛(31)으로부터의 타이밍 펄스를 용장 워드 드라이버(33)에 공급하고,용장 선택 신호가 LOW인 경우에는 타이밍 제어 유닛(31)으로부터의 타이밍 펄스를 복수의 워드 드라이버(34)에 공급한다. 블록 선택 유닛(35)으로부터의 출력이 LOW인 경우에는 용장 선택 회로(32A)는 출력을 공급하지 않는다.

블록 선택 유닛(35)은 단순한 구성으로 실현되는 래치 회로이고, 용장 선택 유닛(32A)는 당업자가 용이하게 실시할 수 있는 단순한 논리 회로이기 때문에, 그 상세한 구성에 관해서는 설명을 생략하기로 한다.

이하에, 메모리 셀의 검사 방법에 관하여 상세히 설명한다.

DRAM(dynamic random access memory) 및 SDRAM(synchronous DRAM) 등의 반도체 기억 장치는 종횡으로 이루어진 매트릭스 형태로 배열되는 메모리 셀에 데이타를 기억한다. 이러한 반도체 기억 장치에 있어서는, 제조원으로 각 메모리 셀의 동작에 관하여 시험을 행하여, 불량 동작을 보이는 결함 메모리 셀을 제거하거나 시험 결과에 따라서 불량 반도체 기억 장치를 리젝트할 필요가 있다. 일반적으로, 메모리 셀의 동작을 시험하기 위해서는, 데이타를 셀에 기록한 후에 상기 메모리 셀에서 데이타를 판독하고, 기록한 데이타와 동일한 데이타가 판독되는지의 여부를 체크한다.

결함 셀이 나타내는 불량 동작에는 몇가지 종류가 있다. 이중에서 어떤 한 종류의 결함 셀은 그 셀 자체의 기록/판독 동작에서는 불량 동작을 나타내지 않지만, 그 셀에 대응하는 워드선을 장시간 활성화하면, 주변의 비결함 셀에 기억된 데이타가 반전되어 버린다고 하는 불량 동작을 나타낸다.

도 8은 이러한 결함 셀의 불량 동작을 설명하기 위한 도면이다.

커패시터로 구성되는 셀(303)에 데이타"1"을 기록하는 경우에는, 워드선 WL1을 선택적으로 활성화하여 HIGH로 하면, 센스 앰프 회로(300)에 격납된 데이타 "1"이 비트선(BL1) 및 트랜지스터(301)를 통해 셀(303)에 기억된다. 셀(303)에 데이타 "1"이 기억된 상태에서, 워드선(WL2)을 선택적으로 활성화하여 HIGH로 한 다음, 예컨대, 데이타 "0"을 비트선(BL2) 및 트랜지스터(302)를 통해 셀(304)에 기록한다. 셀(304)로부터 데이타를 판독하기 위해서는, 워드선(WL2)을 선택적으로 활성화하고, 트랜지스터(302) 및 비트선(BL2)을 통해 센스 앰프 회로(300)에 데이타를 전송한다.

이와 같이 셀(303)에 데이타 "1"이 기억된 상태에서, 셀(304)에 대한 데이타 기록/판독을 위해 워드선(WL2)의 활성화 및 비활성화를 반복하여 워드선(WL2)을 장시간 활성화시키면, 셀(303)의 데이타가 초기에 기억된 값이 "1"임에도 불구하고 "0"으로 변화하여 버리는 현상이 있다. 이것은 셀(304)의 핀 홀 결함 때문에 생긴다고 간주되고 있다.

도 9는 반도체 기억 장치에 있어서, 상기와 같은 셀 결함을 시험하는 종래의 방법을 나타내는 흐름도이다.

단계 S1에 있어서, 시험을 행하는 어드레스를 초기치에 설정한다.

단계 S2에 있어서, 지정된 어드레스에 대응하는 워드선을 중심으로 하여 7개의 워드선을 1세트로 하여, 중앙의 워드선의 일측에 제공되는 3개의 워드선에 대응하는 모든 셀과 중앙의 워드선의 타측에 제공되는 3개의 워드선에 대응하는 모든 셀에 "1"을 기록하고, 중앙의 워드선에 대응하는 모든 셀에 "0"을 기록한다. 이 중앙의 워드선을 도 9에서는 디스터브(WL)로 칭한다.

단계 S3에 있어서, 중앙의 워드선을 선택적으로 활성화한다.

단계 S4에 있어서, 중앙의 워드선을 비활성화한다.

단계 S5에 있어서, 메모리 셀에 대해 행해지는 재생 동작의 시간 간격인 (tREF) 시간이 경과했는지의 여부를 판정한다. 여기서, 재생 시간(tREF)은 65.6ms이다. 시간(tREF)이 경과했는지의 여부를 체크하는 이유는 재생 시간(tREF)이 경과하더라도 불량 동작에 의한 데이타 변화가 일어나지 않으면, 더이상 장시간 동안 반도체 기억 장치의 동작을 시험하지 않더라도, 반도체 기억 장치의 실제 동작상 문제가 없다고 판단할 수 있기 때문이다. 또한, 단계 S3 및 S4에서 중앙의 워드선을 선택적으로 활성화/비활성화를 반복하는 이유는 일반적으로 워드선의 활성화 상태를 지속할 수 있는 시간이 한정되어 있기 때문이다. 워드선을 충분한 시간 동안 지속적으로 활성화할 수 있으면, 워드선을 반복적으로 활성화/비활성화할 필요가 없다.

단계 S6에 있어서, 상기 7개의 워드선의 모든 셀을 판독한다.

단계 S7에 있어서, 판독된 데이타가 최초에 기록한 데이타와 일치하는지의 여부를 판정한다. 일치하지 않은 경우에는 단계 S8로 진행하고, 데이타 불일치를 가져온 셀을 결함 셀로 판단하여 제품을 리젝트한다. 모든 판독 데이타가 상기 기록 데이타와 일치하는 경우에는 단계 S9로 진행한다.

단계 S9에 있어서, 어드레스를 1개 증가시켜, 활성화되는 중앙의 워드선을 1개 진행시킨다.

단계 S10에 있어서, 최종 워드선까지 시험이 종료하였는지의 여부를 판정한다. YES인 경우에는 단계 S11에서 제품을 합격품으로 판단한다. NO인 경우에는 단계 S2로 되돌아가서 상기 처리를 반복한다.

도 9의 종래의 방법에서는, 각 워드선에 대한 메모리 셀 결함 시험을 행하기 위해, 적어도 65.6ms의 시간이 걸리게 된다. 예컨대, 1뱅크 당 8192개의 워드선과 총 4개의 뱅크가 있는 256 Mbit의 SDRAM을 시험한다고 하면, 시험에 소요되는 시간은 35분 49초(4×8192×65.6ms)이다.

또, 여기서 도 9의 단계 S2 또는 단계 S6에 소요되는 시간은 각각의 셀에 대한 판독/기록 동작에 걸리는 시간이 100ns이고, 각각의 워드선에 256개의 셀이 있는 경우에는 179.2㎲(l00〔ns〕×256×7)이다. 재생 시간(tREF)(65.6ms)와 비교하면, 단계 S2 또는 S6에 소요되는 시간은 거의 무시할 수 있다.

이와 같이, 종래의 방법에서는 중앙의 워드선을 활성화시켜 주변 셀에 영향을 주는지의 여부를 판정하기 위해서 필요한 시간이 길기 때문에, 시험 시간이 불필요하게 방대해진다고 하는 문제가 있었다.

따라서 반도체 기억 장치의 결함 셀을 단시간에 검출할 수 있는 시험 방법을 제공할 필요가 있다.

도 10은 본 발명에 의해 결함 셀을 검출하는 시험 방법을 실행하는 시스템의 블록도이다.

도 10의 시스템은 테스터 본체(110), 테스트 헤드(111), 컴퓨터(112), 기억 장치(113) 및 모뎀(114)을 포함한다. 테스터 본체(110)는 프로세서, ROM, RAM 등을포함하는 처리 장치로서, 입출력 단자를 구비한 테스트 헤드(1ll)에 장착된 반도체 기억 장치(MD)에 대한 테스트를 실행한다. 테스터 본체(110)의 동작은 퍼스널 컴퓨터, 워크 스테이션 등의 컴퓨터(112)에 의해서 제어된다.

컴퓨터(112)는 기억 장치(113) 혹은 모뎀(114)으로부터 결함 셀 검출 시험 방법에 관한 프로그램을 수취한다. 즉, 기억 장치(113)는 본 발명에 따른 시험 방법을 기록한 플로피 디스크, CD-ROM 등의 기록 매체(MM)로부터 결함 셀 검출 시험 방법에 관한 프로그램을 읽어내어 컴퓨터(112)에 공급한다. 모뎀(114)은 본 발명에 의한 시험 방법을 기록한 외부 기록 매체에 통신 회선 CL을 통해 액세스하여, 결함 셀 검출 시험 방법에 관한 프로그램을 컴퓨터(112)에 공급한다.

컴퓨터(112) 및 테스터 본체(1l0)는 결함 셀 검출 시험 방법의 프로그램에 기초하여, 반도체 기억 장치(MD)에 불량 동작을 보이는 결함 셀이 있는지의 여부를 시험한다. 도 10의 시스템의 구성 자체는 종래 기술의 범위내이므로, 그에 관한 상세한 설명은 생략한다. 단, 본 발명의 결함 셀 검출 시험 방법에 있어서는, 시험 대상으로 하는 반도체 기억 장치(MD)에 복수의 워드선을 동시에 활성화하는 기능이 부가된다.

도 11은 반도체 기억 장치(MD)의 구성을 나타내는 블록도이다.

도 11의 반도체 기억 장치(MD)는 클록 버퍼(201), 명령 디코더(202), 어드레스 버퍼(203), I/O 데이타 버퍼(204), 제어 신호 래치 회로(205), 모드 레지스터(206), 컬럼 어드레스 카운터(207), 복수의 뱅크(208), 테스트 모드 판정 회로(209), 테스트 모드 디코더(210), 워드선 다중 선택 유닛(211) 및 용장 워드선선택 유닛(212)을 포함한다. 뱅크(208)는 컬럼 디코더(221), 워드 디코더(222), 센스 앰프/데이타 입출력 게이트(223) 및 메모리 셀 어레이(224)를 포함한다.

클록 버퍼(201)는 클록 신호(CLK)를 수신하여, 동기 신호로서 명령 디코더(202), 어드레스 버퍼(203) 및 I/O 데이타 버퍼(204)에 공급한다. 또한, 클록 버퍼(201)는 동작 제어를 위해 동기 신호를 반도체 장치(MD)의 내부 회로에 공급한다.

명령 디코더(202)는 제어 신호 /CS(chip select), /RAS(row address strobe), /CAS(column address strobe) 및 /WE(write enable)를 수취하여 디코딩한다. 명령 디코더(202)는 디코딩한 제어 신호를 제어 신호 래치 회로(205)와 모드 레지스터(206)에 공급한다. 제어 신호 래치 회로(205)는 명령 디코더(202)로부터의 디코딩 결과를 래치하고, 이 래치된 디코딩 결과에 기초하여 뱅크(208)가 제어된다.

어드레스 버퍼(203)는 어드레스 신호 A0 ~ A12, BA0 및 BA1을 수신하여, 모드 레지스터(206), 컬럼 어드레스 카운터(207) 및 뱅크(208)에 어드레스 데이타를 공급한다. 도 11에 도시된 바와 같이 예컨대, 4개의 뱅크(208)가 제공될 수 있고, 뱅크 어드레스 BA0, BA1에 의해서 하나의 뱅크가 선택된다.

모드 레지스터(206)는 CAS 대기 시간, 버스트 길이 등과 같은 파라미터를 격납하는 레지스터이다. 레지스터에 대한 기록 지령은 제어 신호에 의해 행해지고, 파라미터의 내용은 어드레스 데이타에 의해 지정된다.

컬럼 어드레스 카운터(207)는 동일한 로우 어드레스상에 연속하는 컬럼 어드레스가 액세스되는 경우에, 연속하는 컬럼 어드레스를 연속적으로 생성하여 뱅크(208)에 공급한다.

각 뱅크(208)에 있어서, 워드 디코더(222)는 공급된 로우 어드레스에 의해 지정되는 메모리 셀의 데이타를 메모리 셀 어레이(224)로부터 판독하여, 센스 앰프/데이타 입출력 게이트(223)의 센스 앰프에 기억시킨다. 컬럼 디코더(221)는 센스 앰프/데이타 입출력 게이트(223)의 데이타 입출력 게이트를 개방하여서, 공급된 컬럼 어드레스에 대응하는 센스 앰프의 데이타를 I/O 데이타 버퍼(204)에 공급한다. 데이타를 기록하는 경우에는 상기에 설명된 동작과 역순의 동작이 행하여진다.

I/O 데이타 버퍼(204)는 데이타 신호 DQ0 내지 DQ31을 입출력하기 위한 버퍼이다.

테스트 모드 판정 회로(209)는 명령 디코더(202)로부터의 디코딩 결과와, 어드레스 버퍼(203)로부터의 어드레스 신호와, 신호 /CKE를 수신하여 테스트 동작 모드인지 통상의 동작 모드인지를 판정한다. 구체적으로는, 제어 신호 /RAS, /CAS, /WE 및 /CS가 모두 LOW이고, 신호 /CKE가 초고레벨일 때, 즉, 전압 VCC 보다 높은 전압이 부여될 때에 테스트 동작 모드라고 판정한다.

테스트 모드 디코더(210)는 테스트 모드 판정 회로(209)가 테스트 동작 모드라고 판정했을 때에, 어드레스 버퍼(203)로부터의 어드레스 신호를 디코딩한다. 여기서, 어드레스 신호의 비트 패턴에 의해서 어떤 형태의 테스트가 실행될 것인지를 결정한다. 테스트 모드 디코더(210)는 디코딩 결과를 제어 신호로서 워드선 다중선택 유닛(211)이나 용장 워드선 선택 유닛(212) 등의 테스트 유닛에 공급한다. 이렇게 하여, 어드레스 신호에 의해서 테스트 방식을 지정하고, 그에 따라서 예컨대, 워드선 다중 선택 유닛(211)을 이용하여 워드선 다중 선택에 의한 테스트 동작을 제어할 수 있다. 워드선 다중 선택 유닛(2ll)은 워드선 다중 선택 테스트가 지정되면, 워드선 다중 선택을 가능하게 하는 테스트 신호(TEST)를 출력한다[즉, 테스트 신호(TEST)를 활성화한다].

통상의 DRAM에 있어서, 각 뱅크(208)의 워드 디코더(222)는 로우 어드레스를 래치하는 로우 어드레스 래치 회로를 1개만 구비하고 있으므로, 각각의 뱅크(208)에서 1개의 워드선만을 선택할 수 있다.

본 발명에 있어서, 워드 디코더(222)는 각 워드선마다 해당 워드선이 선택되는지의 여부를 나타내기 위한 래치 회로를 구비하고 있고, 메모리 셀 검사시에는 복수의 워드선을 선택적으로 활성화할 수 있다.

도 12는 도 11에 도시된 워드 디코더(222)의 일부를 나타내는 블록도이다. 도 11의 워드 디코더(222)는 도 12에 도시된 구성을 제외하고는 종래 기술의 구성과 동일하다. 예컨대, 어드레스 디코딩 유닛은 종래 기술의 구성과 동일하고, 도 12는 본 발명에 관한 부분만을 나타낸다.

도 12에 도시된 워드 디코더(222)의 관련 부분은 타이밍 제어 유닛(131), 용장 선택 유닛(132), 용장 워드 드라이버(133) 및 복수의 워드 드라이버(134)를 포함한다.

타이밍 제어 유닛(131)은 뱅크 어드레스 디코딩 신호, 타이밍 신호 및 테스트 신호(TEST)를 수취한다. 뱅크 어드레스 디코딩 신호 및 타이밍 신호는 종래 기술에서 사용되는 것과 동일한 신호이다. 뱅크 어드레스 디코딩 신호는 해당 뱅크가 선택되었을 때에 HIGH가 된다. 테스트 신호(TEST)는 워드선 다중 선택 테스트가 지정되면, 메모리 셀 테스트를 지시하는 것으로서 HIGH가 된다. 타이밍 신호는 워드선을 활성화하는 타이밍을 지시하는 신호이다. 타이밍 제어 유닛(131)은 해당 뱅크가 선택되면, 워드선을 활성화하는 타이밍을 지시하는 타이밍 신호를 용장 선택 유닛(132)에 제공한다.

용장 선택 유닛(132)은 용장 선택 신호가 HIGH인 경우에 타이밍 제어 유닛(131)으로부터의 타이밍 펄스를 용장 워드 드라이버(133)에 공급하고, 용장 선택 신호가 LOW인 경우에는 타이밍 제어 유닛(131)으로부터의 타이밍 펄스를 복수의 워드 드라이버(134)에 공급한다. 용장 워드 드라이버(133)는 불량인 메모리 셀을 대신하는 대체 메모리 셀(용장 메모리 셀)을 액세스하기 위한 워드 드라이버이다. 불량인 메모리 셀로 액세스가 시도될 때에는, 종래 기술의 용장 선택 신호와 동일한 용장 선택 신호를 이용하여, 용장 선택 유닛(132)은 액세스처를 불량 메모리 셀에서 용장 워드 드라이버(133)의 용장 메모리 셀로 전환한다.

용장 워드 드라이버(133)와 복수의 워드 드라이버(134)는 각각 1비트의 래치 회로를 구비하여, 해당 로우 어드레스가 일단 선택되면 워드선으로서 작용하는 출력을 활성 상태에 유지한다. 용장 워드 드라이버(133)는 용장 선택 신호가 HIGH인 동안에 타이밍 펄스가 공급되면, 워드선을 활성 상태로 한다. 워드 드라이버(134)는 로우 어드레스 디코딩 신호(RAD)가 HIGH인 동안에 타이밍 펄스가 공급되면, 워드선을 활성 상태로 한다. 로우 어드레스 디코딩 신호(RAD)는 디코딩된 로우 어드레스를 나타내는 신호이고, 선택된 로우 어드레스에 대응하는 1개만이 HIGH가 된다.

도 13은 타이밍 제어 유닛(131) 및 용장 선택 유닛(132)의 회로 구성을 나타내는 회로도이다.

타이밍 제어 유닛(131)은 NAND 회로(141∼143), 지연 소자(144), OR 회로(145), 및 인버터(146, 147)를 포함한다. 뱅크 어드레스 디코딩 신호 및 테스트 신호가 HIGH의 상태인 동안에 타이밍 신호의 HIGH 펄스가 도달하면, NAND 회로(141)의 출력은 LOW가 된다. 따라서, 인버터(146)를 통해 HIGH 펄스가 용장 선택 유닛(132)에 공급된다.

리셋 신호 RST는 통상 HIGH이고, NAND 회로(141)의 출력이 LOW가 되면, NAND 회로(142, 143)로 구성되는 래치 회로는 HIGH 출력을 래치한다. 래치 회로로부터의 HIGH 출력 신호는 지연 소자(144)에 의해 지연되고, 인버터(147)를 통해 LOW 신호로서 OR 회로(145)에 공급된다. 따라서, 테스트 신호가 LOW 레벨에서 메모리 셀 시험 동작 기간이 아닌 통상의 동작인 경우에는, 타이밍 신호의 HIGH 펄스가 한번 입력되면 OR 회로(145)의 출력은 LOW가 되어 유지되기 때문에, 그 이후의 타이밍 신호의 HIGH 펄스는 NAND 회로(141)를 통과하지 않는다. 이로써, 통상의 동작시에 1개 이상의 워드선이 동시에 선택되는 것을 방지할 수 있다. 즉, 워드선의 다중 선택을 회피할 수 있다.

통상의 동작 동안에 리셋 신호(RST)가 LOW가 되면, NAND 회로(142, 143)로구성되는 래치 회로는 LOW 출력을 래치한다. 이에 따라서, 인버터(147)로부터 OR 회로(145)로 공급되는 입력 신호는 HIGH가 되고, NAND 회로(141)는 다음 타이밍 신호의 HIGH 펄스를 통과시키게 된다. 이 리셋 신호(RST)는 프리차지 명령을 반도체 기억 장치(MD)에 입력함으로써 LOW가 되는 신호이고, 로우 액세스가 완료한 후에 프리차지 동작 등의 리셋 동작의 개시를 지시한다.

테스트 동작시에, 테스트 신호(TEST)는 HIGH이기 때문에, 다중 워드선 선택을 막기 위한 피드백 루프를 무효화하여, NAND 회로(141)가 타이밍 신호의 모든 HIGH 펄스를 모두 통과시킬 수 있게 한다.

용장 선택 유닛(132)은 AND 회로(151), NOR 회로(152) 및 인버터(153)를 포함한다. 용장 선택 신호가 HIGH인 경우에는 NOR 회로(152)의 출력은 항상 LOW 레벨에 유지되고, AND 회로(151)는 타이밍 제어 유닛(131)으로부터의 HIGH 펄스를 통과시켜 그 출력으로서 이 HIGH 펄스를 공급한다. 반대로 선택 신호가 LOW인 경우에는 AND 회로(151)의 출력이 항상 LOW 레벨에 유지되고, NOR 회로(152)의 출력은 타이밍 제어 유닛(131)으로부터 공급되는 HIGH 펄스가된다. AND 회로(151)의 출력은 용장 워드 드라이버(33)에 공급되고, NOR 회로(152)의 출력은 워드 드라이버(134)에 공급된다.

도 14는 용장 워드 드라이버(133) 및 워드 드라이버(134)의 회로 구성을 나타내는 회로도이다. 도 14의 워드 드라이버(134)(혹은 용장 워드 드라이버(133))는 디코딩 유닛(161), 래치 회로(162), 드라이버 리셋용 NMOS 트랜지스터(163) 및 인버터(164, 165)를 포함한다. 디코딩 유닛(161)은 로우 어드레스 디코딩 신호 RAD와타이밍 신호가 둘다 HIGH가 되었을 때에 래치 회로(162)의 입력을 LOW로 한다. 래치 회로(162)는 이 LOW 입력을 수신하면 HIGH 출력을 래치한다. 래치 회로(162)의 HIGH 출력은 인버터(164, 165)를 통해 워드선에 공급된다.

디코딩 유닛(161)은 NM0S 트랜지스터(171, 172)를 포함한다. 래치 회로(162)는 PM0S 트랜지스터(173, 174)와 NM0S 트랜지스터(175, 176)를 포함한다. 이들 트랜지스터에 의해서 상기에 기술한 동작을 실현할 수 있다.

도 14에 도시된 워드 드라이버는 한번 선택되면, 리셋 신호(WRST)가 HIGH가 되어 워드 드라이버가 리셋될 때까지, 워드선에 HIGH 레벨의 전압을 출력하는 것을 계속한다. 이로써, 메모리 셀 검사시에 복수의 워드선을 동시에 활성화하는 것이 가능하여진다. 또, 리셋 신호(WRST)는 프리차지 동작에 동기하여 HIGH가 되는 신호여도 좋다.

도 15의 (a) 내지 도 15의 (i)는 복수의 워드선을 동시에 활성화하는 동작을 나타내는 타이밍 차트이다.

테스트 모드를 지정하는 테스트 명령(TEST)을 도 11의 반도체 기억 장치(MD)에 입력한 후에, 워드선을 활성화하기 위해 복수의 활성화 명령(ACTV)를 연속하여 입력한다. 각각의 활성화 명령(ACTV)가 입력될 때에, 클록 신호 CLK에 동기하여 타이밍 신호의 HIGH 펄스를 도 12의 타이밍 제어 유닛(131)에 입력한다. 또한, 활성화 명령(ACTV)에 동기하여, 로우 어드레스 RA1 내지 RA5를 입력한다.

타이밍 제어 유닛(131)에 입력된 HIGH 펄스는 용장 워드 드라이버(133) 또는 복수의 워드 드라이버(134)에 공급된다. 그 결과, 로우 어드레스(RAl∼RA5)에 대응하는 5개의 워드 드라이버가 연속적으로 선택되어, 대응하는 워드선(WL1∼WL5)이 순차로 HIGH로 된다. HIGH 레벨로 된 워드선(WL1∼WL5)은 프리차지 명령 PRE에서 리셋된다.

이상과 같이 하여, 테스트 동작시에 복수의 워드선을 동시에 활성화할 수 있다.

도 11 내지 도 14에 도시된 반도체 기억 장치 MD에 대하여, 도 10의 시스템을 이용하여 셀 결함을 검출하는 시험을 실행한다.

도 16은 본 발명에 의하여 결함 셀을 검출하는 시험 방법을 나타내는 흐름도이다.

단계 Sl에서, 시험을 행하는 어드레스를 초기치에 설정한다.

단계 S2에서, 테스트 모드를 시작한다.

단계 S3에서, 해당 워드선 WL의 모든 셀에 "0"을 기록한다.

단계 S4에서, 상기 워드선으로부터 8번째의 워드선을 다중 선택으로 활성화한다.

단계 S5에서, 상기 동작을 총32회 반복한다.

단계 S6에서, 7개의 간섭 워드선의 모든 셀에 "1"을 기록한다.

단계 S7에서, 7개의 워드선으로 된 다음 세트를 다중 방식으로 활성화한다.

단계 S8에서, 상기 동작을 총32회 반복한다.

이상의 동작에 의해서, 테스트 패턴의 기록을 종료한다.

도 17은 복수의 워드선을 동시에 선택적으로 활성화하는 경우의 동작을 설명하는 도면이다. 도 17에 도시된 바와 같이, 워드선(WLl∼WLn)의 각각은 셀 게이트 트랜지스터(181)의 게이트 입력에 접속된다. 워드선(WLl∼WLn)중 1개의 워드선이 선택되어 활성화되면, 선택된 워드선에 접속된 셀 게이트 트랜지스터(181)가 도통된다. 셀 게이트 트랜지스터(181)가 도통되면, 메모리 셀(커패시터)(182)에 기억된 데이타가 비트선 BL에 판독된다. 기록 동작의 경우는 상기한 동작의 역순으로 기록을 행한다.

상기 단계 S3 내지 S8의 동작에 의해서 예컨대, 워드선이 256개 있는 경우에는 워드선(WL1, WL9, WL17, …, WL249)에 관한 모든 메모리 셀(182)에 "0"이 기록되고, 그 밖의 워드선에 대한 메모리 셀(82)에는 "1"이 기록된다.

도 16을 다시 참조하여, 단계 S9에서 디스터브 워드선을 선택적으로 활성화한다.

단계 S10에서, 디스터브 워드선으로부터 8번째의 워드선을 다중 선택 방식으로 활성화한다.

단계 S11에서, 상기 동작을 총32회 반복한다.

단계 Sl2에서, 모든 워드선을 비활성화 한다.

상기 동작에서, 도 17의 예에 있어서는, 32개의 워드선, 즉, 워드선 (WL1, WL9, WL17, …, WL249)이 연속적으로 선택되어 동시에 활성 상태에 유지된 다음, 32개의 워드선이 동시에 비활성화 된다.

단계 S13에 있어서, 메모리 셀에 대한 재생 동작의 시간 간격인(tREF) 시간이 경과했는지의 여부를 판정한다. 여기서, 재생 시간 tREF는 65.6ms이다. (tREF)시간이 경과했는지의 여부를 체크하는 이유는 재생 시간(tREF)이 경과하더라도 불량 동작에 의한 데이타 변화가 일어나지 않으면, 더이상 장시간 동안 반도체 기억 장치의 동작을 시험하지 않더라도, 반도체 기억 장치의 실제 동작상 문제가 없다고 판단할 수 있기 때문이다. 또한, 단계 S9 내지 S12에서 워드선을 선택적으로 활성화/비활성화를 반복하는 이유는 일반적으로 워드선의 활성화 상태를 지속할 수 있는 시간이 한정되어 있기 때문이다. 워드선을 충분한 시간 동안 지속적으로 활성화할 수 있으면, 워드선을 반복적으로 활성화/비활성화할 필요가 없다.

단계 S14에 있어서, 256개의 워드선의 모든 셀을 판독한다.

단계 Sl5에 있어서, 판독된 데이타가 최초에 기록한 데이타와 일치하는지의 여부를 판정한다. 일치하지 않은 경우에는 단계 S16로 진행하여, 데이타 불일치를 가져온 셀을 결함 셀로 판단하여 제품을 리젝트한다. 모든 데이타가 일치하는 경우에는 단계 Sl7로 진행한다.

단계 S17에 있어서, 디스터브 워드선이 1개씩 쉬프트 된다. 즉, 도 17의 예에 있어서는, 워드선들(WL2, WL10, WL18, ..., WL250)이 다음 디스터브 워드선의 세트가 된다.

단계 S18에 있어서, 선택된 디스터브 워드선이 8번째인지의 여부를 판정한다. YES인 경우는 단계 S19로 진행하고, NO인 경우는 단계 S3에 되돌아간다.

단계 S19에 있어서, 다른 256개의 워드선으로 이루어지는 다음 워드선 블록으로 시험을 진행시킨다.

단계 S20에 있어서, 시험이 종료된 블록이 최종 블록인지의 여부, 즉, 모든블록에 대하여 시험이 행하여졌는지의 여부를 판정한다. YES인 경우는 단계 S21로 진행하고, NO인 경우는 단계 S3으로 되돌아간다.

단계 S21에 있어서, 테스트 모드를 마친다.

단계 S22에 있어서, 제품을 합격품으로 판단하고 이로써 처리를 종료한다.

이와 같이, 주위의 셀에 영향이 미치는지의 여부를 확인하기 위해서 워드선의 활성화·비활성화를 반복하는 처리를 다중 워드선 선택 기능을 이용하여 복수행의 셀 어레이 블록에 대해 동시에 실행함으로써, 메모리 셀 결함을 검출하는 시험에 소요되는 시간을 단축할 수 있다. 상기 실시예와 같이, 8개 간격으로 취한 32개의 워드선을 선택적으로 활성화하여 다중 선택한 경우에는, 디스터브 동작에 소요되는 시간을 1/32로 단축할 수 있다. 또한, 4개 간격으로 취한 64개의 워드선을 선택적으로 활성화하여 다중 선택하면, 디스터브 동작에 필요한 시간을 1/64로 단축하는 것이 가능하다.

이하에 설명하는 것과 같이, 뱅크 인터리브 동작을 이용하여 이 시험 시간을 더욱 줄이는 것이 가능하게 된다.

도 20의 반도체 기억 장치(MD)에 있어서, 워드선을 활성화하여 메모리 셀 어레이(224)의 메모리 셀로부터의 데이타를 센스 앰프/데이타 입출력 게이트(223)의 센스 앰프열로 전송하기 위해서 명령(ACT)을 입력하고, 센스 앰프열의 데이타를 센스 앰프/데이타 입출력 게이트(223)의 데이타 입출력 게이트를 통해 I/O 데이타 버퍼(204)에 전송하기 위해서 명령(READ)을 입력한다. 또한, 데이타 판독 동작을 완료한 후에 비트선을 프리차지하는 동시에 워드선을 비활성화하기 위해서 명령(PRE)을 입력한다.

이 경우의 동작을 도 16의 흐름도를 참조하여 고찰해 보자면, 도 16의 단계 S9에서 명령(ACT)을 입력하여 대응하는 로우 어드레스를 지정하는 것으로써, 디스터브 워드선을 선택적으로 활성화한다. 또한, 단계 S10 및 S11에서 또다른 로우 어드레스를 지정하는 것으로써, 워드선을 다중 방식으로 선택하여 활성화한다. 또한, 단계 Sl2에서는 명령(PRE)을 입력하여, 상기 워드선을 비활성화한다.

뱅크 인터리브 동작을 실행하는 경우, 우선 제1 뱅크(208)를 선택하여 명령 ACT의 입력에 의해서 지정된 32개의 워드선을 순차 및 선택적으로 활성화함으로써 상기의 워드선을 다중 활성화한다. 다음에, 제2 뱅크(208)를 선택하여, 명령 ACT의 입력에 의해서 또다른 32개의 워드선을 다중 활성화한다. 동일한 동작을 제4 뱅크(208)까지 실행한다.

4개의 뱅크(208) 모두에서 다중 선택된 워드선이 활성화되면, 제1 뱅크(208)를 다시 선택하고, 명령(PRE)을 입력하여 선택 상태에 있는 워드선을 비활성화시킨다. 그 다음에, 제2 뱅크(208)를 선택하고, 명령(PRE)을 입력하여 선택 상태에 있는 워드선을 비활성화시킨다. 같은 동작을 제4 뱅크(208)까지 실행한다.

이와 같이, 뱅크 상호 배치 방식으로 워드선의 활성화/비활성화를 실행하면, 주위의 셀에 영향이 미치는지의 여부를 확인하기 위해서 워드선의 활성화/비활성화를 반복하는 처리에 소요되는 시간을 더욱 단축할 수 있다. 구체적으로는, 상기의 처리에 소요되는 시간을 1/뱅크수로 삭감할 수 있다.

이하에, 용장셀에 대한 셀 검사를 실제 셀에 대한 검사와 동시에 행하는 방법에 관해서 설명한다.

도 18은 실제 셀 및 용장 셀에 대한 셀 검사를 설명하기 위한 도면이다. 도 18은 하나의 메모리 셀 블록을 나타내고, 이 메모리 셀 블록은 256개의 워드선(WL0∼WL255) 및 8개의 용장 워드선(RWL0∼RWL7)을 포함한다. 실제 셀에 결함이 있을 때에, 퓨즈 절단에 의한 결선 논리로 불량 메모리 셀을 지정하고, 이 불량 메모리 셀에 액세스가 시도되었을 때에는 용장 셀이 대신 액세스된다.

도 18에 있어서, 워드 디코더(191)가 선택한 워드선의 메모리 셀(도시하지 않음)과 센스 앰프(190) 사이에서 비트선(BL)을 통하여 데이타 전송이 행하여진다. 마찬가지로, 용장 메모리 셀(도시하지 않음)을 액세스하는 경우에는, 용장 워드 디코더(192)가 선택한 용장 워드선의 메모리 셀과 센스 앰프(190) 사이에서 비트선 (BL)을 통하여 데이타 전송이 행하여진다.

도 19는 실제 셀과 용장셀 모두에 대하여 셀 결함을 검출하는 본 발명에 따른 시험 방법을 나타내는 흐름도이다. 이하에 도 19를 참조하여 이 시험 방법에 관해 설명한다.

단계 Sl에 있어서, 시험을 행하는 어드레스를 초기치에 설정한다.

단계 S2에 있어서, 워드선 다중 선택 테스트 모드를 시작한다.

단계 S3에 있어서, 해당 워드선(WL)의 모든 셀에 "0"을 기록한다.

단계 S4에 있어서, 상기 워드선으로부터 8번째의 워드선을 다중 선택 방식으로 활성화한다.

단계 S5에 있어서, 상기 동작을 총32회 반복한다.

단계 S5의 후에 단계 SA에 있어서, 용장 워드선을 추가로 다중 선택한다. 즉, 용장 워드선(RWL0∼RWL7) 중 하나를 단계 S3 내지 S5에서 다중 선택된 32개의 워드선에 추가하여 선택적으로 활성화한다. 활성화된 용장 워드선은 원래의 다중 선택되는 워드선 중 최후의 워드선부터 카운터하여 8번째의 용장 워드선이다. 즉, 워드선(WL0, WL8, WLl6, … , WL248)이 다중 선택된 경우에는 용장 워드선(RWL0)이 도 18에 도시된 바와 같이 추가로 다중 선택된다.

단계 S6에 있어서, 7개의 간섭 워드선에 관한 모든 셀에 "1"을 기록한다.

단계 S7에 있어서, 다음 세트인 7개의 워드선을 다중 선택한다.

단계 S8에 있어서, 상기 동작을 총32회 반복한다.

상기 단계들에 의해서, 테스트 패턴의 기록이 종료한다. 즉, 도 18의 예에서, 워드선(WL0, WL8, WL16, … , WL248)과 용장 워드선(RWL0)의 모든 메모리 셀에 "0"이 기록되고, 그 밖의 워드선 및 용장 워드선의 메모리 셀에는 "1"이 기록된다.

단계 S9에 있어서, 디스터브 워드선을 선택적으로 활성화한다.

단계 S10에 있어서, 디스터브 워드선으로부터 8번째의 워드선을 다중 선택 방식으로 활성화한다.

단계 S11에 있어서, 상기 동작을 총32회 반복한다.

단계 S11 후의 단계 SA에 있어서, 용장 워드선을 다중 선택 방식으로 선택한다. 이것에 의해서, 상기 용장 워드선 및 이미 활성화된 워드선이 디스터브 워드선으로서 다중 선택 방식으로 활성화된다.

단계 S12에 있어서, 모든 워드선을 비활성화한다.

상기 동작에 의해서, 도 18의 예에서는 33개의 워드선, 즉, 워드선(WL0, WL8, WL16, …, WL248) 및 용장 워드선(RWL0)이 선택되어 동시에 활성 상태에 유지된다. 그 후에, 33개의 워드선이 동시에 비활성화된다.

단계 Sl3에 있어서, 메모리 셀에 대해 행해지는 재생 동작의 시간 간격인 (tREF) 시간이 경과했는지의 여부를 판정한다. 여기서, 재생 시간(tREF)은 65.6ms이다. (tREF) 시간이 경과했는지의 여부를 체크하는 이유는 재생 시간(tREF)이 경과하더라도 불량 동작에 의한 데이타 변화가 일어나지 않으면, 더이상 장시간 동안 반도체 기억 장치의 동작을 시험하지 않더라도, 반도체 기억 장치의 실제 동작상 문제가 없다고 판단할 수 있기 때문이다.

단계 S14에 있어서, 256개의 워드선 및 8개의 용장 워드선(총 264개)의 모든 셀을 판독한다.

단계 S15에 있어서, 판독된 데이타가 최초에 기록한 데이타와 일치하는지의 여부를 판정한다. 일치하지 않은 경우에는 단계 S16으로 진행하여 데이타 불일치를 가져온 셀을 결함 셀로 판단하여 제품을 리젝트한다. 모든 데이타가 일치하는 경우에는 단계 S17로 진행한다.

단계 S17에 있어서, 디스터브 워드선을 1개 진행시킨다.

단계 S18에 있어서, 선택된 디스터브 워드선이 8번째인지의 여부를 판정한다. YES의 경우는 단계 S19로 진행하고, NO인 경우는 단계 S3로 되돌아간다.

단계 S19에 있어서, 또다른 256개의 워드선으로 이루어지는 다음 워드선 블록에 시험을 행한다.

단계 S20에 있어서, 시험을 종료한 블록이 최종 블록인지의 여부, 즉, 모든 블록에 대하여 시험이 행하여졌는지의 여부를 판정한다. YES인 경우는 단계 S21로 진행하고, NO인 경우는 단계 S3로 되돌아간다.

단계 S21에 있어서, 테스트 모드를 마친다.

단계 S22에 있어서, 제품을 합격품으로 판단하고, 이상으로 처리를 종료한다.

도 20은 용장 워드선을 다중 선택하는 처리(즉, 도 19의 단계 SA)를 나타내는 흐름도이다.

용장 워드선을 다중 선택하기 위해서, 단계 SAl에서 용장 워드선 선택을 위한 테스트 모드를 시작한다.

도 2를 참조하여 설명한 바와 같이, 테스트 모드 디코더(210)는 테스트 모드 판정 회로(209)가 테스트 동작 모드라고 판정했을 때에, 어드레스 버퍼(203)로부터의 어드레스 신호를 디코딩한다. 여기서, 어드레스 신호의 비트 패턴을 이용하여 테스트 동작의 테스트 내용을 지정할 수 있다. 즉, 어드레스 신호의 비트 패턴에 따라서, 워드선 다중 선택 유닛(211)을 이용하여 워드선 다중 선택에 대한 테스트 동작을 제어하거나, 용장 워드선 선택 유닛(212)을 이용하여 용장 워드선에 대한 테스트 동작을 제어할 수 있다. 복수의 테스트 모드를 동시에 사용할 때에는, 연속적으로 복수회로 나눠서 각 테스트 모드를 지정한다. 도 19의 단계 S2에서 이미 워드선 다중 선택 테스트 모드가 초기화되어 있으므로, 단계 SA1에서는 오직 용장 워드선 선택 테스트 모드만이 지정되게 된다.

단계 SA2에 있어서, 강제 용장 어드레스 입력에 의해 용장 워드선을 활성화한다. 구체적으로는, 활성화 명령을 입력하는 동시에 강제 용장 어드레스를 입력함으로써, 강제적으로 활성화되는 용장 워드선을 1개 지정한다. 이로써, 지정된 용장 워드선이 선택적으로 활성화된다.

단계 SA3에 있어서, 용장 워드선 선택 테스트 모드를 종료한다.

도 19 및 도 20에 도시된 처리에 의해서, 8개 간격으로 디스터브 동작을 실행하는 디스터브 검사를 실제 셀의 워드선에 대하여 뿐만 아니라, 용장셀의 용장 워드선에 대해서도 동시에 실행하는 것이 가능하게 된다.

상기 설명에 있어서는, 8개 간격으로 디스터브 워드선을 선택하는 예를 설명하였지만, 8개의 간격 대신에 4개의 간격 등의 적당한 디스터브 워드선 간격으로 동일한 테스트를 실행할 수 있는 것은 말 할 필요도 없다.

또한, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 자유로이 변형 및 변경이 가능하다.

본 발명의 반도체 기억 장치는 지금까지 설명한 바와 같은 구성 및 작용으로 단시간에 결함 셀을 검출하는 시험 방법을 제공함으로써 메모리 셀의 검사 시간을 대폭으로 단축할 수 있다.

Claims

시험 동작을 수행할 수 있는 반도체 기억 장치로서,

각각이 워드 라인에 연결되는 복수 개의 워드 드라이버와,

상기 복수 개의 워드 드라이버 중에서 하나 이상을 연속적으로 선택함으로써, 상기 테스트 동작 중에 상기 복수의 워드 드라이버 중 선택된 워드 드라이버들에 대응하는 워드 라인들이 동시에 활성 상태가 되도록 하는 제어 회로

를 포함하고,

상기 복수 개의 워드 드라이버는 각각

타이밍 펄스를 수신하기 위한 타이밍 신호 노드와,

리셋 신호를 수신하기 위한 리셋 신호 노드와,

상기 타이밍 펄스에 의해 나타나는 타이밍에서는 대응하는 각 워드 드라이버의 선택 상태를 래치하도록 구성되고, 상기 리셋 신호 노드에서 리셋 신호를 수신할 때는 리셋되는 래치를 포함하는 것

을 특징으로하는 반도체 메모리 장치.
제1항에 있어서, 상기 제어 회로는 상기 복수 개의 워드 드라이버에 상기 타이밍 펄스를 공급하는 것인 반도체 메모리 장치.
제2항에 있어서, 상기 제어 회로는 상기 워드선을 활성화하는 타이밍을 지시하는 타이밍 신호를 수신하여 상기 타이밍 펄스를 출력하는, 리셋 가능한 워드선 다중 선택 회피 회로를 포함하고,

상기 워드선 다중 선택 회피 회로는 상기 시험 동작 동안에는 상기 타이밍 신호가 발생할 때마다 상기 타이밍 펄스로서 출력하고, 통상의 동작 동안에는 최초의 상기 타이밍 신호만을 상기 타이밍 펄스로서 출력하여, 리셋될 때까지는 이후의 상기 타이밍 신호가 입력되더라도 상기 타이밍 펄스를 출력하지 않는 것인 반도체 기억 장치.
제1항에 있어서, 상기 리셋 신호 노드는 상기 반도체 기억 장치에 프리차지 명령이 입력될 때, 리셋 신호를 수신하는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 복수의 워드 드라이버는 적어도 하나의 용장(冗長) 워드 드라이버를 포함하고, 상기 적어도 하나의 용장 워드 드라이버는 불량인 메모리 셀의 로우 어드레스가 지정될 때에 선택되는 것인 반도체 기억 장치.
반도체 기억 장치의 메모리 셀을 시험하는 방법에 있어서,

워드선을 활성화하기 위해 대응 워드 드라이버를 선택하면 타이밍 펄스의 타이밍에서 세트되는 래치 회로를 워드선을 활성화하는 워드 드라이버마다 제공하는 단계와;

적어도 하나의 워드선을 선택적으로 활성화하기 위해 적어도 하나의 워드 드라이버의 래치 회로를 세트하는 단계와;

상기 적어도 하나의 워드선에 대응하는 메모리 셀에 데이타를 기록하는 단계와;

상기 적어도 하나의 워드선을 비활성화하기 위해 상기 적어도 하나의 워드 드라이버의 상기 래치를 리셋하는 단계와;

상기 적어도 하나의 워드선의 부근에 있는 하나 이상의 워드선을 동시에 활성화하기 위해 하나 이상의 워드 드라이버의 래치 회로를 연속적인 타이밍 펄스의 타이밍에서 연속적으로 세트하는 단계와;

상기 하나 이상의 워드 라인을 동시에 비활성시키기 위하여 리셋 신호의 리셋 타이밍에서 상기 하나 이상의 워드 드라이버의 래치를 리셋하는 단계와;

상기 하나 이상의 워드선의 활성화 및 비활성화를 반복하는 단계와;

상기 적어도 하나의 워드선을 활성화하여 상기 메모리 셀에서 데이타를 판독하는 단계를 포함하는 것을 특징으로 하는 방법.
반도체 기억 장치의 메모리 셀 결함을 시험하는 방법에 있어서,

a) 제1항의 반도체 메모리 장치를 이용함으로써, 복수의 워드선을 동시에 활성 상태에서 유지할 수 있는 다중 방식으로 복수의 워드선을 연속적으로 활성화하는 단계와;

b) 상기 복수의 워드선의 주위의 워드선에 대응하는 메모리 셀에서 데이타가 변화하는지의 여부를 판정하는 단계를 포함하는 것을 특징으로 하는 메모리 셀 결함 시험 방법.
제7항에 있어서, 상기 단계 b)는,

bl) 상기 복수의 워드선을 상기 다중 방식으로 연속적으로 활성화하기 전에 상기 메모리 셀에 데이타를 기록하는 단계와;

b2) 상기 복수의 워드선을 상기 다중 방식으로 연속적으로 활성화한 후에 상기 메모리 셀에서 데이타를 판독하는 단계와;

b3) 기록한 데이타와 판독한 데이타가 일치하는지의 여부를 판정하는 단계를 포함하는 것인 메모리 셀 결함 시험 방법.
제7항에 있어서, 상기 단계 a)는 상기 복수의 워드선을 다중 방식으로 연속적으로 활성화하는 단계와 동시에 비활성화하는 단계를 반복하는 것인 메모리 셀 결함 시험 방법.
제9항에 있어서, 상기 단계 a)는 메모리 셀에 대한 재생 주기와 대략 같은 시간 간격 동안 실행되는 것인 메모리 셀 결함 시험 방법.
제10항에 있어서, 상기 단계 a)는,

a1) 어느 한 뱅크에서 복수의 워드선을 상기 다중 방식으로 연속적으로 활성화하는 단계와;

a2) 상기 뱅크 중 나머지의 뱅크에 대하여 단계 a1)을 연속적으로 실행하는 단계와;

a3) 상기 뱅크 중 하나의 뱅크에서 상기 복수의 활성화된 워드선을 동시에 비활성화하는 단계와;

a4) 상기 뱅크 중 나머지의 뱅크에 대하여 단계 a3)을 연속적으로 실행하는 단계를 포함하는 것인 메모리 셀 결함 시험 방법.
제9항에 있어서, 상기 단계 a)는 상기 복수의 워드선에 더하여 적어도 하나의 용장 워드선이 활성화되어 유지되도록 상기 적어도 하나의 용장 워드선을 활성화하는 단계를 더 포함하는 것인 메모리 셀 결함 시험 방법.