JP3545189B2 - 半導体記憶装置のメモリセル試験方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置の試験方法に関し、詳しくは半導体記憶装置に於て動作不良の欠陥セルを検出する試験方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）やＳＤＲＡＭ（ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）等の半導体記憶装置は、縦横に配列状に並べられたメモリセルにデータを記憶する。このような半導体記憶装置に於ては、製造元で各セルの動作に関して試験を行い、不良動作を示す欠陥セルを取り除くか或いは製品を不良としてリジェクトする必要がある。一般にセルの動作を試験するためには、データをセルに書き込んで、その後セルからデータを読み出して、書き込んだデータと同一のデータが読み出されたか否かをチェックする。
【０００３】
欠陥セルが示す不良動作には幾つか種類があるが、ある種の欠陥セルは、そのセル自体へのライト動作及びリード動作では不良動作を示さないが、そのセルに対するワード線を長時間活性化（選択）すると、周辺の非欠陥セルのデータが反転されてしまうという不良動作を示す。
図１２は、このような欠陥セルの不良動作を説明するための図である。
【０００４】
容量から構成されるセル２０３にデータ”１”を書き込む場合には、ワード線ＷＬ１を選択活性化してＨＩＧＨにすると、センスアンプ回路２００に格納されたデータ”１”が、ビット線ＢＬ１及びトランジスタ２０１を介してセル２０３に記憶される。セル２０３にデータ”１”が記憶された状態で、ワード線ＷＬ２を選択活性化してＨＩＧＨにし、例えばデータ”０”を、ビット線ＢＬ２及びトランジスタ２０２を介してセル２０４に記憶させる。セル２０４からデータを読み出すためには、ワード線ＷＬ２を選択活性化してＨＩＧＨにし、トランジスタ２０２及びビット線ＢＬ２を介して、センスアンプ回路２００にデータを読み出す。
【０００５】
このようにセル２０３にデータ”１”が記憶された状態で、セル２０４に対するデータ書き込み／読み出しのためにワード線ＷＬ２の活性化及び非活性化を繰り返し、ワード線ＷＬ２を長時間活性化させると、セル２０３のデータが”０”に変化してしまう現象がある。これはセル２０４のピンホール欠陥のために生じると考えられている。
【０００６】
図１３は、半導体記憶装置に於て上記のようなセル欠陥を試験する従来の方法を示すフローチャートである。
ステップＳ１に於て、試験を行うアドレスを初期値に設定する。
ステップＳ２に於て、指定アドレスに対応するワード線を中心としてワード線７本を１セットとし、上位３本に対応する全てのセルに”１”を書き込み、中央のワード線に対応する全てのセルに”０”を書き込み、下位３本に対応する全てのセルに”１”を書き込む。この中央のワード線を、図１３ではディスターブＷＬと称する。
【０００７】
ステップＳ３に於て、中央のワード線を選択活性化する。
ステップＳ４に於て、中央のワード線を非活性化する。
ステップＳ５に於て、セルに対するリフレッシュ動作の間隔であるｔＲＥＦ時間経過したか否かを判定する。例えばリフレッシュ時間ｔＲＥＦは、６５．６ｍｓである。ここでｔＲＥＦ時間経過したことを調べるのは、リフレッシュ時間ｔＲＥＦが経過しても不良動作によるデータ変化が起こらなければ、それ以上の長時間に対する動作を試験しなくても、半導体記憶装置の動作上問題がないと判断できるからである。またステップＳ３及びＳ４に於て、中央のワード線の選択活性化・非活性化を繰り返すのは、一般にワード線の活性化状態を持続できる時間が限られているためであり、仮にワード線を持続的に活性化できるのであればそれでかまわない。
【０００８】
ステップＳ６に於て、上記７本のワード線の全てのセルをリードする。
ステップＳ７に於て、読み出されたデータが最初に書き込んだデータと一致するか否かを判定する。一致しない場合にはステップＳ８に進み、データ不一致をもたらしたセルを欠陥セルと判断して製品をリジェクトする。全てのデータが一致する場合には、ステップＳ９に進む。
【０００９】
ステップＳ９に於て、アドレスを一つ進め、活性化する中央のワード線を一本進める。
ステップＳ１０に於て、最終ワード線まで試験が終了したか否かを判定する。ＹＥＳの場合には、ステップＳ１１に於いて製品を良品と判断する。ＮＯの場合には、ステップＳ２に戻り、上記処理を繰り返す。
【００１０】
【発明が解決しようとする課題】
図１３の従来の方法に於ては、セル欠陥を試験するために、各ワード線に対して少なくとも６５．６ｍｓの時間がかかることになる。例えば２５６ＭｂｉｔのＳＤＲＡＭに於てワード線本数が１バンク辺り８１９２本有り、全部で４つのバンクが設けられているとすると、４ｘ８１９２ｘ６５．６ｍｓで３５分４９秒の時間が試験に必要になる。
【００１１】
なおここで図１３のステップＳ２或いはステップＳ６に要する時間は、一つのセルに対するリード或いはライト動作が１００ｎｓかかり、各ワード線辺り２５６個のセルが存在するとすると、１００［ ｎｓ］ ｘ２５６［ 個］ ｘ７［ 本］ で１７９．２μｓである。リフレッシュ時間ｔＲＥＦが６５．６ｍｓであるのと比較すれば、ステップＳ２或いはＳ６に要する時間は殆ど無視できる。
【００１２】
このように従来の方法に於ては、中央のワード線を活性化させて周辺セルへの影響を調べるために必要な時間が長く、試験時間が膨大になるという問題があった。
従って本発明の目的は、半導体記憶装置に於いて短時間で欠陥セルを検出する試験方法を提供することである。
【００１３】
【課題を解決するための手段】
請求項１の発明に於ては、ワード線多重選択機能を有した半導体記憶装置のメモリセル欠陥を試験する方法は、ａ）複数のワード線を多重させて順次活性化し、ｂ）該複数のワード線の周囲のワード線のメモリセルに於いてデータが変化したか否かを判定する各段階を含むことを特徴とする。
【００１４】
請求項２の発明に於ては、請求項１記載の方法に於て、前記段階ｂ）は、ｂ１）前記複数のワード線を多重させて順次活性化する前に前記周囲のワード線のメモリセルに対して所定のデータを書き込み、ｂ２）該複数のワード線を多重させて順次活性化した後に該周囲のワード線のメモリセルからデータを読み出し、ｂ３）書き込んだデータと読み出したデータが一致するか否かを判定する各段階を含むことを特徴とする。
【００１５】
請求項３の発明に於ては、請求項１記載の方法に於て、前記段階ａ）は、前記複数のワード線を多重させて順次活性化する段階と同時に非活性化する段階とを繰り返すことを特徴とする。
請求項４の発明に於ては、請求項３記載の方法に於て、前記段階ａ）はメモリセルに対するリフレッシュ周期に略等しい時間間隔だけ実行されることを特徴とする。
【００１６】
請求項５の発明に於ては、請求項４記載の方法に於て、前記段階ａ）は、ａ１）あるバンクに於て複数のワード線を多重させて順次活性化し、ａ２）段階ａ１）を複数のバンクに対して順次実行し、ａ３）前記段階ａ２）の後にあるバンクに於いて該複数のワード線を同時に非活性化し、ａ４）段階ａ３）を該複数のバンクに対して順次実行する各段階を含むことを特徴とする。
【００１７】
請求項６の発明に於ては、請求項１記載の方法に於て、前記段階ａ）は、前記複数のワード線に加えて少なくとも１本の冗長ワード線を多重させて活性化する段階を含むことを特徴とする。
請求項７の発明に於ては、ワード線多重選択機能を有した半導体記憶装置のメモリセル欠陥をテスターに試験させるプログラムを記録した機械読み取り可能な記憶媒体に於いて、該プログラムは、複数のワード線を多重させて順次活性化する活性化プログラムコード手段と、該複数のワード線の周囲のワード線のメモリセルに於いてデータが変化したか否かを判定する判定プログラムコード手段を含むことを特徴とする。
【００１８】
請求項８の発明に於ては、請求項７記載の記憶媒体に於て、前記判定プログラムコード手段は、前記複数のワード線を多重させて順次活性化する前に前記周囲のワード線のメモリセルに対して所定のデータを書き込むプログラムコード手段と、該複数のワード線を多重させて順次活性化した後に該周囲のワード線のメモリセルからデータを読み出すプログラムコード手段と、書き込んだデータと読み出したデータが一致するか否かを判定するプログラムコード手段を含むことを特徴とする。
【００１９】
請求項９の発明に於ては、請求項８記載の記憶媒体に於て、前記活性化プログラムコード手段は、前記複数のワード線を多重させて順次活性化する第１の動作と該複数のワード線を同時に非活性化する第２の動作とを繰り返すことを特徴とする。
請求項１０の発明に於ては、請求項９記載の記憶媒体に於て、前記活性化プログラムコード手段は、メモリセルに対するリフレッシュ周期に略等しい時間間隔だけ前記第１の動作及び前記第２の動作を繰り返すことを特徴とする。
【００２０】
請求項１１の発明に於ては、請求項１０記載の記憶媒体に於て、前記活性化プログラムコード手段は、あるバンクに於て複数のワード線を多重させて順次活性化する動作を複数のバンクに対して順次実行するプログラムコード手段と、該第１のプログラムコード手段が実行された後に、あるバンクに於いて該複数のワード線を同時に非活性化する動作を該複数のバンクに対して順次実行するプログラムコード手段を含むことを特徴とする。
【００２１】
請求項１２の発明に於ては、請求項７記載の記憶媒体に於て、前記活性化プログラムコード手段は、前記複数のワード線に加えて少なくとも１本の冗長ワード線を多重させて活性化するプログラムコード手段を含むことを特徴とする。
請求項１及び７の発明に於ては、あるワード線を活性化してその周囲のワード線のメモリセルのデータが影響を受けるか否かを判断する際に、半導体記憶装置のワード線多重選択機能を利用して複数のワード線を多重して順次活性化するので、欠陥セル検出試験に要する時間を大幅に短縮することが出来る。
【００２２】
請求項２及び８の発明に於ては、同時に選択活性化されるワード線の周囲のワード線のメモリセルに予めデータを書き込んでおき、ワード線を多重して順次活性化した後に、メモリセルからデータを読み出して、活性化の前後でデータ変化があったか否かを容易に判定することが出来る。
請求項３及び９の発明に於ては、ワード線の連続活性化時間に制限がある場合であっても、ワード線の活性化及び非活性化を繰り返すことで、ワード線が活性化されている時間を累積的に長くすることが出来る。
【００２３】
請求項４及び１０の発明に於ては、ワード線の活性化・非活性化を繰り返す時間は、リフレッシュ周期に略等しい時間間隔だけ実行される。リフレッシュ周期に等しい時間が経過してもセルの不良動作が検出されなければ、通常の動作上何等問題がないので、必要最低限の時間だけをかけて試験を実行することが可能になる。
【００２４】
請求項５及び１１の発明に於ては、複数のバンクに対してワード線活性化及びワード線非活性化をバンクインターリーブさせて実行するので、セル欠陥を検出する試験に要する時間を更に短縮することが出来る。
請求項６及び１２の発明に於いては、リアルセルに対するワード線に対してと同様に、冗長セルに対する冗長ワード線に対しても多重選択活性化を行う。従って、リアルセルだけでなく冗長セルをも含めた試験を、短時間で実行することが出来る。
【００２５】
【発明の実施の形態】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
図１は、本発明による欠陥セルを検出する試験方法を実行するシステムの構成図である。
図１のシステムは、テスター本体１０、テストヘッド１１、コンピュータ１２、記憶装置１３、及びモデム１４を含む。テスター本体１０は、プロセッサ、ＲＡＭ、ＲＯＭ等を含む処理装置であり、入出力端子を備えたテストヘッド１１に装着された半導体記憶装置ＭＤに対するテストを実行する。テスター本体１０の動作は、パーソナルコンピュータ或いはワークステーション等のコンピュータ１２によって制御される。
【００２６】
コンピュータ１２は、記憶装置１３或いはモデム１４から、本発明による欠陥セル検出用の試験方法のプログラムを受け取る。即ち記憶装置１３は、本発明による試験方法を記録したフロッピーディスクやＣＤ−ＲＯＭ等の記録媒体ＭＭから、欠陥セル検出用の試験方法のプログラムを読み取ってコンピュータ１２に供給する。モデム１４は、本発明による試験方法を記録した外部記録媒体に通信回線ＣＬを介してアクセスして、欠陥セル検出用の試験方法のプログラムをコンピュータ１２に供給する。
【００２７】
コンピュータ１２及びテスター本体１０は、欠陥セル検出用の試験方法のプログラムに基づいて、半導体記憶装置ＭＤに不良動作を行う欠陥セルが有るか否かを試験する。図１のシステムの構成そのものは従来技術の範囲内であり、その詳細な説明は省略する。但し本発明の欠陥セル検出用の試験方法に於ては、測定対象とする半導体記憶装置ＭＤに、複数のワード線を同時に活性化する多重ワード線活性化機能が設けられる。
【００２８】
図２は、半導体記憶装置ＭＤの構成を示すブロック図である。
図２の半導体記憶装置ＭＤは、クロックバッファ１０１、コマンドデコーダ１０２、アドレスバッファ１０３、Ｉ／Ｏデータバッファ１０４、制御信号ラッチ１０５、モードレジスタ１０６、コラムアドレスカウンタ１０７、複数のバンク１０８、テストモード判定回路１０９、テストモードデコーダ１１０、ワード線多重選択ユニット１１１、及び冗長ＷＬ選択ユニット１１２を含む。バンク１０８は、コラムデコーダ１２１、ワードデコーダ１２２、センスアンプ・データ入出力ゲート１２３、及びメモリセルアレイ１２４を含む。
【００２９】
クロックバッファ１０１は、クロック信号ＣＬＫを受け取り、同期信号としてコマンドデコーダ１０２、アドレスバッファ１０３、及びＩ／Ｏデータバッファ１０４に供給する。また更にクロックバッファ１０１は、動作制御のための同期信号を内部回路に供給する。
コマンドデコーダ１０２は、コントロール信号／ＣＳ（ｃｈｉｐ ｓｅｌｅｃｔ ）、／ＲＡＳ（ｒｏｗ ａｄｄｒｅｓｓ ｓｔｒｏｂｅ）、／ＣＡＳ（ｃｏｌｕｍｎ ａｄｄｒｅｓｓ ｓｔｒｏｂｅ ）、及び／ＷＥ（ｗｒｉｔｅ ｅｎａｂｌｅ）を受け取りデコードする。コマンドデコーダ１０２は、コントロール信号のデコード結果を、制御信号ラッチ１０５及びモードレジスタ１０６に供給する。制御信号ラッチ１０５は、コマンドデコーダ１０２からのデコード結果をラッチして、このラッチされた内容に基づいてバンク１０８が制御される。
【００３０】
アドレスバッファ１０３は、アドレス信号Ａ０乃至Ａ１２及びＢＡ０及びＢＡ１を受け取り、モードレジスタ１０６、コラムアドレスカウンタ１０７、及びバンク１０８にアドレスデータを供給する。図に示されるようにバンク１０８は、例えば４つ設けられており、バンクアドレスＢＡ０及びＢＡ１によって一つのバンクが選択される。
【００３１】
モードレジスタ１０６は、一般にＣＡＳレイテンシやバースト長等のパラメータを格納するレジスタであり、レジスタに対する書き込み指令はコントロール信号でなされ、書き込み内容はアドレスデータで指定される。
コラムアドレスカウンタ１０７は、同一のローアドレス上の連続したコラムアドレスにアクセスする場合に、連続したコラムアドレスを順次生成し、バンク１０８に供給する。
【００３２】
各バンク１０８に於て、ワードデコーダ１２２は、供給されたローアドレスで指定されるメモリセルのデータをメモリセルアレイ１２４から読み出し、センスアンプ・データ入出力ゲート１２３のセンスアンプに取り込む。コラムデコーダ１２１は、センスアンプ・データ入出力ゲート１２３のデータ入出力ゲートを開くことによって、供給されたコラムアドレスに対応するセンスアンプのデータをＩ／Ｏデータバッファ１０４に供給する。データ書き込みの場合は、上記動作とは逆の動作が行われる。
【００３３】
Ｉ／Ｏデータバッファ１０４は、データ信号ＤＱ０乃至ＤＱ３１を入出力するためのバッファである。
テストモード判定回路１０９は、コマンドデコーダ１０２からのデコード結果と、アドレスバッファ１０３からのアドレス信号と、信号／ＣＫＥとを受け取り、テスト動作モードであるか通常動作モードであるかを判定する。具体的には例えば、コントロール信号／ＲＡＳ、／ＣＡＳ、／ＷＥ、及び／ＣＳが全てＬＯＷであり、かつ信号／ＣＫＥとしてスーパーハイ即ち動作電圧ＶＣＣよりも高い電圧が与えられたときに、テスト動作モードであると判定する。
【００３４】
テストモードデコーダ１１０は、テストモード判定回路１０９がテスト動作モードであると判定するときに、アドレスバッファ１０３からのアドレス信号をデコードする。ここでアドレス信号のビットパターンによって、テスト動作のテスト内容を指定することが出来る。テストモードデコーダ１１０は、デコード結果を制御信号として、ワード線多重選択ユニット１１１や冗長ＷＬ選択ユニット１１２等のテストユニットに供給する。このようにして、アドレス信号によってテストの内容を指定し、それに応じて例えば、ワード線多重選択ユニット１１１を用いてワード線多重選択によるテスト動作を制御することが出来る。ワード線多重選択ユニット１１１は、ワード線多重選択テストが指定されると、ワード線多重選択を可能にするテスト信号ＴＥＳＴを出力する（アクティブにする）。
【００３５】
通常のＤＲＡＭに於ては、各バンク１０８のワードデコーダ１２２がローアドレスをラッチするローアドレスラッチを一つだけ備えており、各バンク１０８に於て一本のワード線を選択することしか出来ない。
本発明に於ては、ワードデコーダ１２２が、各ワード線毎に当該ワード線が選択されたか否かを示すラッチを備えており、メモリセル検査時には複数のワード線を選択活性化することが出来る。
【００３６】
図３は、図２のワードデコーダ１２２の一部を示すブロック図である。図２のワードデコーダ１２２は、図３に示される構成以外の例えばアドレスデコード部分は従来技術の構成と同様であり、図３は本発明に関する部分のみを示す。
図３のワードデコーダ１２２の関連部分は、タイミング制御ユニット３１、冗長選択ユニット３２、冗長ワードドライバ３３、及び複数のワードドライバ３４を含む。
【００３７】
タイミング制御ユニット３１は、バンクアドレスデコード信号、タイミング信号、及びテスト信号ＴＥＳＴを受け取る。バンクアドレスデコード信号及びタイミング信号は、従来技術で用いられるのと同一の信号である。バンクアドレスデコード信号は、当該バンクが選択されたときにＨＩＧＨになる。テスト信号ＴＥＳＴは、ワード線多重選択テストが指定されると、メモリセル検査を示すものとしてＨＩＧＨになる。またタイミング信号は、ワード線を活性化するタイミングを指示する信号である。タイミング制御ユニット３１は、当該バンクが選択されると、ワード線を活性化するタイミングを指示するタイミング信号を冗長選択ユニット３２に供給する。
【００３８】
冗長選択ユニット３２は、冗長選択信号がＨＩＧＨの場合、タイミング制御ユニット３１からのタイミングパルスを冗長ワードドライバ３３に供給し、冗長選択信号がＬＯＷの場合、タイミング制御ユニット３１からのタイミングパルスを複数のワードドライバ３４に供給する。冗長ワードドライバ３３は、不良なメモリセルに対する代替メモリセル（冗長メモリセル）をアクセスするためのワードドライバである。不良なメモリセルへのアクセスが試みられるときには、従来技術と同一の冗長選択信号によって、冗長選択ユニット３２がアクセス先を冗長ワードドライバ３３の冗長メモリセルに切り替える。
【００３９】
冗長ワードドライバ３３及び複数のワードドライバ３４は、各々が１ビットのラッチを備えており、当該ローアドレスが選択されると、リセットされるまで出力であるワード線を活性状態に保つ。冗長ワードドライバ３３は、冗長選択信号がＨＩＧＨの時にタイミングパルスが供給されると、ワード線を活性状態にする。ワードドライバ３４は、ローアドレスデコード信号ＲＡＤがＨＩＧＨの時にタイミングパルスが供給されると、ワード線を活性状態にする。ローアドレスデコード信号ＲＡＤは、デコードされたローアドレスを示す信号であり、選択されたローアドレスに対応する一つだけがＨＩＧＨになる。
【００４０】
図４は、タイミング制御ユニット３１及び冗長選択ユニット３２の回路構成を示す回路図である。
タイミング制御ユニット３１は、ＮＡＮＤ回路４１乃至４３、遅延素子４４、ＯＲ回路４５、及びインバータ４６を含む。バンクアドレスデコード信号及びテスト信号ＴＥＳＴがＨＩＧＨの状態で、タイミング信号のＨＩＧＨパルスが到来すると、ＮＡＮＤ回路４１の出力はＬＯＷとなる。従って、インバータ４６を介してＨＩＧＨパルスが冗長選択ユニット３２に供給される。
【００４１】
またリセット信号ＲＳＴは通常ＨＩＧＨであり、ＮＡＮＤ回路４１の出力がＬＯＷとなることで、ＮＡＮＤ回路４２及び４３から構成されるラッチはＨＩＧＨ出力をラッチする。ラッチのＨＩＧＨ出力信号は、遅延素子４４で遅延され、インバータ４７を介してＬＯＷ信号としてＯＲ回路４５に供給される。従って、テスト信号ＴＥＳＴがＬＯＷでメモリセル検査時ではない通常動作の場合は、タイミング信号が一度入力されるとＯＲ回路４５の出力はＬＯＷとなるので、それ以降のタイミング信号のＨＩＧＨパルスは、ＮＡＮＤ回路４１を通過しない。これによって、通常動作時にワード線が一本以上同時に選択されることを、避けることが出来る。即ちワード線の多重選択を回避することが出来る。
【００４２】
通常動作時にリセット信号ＲＳＴがＬＯＷになると、ＮＡＮＤ回路４２及び４３から構成されるラッチはＬＯＷ出力をラッチする。従ってインバータ４７からＯＲ回路４５への入力はＨＩＧＨとなり、ＮＡＮＤ回路４１は次のタイミング信号のＨＩＧＨパルスを通過させる。このリセット信号ＲＳＴは、プリチャージコマンドを半導体記憶装置ＭＤに入力することによってＬＯＷになる信号であり、ローアクセスが完了した後にプリチャージ動作等のリセット動作の実行を指示するものである。
【００４３】
テスト動作時には、テスト信号ＴＥＳＴがＨＩＧＨであるので、一本以上のワード線選択を防ぐフィードバックループの働きが無効にされ、ＮＡＮＤ回路４１はタイミング信号のＨＩＧＨパルスを全て通過させることが出来る。
冗長選択ユニット３２は、ＡＮＤ回路５１、ＮＯＲ回路５２、及びインバータ５３を含む。冗長選択信号がＨＩＧＨの場合は、ＮＯＲ回路５２の出力は常にＬＯＷであり、またＡＮＤ回路５１の出力はタイミング制御ユニット３１から供給されるＨＩＧＨパルスとなる。逆に選択信号がＬＯＷの場合は、ＡＮＤ回路５１の出力は常にＬＯＷであり、またＮＯＲ回路５２の出力はタイミング制御ユニット３１から供給されるＨＩＧＨパルスとなる。ＡＮＤ回路５１の出力が冗長ワードドライバ３３に供給され、ＮＯＲ回路５２の出力がワードドライバ３４に供給される。
【００４４】
図５は、冗長ワードドライバ３３及びワードドライバ３４の回路構成を示す回路図である。図５のワードドライバ３４（或いは冗長ワードドライバ３３）は、デコード部６１、ラッチ６２、リセット用ＮＭＯＳトランジスタ６３、及びインバータ６４及び６５を含む。デコード部６１は、ローアドレスデコード信号ＲＡＤ及びタイミング信号がＨＩＧＨになったときに、ラッチ６２の入力をＬＯＷにする。ラッチ６２は、このＬＯＷ入力でＨＩＧＨ出力をラッチする。ラッチ６２のＨＩＧＨ出力は、ワード線駆動用のインバータ６４及び６５を介して、ワード線に供給される。
【００４５】
デコード部６１は、ＮＭＯＳトランジスタ７１及び７２を含む。またラッチ６２は、ＰＭＯＳトランジスタ７３及び７４と、ＮＭＯＳトランジスタ７５及び７６を含む。これらのトランジスタによって上記動作を実現することが出来る。
図５に示されるワードドライバは、一度選択されると、リセット信号ＷＲＳＴがＨＩＧＨになりリセットされるまで、ワード線にＨＩＧＨレベルの電位を出力し続ける。これによって、メモリセル検査時に複数のワード線を同時に活性化することが可能となる。なおリセット信号ＷＲＳＴは、プリチャージ動作に同期してＨＩＧＨとなる信号でよい。
【００４６】
図６は、複数のワード線を同時に活性化する動作を示すタイミングチャートである。
テストモードを指定するテストコマンドＴＥＳＴを図２の半導体記憶装置ＭＤに入力した後に、ワード線を活性化するアクティベーションコマンドＡＣＴＶを複数連続して入力する。各アクティベーションコマンドＡＣＴＶが入力される度に、クロック信号ＣＬＫに同期して、タイミング信号のＨＩＧＨパルスが図３のタイミング制御ユニット３１に入力される。またアクティベーションコマンドＡＣＴＶに同期して、ローアドレスＲＡ１乃至ＲＡ５を入力する。
【００４７】
タイミング制御ユニット３１に入力されたＨＩＧＨパルスは、冗長ワードドライバ３３或いは複数のワードドライバ３４に供給される。これによって、ローアドレスＲＡ１乃至ＲＡ５に対応する５つのワードドライバが順次選択され、その出力であるワード線ＷＬ１乃至ＷＬ５が次々にＨＩＧＨにされる。ＨＩＧＨにされたワード線ＷＬ１乃至ＷＬ５は、プリチャージコマンドＰＲＥでリセットされる。
【００４８】
以上のようにして、テスト動作時には、複数のワード線を同時に活性化することが可能となる。
図２乃至図５に示される半導体記憶装置ＭＤに対して、図１に示されるシステムを用いて、セル欠陥を検出する試験を実行する。
図７は、本発明によるセル欠陥を検出する試験方法を示すフローチャートである。
【００４９】
ステップＳ１に於いて、試験を行うアドレスを初期値に設定する。
ステップＳ２に於いて、テストモードにエントリーする。
ステップＳ３に於いて、ワード線（ＷＬ）１本分の全てのセルに”０”を書き込む。
ステップＳ４に於いて、上記ワード線から８本目のワード線を重複選択（多重選択）する。
【００５０】
ステップＳ５に於いて、上記動作を計３２回繰り返す。
ステップＳ６に於いて、ワード線７本分の全てのセルに”１”を書き込む。
ステップＳ７に於いて、次のワード線７本分を重複選択する。
ステップＳ８に於いて、上記動作を計３２回繰り返す。
以上の動作によって、テストパターンの書き込みが終了する。
【００５１】
図８は、複数のワード線を多重選択活性化する場合の動作を説明する図である。図８に示されるように、ワード線ＷＬ１乃至ＷＬｎの各々は、セルゲートトランジスタ８１のゲート入力に接続される。ワード線ＷＬ１乃至ＷＬｎのうちの一本が選択活性化されると、選択されたワード線に接続されたセルゲートトランジスタ８１が導通される。セルゲートトランジスタ８１が導通されると、容量であるメモリセル８２に記憶されたデータがビット線ＢＬに読み出される。書き込み動作の場合は逆である。
【００５２】
上記ステップＳ３乃至Ｓ８の動作によって、ワード線が２５６本あるとして、例えば、ワード線ＷＬ１、ＷＬ９、ＷＬ１７、・・・、及びＷＬ２４９の全てのメモリセル８２に”０”が書き込まれ、それ以外のワード線に対してはメモリセル８２に”１”が書き込まれる。
図７を再び参照して、ステップＳ９に於て、ディスターブワード線を選択活性化する。
【００５３】
ステップＳ１０に於いて、ディスターブワード線から８本目のワード線を重複して選択活性化する。
ステップＳ１１に於いて、上記動作を計３２回繰り返す。
ステップＳ１２に於いて、全ワード線を非選択にする。
上記動作によって、図８の例においては、まずワード線ＷＬ１、ＷＬ９、ＷＬ１７、・・・、及びＷＬ２４９の３２本のワード線が、重複して順次選択されて活性化され、その後に同時に非活性化されることになる。
【００５４】
ステップＳ１３に於いて、セルに対するリフレッシュ動作の間隔であるｔＲＥＦ時間経過したか否かを判定する。例えばリフレッシュ時間ｔＲＥＦは、６５．６ｍｓである。ここでｔＲＥＦ時間経過したことを調べるのは、リフレッシュ時間ｔＲＥＦが経過しても不良動作によるデータ変化が起こらなければ、それ以上の長時間に対する動作を試験しなくても、半導体記憶装置の動作上問題がないと判断できるからである。またステップＳ９乃至Ｓ１２に於て、ワード線の選択活性化・非活性化を繰り返すのは、一般にワード線の活性化状態を持続できる時間が限られているためであり、仮にワード線を持続的に活性化できるのであればそれでかまわない。
【００５５】
ステップＳ１４に於いて、２５６本のワード線の全てのセルをリードする。
ステップＳ１５に於いて、読み出されたデータが最初に書き込んだデータと一致するか否かを判定する。一致しない場合にはステップＳ１６に進み、データ不一致をもたらしたセルを欠陥セルと判断して製品をリジェクトする。全てのデータが一致する場合には、ステップＳ１７に進む。
【００５６】
ステップＳ１７に於いて、ディスターブワード線を一本進める。即ち、図８の例に於いては、ワード線ＷＬ２、ＷＬ１０、ＷＬ１８、・・・、及びＷＬ２５０が次のディスターブワード線となる。
ステップＳ１８に於いて、選択されたディスターブワード線が８本目か否かを判定する。ＹＥＳの場合はステップＳ１９に進み、ＮＯの場合はステップＳ３に戻る。
【００５７】
ステップＳ１９に於いて、ワード線が２５６本からなる次のワード線ブロックに進める。
ステップＳ２０に於いて、試験が終了したブロックが最終ブロックであるか否か、即ち全てのブロックに対して試験が行われたか否かを判定する。ＹＥＳの場合はステップＳ２１に進み、ＮＯの場合はステップＳ３に戻る。
【００５８】
ステップＳ２１に於いて、テストモードからイグジットする。
ステップＳ２２に於いて、製品を良品と判断する。以上で処理を終了する。
このように周囲のセルに影響がでるか否かを確認するためにワード線の活性化・非活性化を繰り返す処理を、多重ワード線選択機能を利用して複数行のセルアレイブロックに対して同時に実行することで、メモリセル欠陥を検出する試験にかかる時間を短縮することが可能になる。例えば上述のように、ワード線を８本おきに選択活性化して計３２本多重選択する場合には、ディスターブ動作に要する時間を１／３２に短縮することが出来る。またワード線を例えば４本おきに選択活性化して計６４本多重選択すれば、ディスターブ動作に要する時間を１／６４に短縮することが可能である。
【００５９】
この試験時間を更に削減することが、以下に説明するようにバンクインターリーブ動作を用いることで可能になる。
図２の半導体記憶装置ＭＤに於いて、ワード線を立ち上げてメモリセルアレイ１２４のメモリセルからのデータをセンスアンプ・データ入出力ゲート１２３のセンスアンプ列に読み込むためにコマンドＡＣＴを入力し、センスアンプ列のデータをセンスアンプ・データ入出力ゲート１２３のデータ入出力ゲートを介してＩ／Ｏデータバッファ１０４に読み出すためにコマンドＲＥＡＤを入力するとする。またデータ読み出し後に、ビット線をプリチャージすると共にワード線を非活性化するためにコマンドＰＲＥを入力するとする。
【００６０】
この場合、図４のステップＳ９に於いては、コマンドＡＣＴを入力して、対応したローアドレスを指定することで、ディスターブワード線を選択活性化することになる。またステップＳ１０及びＳ１１に於いて、更なるローアドレスを指定することで、計３２本のワード線を多重して選択活性化することになる。更にステップＳ１２に於いては、コマンドＰＲＥを入力して、ワード線を非活性化することになる。
【００６１】
バンクインターリーブを行う場合には、まず第１のバンク１０８を選択し、コマンドＡＣＴの入力によって、指定された３２本のワード線を多重させて順次選択活性化する。次に第２のバンク１０８を選択し、コマンドＡＣＴの入力によって、指定された３２本のワード線を多重させて順次選択活性化する。これを第４のバンク１０８まで実行する。
【００６２】
４つのバンク１０８の全てに於いて多重選択されたワード線を活性化したら、第１のバンク１０８を選択し、コマンドＰＲＥを入力して、選択状態にあるワード線を非活性化させる。次に第２のバンク１０８を選択し、コマンドＰＲＥを入力して、選択状態にあるワード線を非活性化させる。これを第４のバンク１０８まで実行する。
【００６３】
このようにバンクインターリーブでワード線の活性化・非活性化を実行すれば、周囲のセルに影響がでるか否かを確認するためにワード線の活性化・非活性化を繰り返す処理を、更に時間短縮することが出来る。具体的には、この処理時間を、１／バンク数に削減することが出来る。
以下に於いて、冗長セルに対するセル検査をリアルセルに対する検査と同時に行う方法について説明する。
【００６４】
図９は、リアルセル及び冗長セルに対するセル検査を説明するための図である。図９は一つのメモリセルブロックを示し、このメモリセルブロックは、２５６本のワード線ＷＬ０乃至ＷＬ２５５及び８本の冗長ワード線ＲＷＬ０乃至ＲＷＬ７を含む。リアルセルに欠陥があるときに、ヒューズ切断による結線論理で不良メモリセルを同定して、この不良メモリセルにアクセスが試みられたときには、替わりに冗長セルがアクセスされることになる。
【００６５】
図９に於いて、サブワードデコーダ９１が選択したワード線のメモリセル（図示せず）とセンスアンプ９０との間で、ビット線ＢＬを介してデータ転送が行われる。また同様に、冗長メモリセル（図示せず）をアクセスする場合には、冗長ワードデコーダ９２が選択した冗長ワード線のメモリセルとセンスアンプ９０との間で、ビット線ＢＬを介してデータ転送が行われる。
【００６６】
図１０は、リアルセル及び冗長セルの両方に対してセル欠陥を検出する本発明による試験方法を示すフローチャートである。図９を参照しながら、この試験方法について以下に説明する。
ステップＳ１に於いて、試験を行うアドレスを初期値に設定する。
ステップＳ２に於いて、ワード線多重選択テストモードにエントリーする。
【００６７】
ステップＳ３に於いて、ワード線（ＷＬ）１本分の全てのセルに”０”を書き込む。
ステップＳ４に於いて、上記ワード線から８本目のワード線を重複選択する。
ステップＳ５に於いて、上記動作を計３２回繰り返す。
ステップＳ５の後にステップＳＡに於いて、冗長ワード線を重複選択する。即ち図９に於いて、冗長ワード線ＲＷＬ０乃至ＲＷＬ７のうちの一本を、ステップＳ３乃至Ｓ５で多重選択された３２本のワード線に加えて、更に選択活性化する。この選択活性化される冗長ワード線は、多重選択されたワード線の最後のものから数えて、８本目の冗長ワード線である。即ち、ワード線ＷＬ０、ＷＬ８、ＷＬ１６、・・・、及びＷＬ２４８が多重選択された場合には、冗長ワード線ＲＷＬ０が、図９に示されるように更に重複選択される。
【００６８】
ステップＳ６に於いて、ワード線７本分の全てのセルに”１”を書き込む。
ステップＳ７に於いて、次のワード線７本分を重複選択する。
ステップＳ８に於いて、上記動作を計３２回繰り返す。
ステップＳ８の後にステップＳＡに於いて、冗長ワード線を重複選択する。
以上の動作によって、テストパターンの書き込みが終了する。即ち図９の例に於いては、ワード線ＷＬ０、ＷＬ８、ＷＬ１６、・・・、及びＷＬ２４８と冗長ワード線ＲＷＬ０の全てのメモリセルに”０”が書き込まれ、それ以外のワード線及び冗長ワード線に対しては、メモリセルに”１”が書き込まれる。
【００６９】
ステップＳ９に於て、ディスターブワード線を選択活性化する。
ステップＳ１０に於いて、ディスターブワード線から８本目のワード線を重複して選択活性化する。
ステップＳ１１に於いて、上記動作を計３２回繰り返す。
ステップＳ１１の後にステップＳＡに於いて、冗長ワード線を重複選択する。
これによって指定された冗長ワード線が、ディスターブワード線として選択活性化される。
【００７０】
ステップＳ１２に於いて、全ワード線を非選択にする。
上記動作によって、図９の例においては、まずワード線ＷＬ０、ＷＬ８、ＷＬ１６、・・・、及びＷＬ２４８と冗長ワード線ＲＷＬ０との３３本のワード線が重複して選択活性化され、その後に非活性化されることになる。
ステップＳ１３に於いて、セルに対するリフレッシュ動作の間隔であるｔＲＥＦ時間経過したか否かを判定する。例えばリフレッシュ時間ｔＲＥＦは、６５．６ｍｓである。ここでｔＲＥＦ時間経過したことを調べるのは、リフレッシュ時間ｔＲＥＦが経過しても不良動作によるデータ変化が起こらなければ、それ以上の長時間に対する動作を試験しなくても、半導体記憶装置の動作上問題がないと判断できるからである。
【００７１】
ステップＳ１４に於いて、２５６本のワード線及び８本の冗長ワード線（計２６４本）の全てのセルをリードする。
ステップＳ１５に於いて、読み出されたデータが最初に書き込んだデータと一致するか否かを判定する。一致しない場合にはステップＳ１６に進み、データ不一致をもたらしたセルを欠陥セルと判断して製品をリジェクトする。全てのデータが一致する場合には、ステップＳ１７に進む。
【００７２】
ステップＳ１７に於いて、ディスターブワード線を一本進める。
ステップＳ１８に於いて、選択されたディスターブワード線が８本目か否かを判定する。ＹＥＳの場合はステップＳ１９に進み、ＮＯの場合はステップＳ３に戻る。
ステップＳ１９に於いて、ワード線が２５６本からなる次のワード線ブロックに進める。
【００７３】
ステップＳ２０に於いて、試験が終了したブロックが最終ブロックであるか否か、即ち全てのブロックに対して試験が行われたか否かを判定する。ＹＥＳの場合はステップＳ２１に進み、ＮＯの場合はステップＳ３に戻る。
ステップＳ２１に於いて、テストモードからイグジットする。
ステップＳ２２に於いて、製品を良品と判断する。以上で処理を終了する。
【００７４】
図１１は、冗長ワード線を重複選択する処理（図１０のステップＳＡ）を示すフローチャートである。
冗長ワード線を重複選択するためには、まずステップＳＡ１に於いて、冗長ワード線選択のテストモードにエントリーする。
図２を参照して説明したように、テストモードデコーダ１１０は、テストモード判定回路１０９がテスト動作モードであると判定するときに、アドレスバッファ１０３からのアドレス信号をデコードする。ここでアドレス信号のビットパターンによって、テスト動作のテスト内容を指定することが出来る。このようにアドレス信号のビットパターンに応じて、ワード線多重選択ユニット１１１を用いてワード線多重選択によるテスト動作を制御したり、冗長ワード線選択ユニット１１２を用いて冗長ワード線に対するテスト動作を制御することが出来る。複数のテストモードを同時に使用するときには、順次複数回に分けて各テストモードを指定する。図１０のステップＳ２に於いて既にワード線多重選択テストモードに入っており、上記ステップＳＡ１に於いて、更に冗長ワード線選択テストモードが指定されることになる。
【００７５】
ステップＳＡ２に於いて、強制冗長アドレス入力により冗長ワード線を活性化する。具体的には、アクティブコマンドを入力すると共に、強制冗長アドレスを入力することによって、強制的に活性化する冗長ワード線を１本指定する。これによって、指定された冗長ワード線が選択活性化される。
ステップＳＡ３に於いて、冗長ワード線選択テストモードからイグジットする。これで冗長ワード線重複選択の処理を終了する。
【００７６】
以上図１０及び図１１に示された処理によって、８本おきにディスターブ動作を実行するディスターブ検査を、リアルセルに対するワード線に対してだけでなく、冗長セルに対する冗長ワード線をも含めて、同時に実行することが可能になる。
なお上記説明に於いては、８本毎にディスターブワード線を設定する例を説明したが、４本毎等、適当なディスターブワード線間隔で同様のテストを実行できることは言うまでもない。
【００７７】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されることなく、特許請求の範囲に記載される範囲内で自由に変形・変更が可能である。
【００７８】
【発明の効果】
請求項１及び７の発明に於ては、あるワード線を活性化してその周囲のワード線のメモリセルのデータが影響を受けるか否かを判断する際に、半導体記憶装置のワード線多重選択機能を利用して複数のワード線を多重して順次活性化するので、欠陥セル検出試験に要する時間を大幅に短縮することが出来る。
【００７９】
請求項２及び８の発明に於ては、同時に選択活性化されるワード線の周囲のワード線のメモリセルに予めデータを書き込んでおき、ワード線を多重して順次活性化した後に、メモリセルからデータを読み出して、活性化の前後でデータ変化があったか否かを容易に判定することが出来る。
請求項３及び９の発明に於ては、ワード線の連続活性化時間に制限がある場合であっても、ワード線の活性化及び非活性化を繰り返すことで、ワード線が活性化されている時間を累積的に長くすることが出来る。
【００８０】
請求項４及び１０の発明に於ては、ワード線の活性化・非活性化を繰り返す時間は、リフレッシュ周期に略等しい時間間隔だけ実行される。リフレッシュ周期に等しい時間が経過してもセルの不良動作が検出されなければ、通常の動作上何等問題がないので、必要最低限の時間だけをかけて試験を実行することが可能になる。
【００８１】
請求項５及び１１の発明に於ては、複数のバンクに対してワード線活性化及びワード線非活性化をバンクインターリーブさせて実行するので、セル欠陥を検出する試験に要する時間を更に短縮することが出来る。
請求項６及び１２の発明に於いては、リアルセルに対するワード線に対してと同様に、冗長セルに対する冗長ワード線に対しても多重選択活性化を行う。従って、リアルセルだけでなく冗長セルをも含めた試験を、短時間で実行することが出来る。
【図面の簡単な説明】
【図１】本発明による欠陥セルを検出する試験方法を実行するシステムの構成図である。
【図２】半導体記憶装置ＭＤの構成を示すブロック図である。
【図３】図２のワードデコーダの一部を示すブロック図である。
【図４】図３のタイミング制御ユニット及び冗長選択ユニットの回路構成を示す回路図である。
【図５】図３の冗長ワードドライバ及びワードドライバの回路構成を示す回路図である。
【図６】複数のワード線を同時に活性化する動作を示すタイミングチャートである。
【図７】本発明によるセル欠陥を検出する試験方法を示すフローチャートである。
【図８】複数のワード線を多重選択活性化する場合の動作を説明する図である。
【図９】リアルセル及び冗長セルに対するセル検査を説明するための図である。
【図１０】リアルセル及び冗長セルの両方に対してセル欠陥を検出する本発明による試験方法を示すフローチャートである。
【図１１】冗長ワード線を重複選択する処理を示すフローチャートである。
【図１２】欠陥セルの不良動作を説明するための図である。
【図１３】半導体記憶装置に於てセル欠陥を試験する従来の方法を示すフローチャートである。
【符号の説明】
１０ テスター本体
１１ テストヘッド
１２ コンピュータ
１３ 記憶装置
１４ モデム
１０１ クロックバッファ
１０２ コマンドデコーダ
１０３ アドレスバッファ
１０４ Ｉ／Ｏデータバッファ
１０５ 制御信号ラッチ
１０６ モードレジスタ
１０７ コラムアドレスカウンタ
１０８ バンク
１０９ テストモード判定回路１０９
１１０ テストモードデコーダ
１１１ ワード線多重選択ユニット
１１２ 冗長ワード線選択ユニット
１２１ コラムデコーダ
１２２ ワードデコーダ
１２３ センスアンプ・データ入出力ゲート
１２４ メモリセルアレイ
【発明の属する技術分野】
本発明は半導体記憶装置の試験方法に関し、詳しくは半導体記憶装置に於て動作不良の欠陥セルを検出する試験方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）やＳＤＲＡＭ（ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）等の半導体記憶装置は、縦横に配列状に並べられたメモリセルにデータを記憶する。このような半導体記憶装置に於ては、製造元で各セルの動作に関して試験を行い、不良動作を示す欠陥セルを取り除くか或いは製品を不良としてリジェクトする必要がある。一般にセルの動作を試験するためには、データをセルに書き込んで、その後セルからデータを読み出して、書き込んだデータと同一のデータが読み出されたか否かをチェックする。
【０００３】
欠陥セルが示す不良動作には幾つか種類があるが、ある種の欠陥セルは、そのセル自体へのライト動作及びリード動作では不良動作を示さないが、そのセルに対するワード線を長時間活性化（選択）すると、周辺の非欠陥セルのデータが反転されてしまうという不良動作を示す。
図１２は、このような欠陥セルの不良動作を説明するための図である。
【０００４】
容量から構成されるセル２０３にデータ”１”を書き込む場合には、ワード線ＷＬ１を選択活性化してＨＩＧＨにすると、センスアンプ回路２００に格納されたデータ”１”が、ビット線ＢＬ１及びトランジスタ２０１を介してセル２０３に記憶される。セル２０３にデータ”１”が記憶された状態で、ワード線ＷＬ２を選択活性化してＨＩＧＨにし、例えばデータ”０”を、ビット線ＢＬ２及びトランジスタ２０２を介してセル２０４に記憶させる。セル２０４からデータを読み出すためには、ワード線ＷＬ２を選択活性化してＨＩＧＨにし、トランジスタ２０２及びビット線ＢＬ２を介して、センスアンプ回路２００にデータを読み出す。
【０００５】
このようにセル２０３にデータ”１”が記憶された状態で、セル２０４に対するデータ書き込み／読み出しのためにワード線ＷＬ２の活性化及び非活性化を繰り返し、ワード線ＷＬ２を長時間活性化させると、セル２０３のデータが”０”に変化してしまう現象がある。これはセル２０４のピンホール欠陥のために生じると考えられている。
【０００６】
図１３は、半導体記憶装置に於て上記のようなセル欠陥を試験する従来の方法を示すフローチャートである。
ステップＳ１に於て、試験を行うアドレスを初期値に設定する。
ステップＳ２に於て、指定アドレスに対応するワード線を中心としてワード線７本を１セットとし、上位３本に対応する全てのセルに”１”を書き込み、中央のワード線に対応する全てのセルに”０”を書き込み、下位３本に対応する全てのセルに”１”を書き込む。この中央のワード線を、図１３ではディスターブＷＬと称する。
【０００７】
ステップＳ３に於て、中央のワード線を選択活性化する。
ステップＳ４に於て、中央のワード線を非活性化する。
ステップＳ５に於て、セルに対するリフレッシュ動作の間隔であるｔＲＥＦ時間経過したか否かを判定する。例えばリフレッシュ時間ｔＲＥＦは、６５．６ｍｓである。ここでｔＲＥＦ時間経過したことを調べるのは、リフレッシュ時間ｔＲＥＦが経過しても不良動作によるデータ変化が起こらなければ、それ以上の長時間に対する動作を試験しなくても、半導体記憶装置の動作上問題がないと判断できるからである。またステップＳ３及びＳ４に於て、中央のワード線の選択活性化・非活性化を繰り返すのは、一般にワード線の活性化状態を持続できる時間が限られているためであり、仮にワード線を持続的に活性化できるのであればそれでかまわない。
【０００８】
ステップＳ６に於て、上記７本のワード線の全てのセルをリードする。
ステップＳ７に於て、読み出されたデータが最初に書き込んだデータと一致するか否かを判定する。一致しない場合にはステップＳ８に進み、データ不一致をもたらしたセルを欠陥セルと判断して製品をリジェクトする。全てのデータが一致する場合には、ステップＳ９に進む。
【０００９】
ステップＳ９に於て、アドレスを一つ進め、活性化する中央のワード線を一本進める。
ステップＳ１０に於て、最終ワード線まで試験が終了したか否かを判定する。ＹＥＳの場合には、ステップＳ１１に於いて製品を良品と判断する。ＮＯの場合には、ステップＳ２に戻り、上記処理を繰り返す。
【００１０】
【発明が解決しようとする課題】
図１３の従来の方法に於ては、セル欠陥を試験するために、各ワード線に対して少なくとも６５．６ｍｓの時間がかかることになる。例えば２５６ＭｂｉｔのＳＤＲＡＭに於てワード線本数が１バンク辺り８１９２本有り、全部で４つのバンクが設けられているとすると、４ｘ８１９２ｘ６５．６ｍｓで３５分４９秒の時間が試験に必要になる。
【００１１】
なおここで図１３のステップＳ２或いはステップＳ６に要する時間は、一つのセルに対するリード或いはライト動作が１００ｎｓかかり、各ワード線辺り２５６個のセルが存在するとすると、１００［ ｎｓ］ ｘ２５６［ 個］ ｘ７［ 本］ で１７９．２μｓである。リフレッシュ時間ｔＲＥＦが６５．６ｍｓであるのと比較すれば、ステップＳ２或いはＳ６に要する時間は殆ど無視できる。
【００１２】
このように従来の方法に於ては、中央のワード線を活性化させて周辺セルへの影響を調べるために必要な時間が長く、試験時間が膨大になるという問題があった。
従って本発明の目的は、半導体記憶装置に於いて短時間で欠陥セルを検出する試験方法を提供することである。
【００１３】
【課題を解決するための手段】
請求項１の発明に於ては、ワード線多重選択機能を有した半導体記憶装置のメモリセル欠陥を試験する方法は、ａ）複数のワード線を多重させて順次活性化し、ｂ）該複数のワード線の周囲のワード線のメモリセルに於いてデータが変化したか否かを判定する各段階を含むことを特徴とする。
【００１４】
請求項２の発明に於ては、請求項１記載の方法に於て、前記段階ｂ）は、ｂ１）前記複数のワード線を多重させて順次活性化する前に前記周囲のワード線のメモリセルに対して所定のデータを書き込み、ｂ２）該複数のワード線を多重させて順次活性化した後に該周囲のワード線のメモリセルからデータを読み出し、ｂ３）書き込んだデータと読み出したデータが一致するか否かを判定する各段階を含むことを特徴とする。
【００１５】
請求項３の発明に於ては、請求項１記載の方法に於て、前記段階ａ）は、前記複数のワード線を多重させて順次活性化する段階と同時に非活性化する段階とを繰り返すことを特徴とする。
請求項４の発明に於ては、請求項３記載の方法に於て、前記段階ａ）はメモリセルに対するリフレッシュ周期に略等しい時間間隔だけ実行されることを特徴とする。
【００１６】
請求項５の発明に於ては、請求項４記載の方法に於て、前記段階ａ）は、ａ１）あるバンクに於て複数のワード線を多重させて順次活性化し、ａ２）段階ａ１）を複数のバンクに対して順次実行し、ａ３）前記段階ａ２）の後にあるバンクに於いて該複数のワード線を同時に非活性化し、ａ４）段階ａ３）を該複数のバンクに対して順次実行する各段階を含むことを特徴とする。
【００１７】
請求項６の発明に於ては、請求項１記載の方法に於て、前記段階ａ）は、前記複数のワード線に加えて少なくとも１本の冗長ワード線を多重させて活性化する段階を含むことを特徴とする。
請求項７の発明に於ては、ワード線多重選択機能を有した半導体記憶装置のメモリセル欠陥をテスターに試験させるプログラムを記録した機械読み取り可能な記憶媒体に於いて、該プログラムは、複数のワード線を多重させて順次活性化する活性化プログラムコード手段と、該複数のワード線の周囲のワード線のメモリセルに於いてデータが変化したか否かを判定する判定プログラムコード手段を含むことを特徴とする。
【００１８】
請求項８の発明に於ては、請求項７記載の記憶媒体に於て、前記判定プログラムコード手段は、前記複数のワード線を多重させて順次活性化する前に前記周囲のワード線のメモリセルに対して所定のデータを書き込むプログラムコード手段と、該複数のワード線を多重させて順次活性化した後に該周囲のワード線のメモリセルからデータを読み出すプログラムコード手段と、書き込んだデータと読み出したデータが一致するか否かを判定するプログラムコード手段を含むことを特徴とする。
【００１９】
請求項９の発明に於ては、請求項８記載の記憶媒体に於て、前記活性化プログラムコード手段は、前記複数のワード線を多重させて順次活性化する第１の動作と該複数のワード線を同時に非活性化する第２の動作とを繰り返すことを特徴とする。
請求項１０の発明に於ては、請求項９記載の記憶媒体に於て、前記活性化プログラムコード手段は、メモリセルに対するリフレッシュ周期に略等しい時間間隔だけ前記第１の動作及び前記第２の動作を繰り返すことを特徴とする。
【００２０】
請求項１１の発明に於ては、請求項１０記載の記憶媒体に於て、前記活性化プログラムコード手段は、あるバンクに於て複数のワード線を多重させて順次活性化する動作を複数のバンクに対して順次実行するプログラムコード手段と、該第１のプログラムコード手段が実行された後に、あるバンクに於いて該複数のワード線を同時に非活性化する動作を該複数のバンクに対して順次実行するプログラムコード手段を含むことを特徴とする。
【００２１】
請求項１２の発明に於ては、請求項７記載の記憶媒体に於て、前記活性化プログラムコード手段は、前記複数のワード線に加えて少なくとも１本の冗長ワード線を多重させて活性化するプログラムコード手段を含むことを特徴とする。
請求項１及び７の発明に於ては、あるワード線を活性化してその周囲のワード線のメモリセルのデータが影響を受けるか否かを判断する際に、半導体記憶装置のワード線多重選択機能を利用して複数のワード線を多重して順次活性化するので、欠陥セル検出試験に要する時間を大幅に短縮することが出来る。
【００２２】
請求項２及び８の発明に於ては、同時に選択活性化されるワード線の周囲のワード線のメモリセルに予めデータを書き込んでおき、ワード線を多重して順次活性化した後に、メモリセルからデータを読み出して、活性化の前後でデータ変化があったか否かを容易に判定することが出来る。
請求項３及び９の発明に於ては、ワード線の連続活性化時間に制限がある場合であっても、ワード線の活性化及び非活性化を繰り返すことで、ワード線が活性化されている時間を累積的に長くすることが出来る。
【００２３】
請求項４及び１０の発明に於ては、ワード線の活性化・非活性化を繰り返す時間は、リフレッシュ周期に略等しい時間間隔だけ実行される。リフレッシュ周期に等しい時間が経過してもセルの不良動作が検出されなければ、通常の動作上何等問題がないので、必要最低限の時間だけをかけて試験を実行することが可能になる。
【００２４】
請求項５及び１１の発明に於ては、複数のバンクに対してワード線活性化及びワード線非活性化をバンクインターリーブさせて実行するので、セル欠陥を検出する試験に要する時間を更に短縮することが出来る。
請求項６及び１２の発明に於いては、リアルセルに対するワード線に対してと同様に、冗長セルに対する冗長ワード線に対しても多重選択活性化を行う。従って、リアルセルだけでなく冗長セルをも含めた試験を、短時間で実行することが出来る。
【００２５】
【発明の実施の形態】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
図１は、本発明による欠陥セルを検出する試験方法を実行するシステムの構成図である。
図１のシステムは、テスター本体１０、テストヘッド１１、コンピュータ１２、記憶装置１３、及びモデム１４を含む。テスター本体１０は、プロセッサ、ＲＡＭ、ＲＯＭ等を含む処理装置であり、入出力端子を備えたテストヘッド１１に装着された半導体記憶装置ＭＤに対するテストを実行する。テスター本体１０の動作は、パーソナルコンピュータ或いはワークステーション等のコンピュータ１２によって制御される。
【００２６】
コンピュータ１２は、記憶装置１３或いはモデム１４から、本発明による欠陥セル検出用の試験方法のプログラムを受け取る。即ち記憶装置１３は、本発明による試験方法を記録したフロッピーディスクやＣＤ−ＲＯＭ等の記録媒体ＭＭから、欠陥セル検出用の試験方法のプログラムを読み取ってコンピュータ１２に供給する。モデム１４は、本発明による試験方法を記録した外部記録媒体に通信回線ＣＬを介してアクセスして、欠陥セル検出用の試験方法のプログラムをコンピュータ１２に供給する。
【００２７】
コンピュータ１２及びテスター本体１０は、欠陥セル検出用の試験方法のプログラムに基づいて、半導体記憶装置ＭＤに不良動作を行う欠陥セルが有るか否かを試験する。図１のシステムの構成そのものは従来技術の範囲内であり、その詳細な説明は省略する。但し本発明の欠陥セル検出用の試験方法に於ては、測定対象とする半導体記憶装置ＭＤに、複数のワード線を同時に活性化する多重ワード線活性化機能が設けられる。
【００２８】
図２は、半導体記憶装置ＭＤの構成を示すブロック図である。
図２の半導体記憶装置ＭＤは、クロックバッファ１０１、コマンドデコーダ１０２、アドレスバッファ１０３、Ｉ／Ｏデータバッファ１０４、制御信号ラッチ１０５、モードレジスタ１０６、コラムアドレスカウンタ１０７、複数のバンク１０８、テストモード判定回路１０９、テストモードデコーダ１１０、ワード線多重選択ユニット１１１、及び冗長ＷＬ選択ユニット１１２を含む。バンク１０８は、コラムデコーダ１２１、ワードデコーダ１２２、センスアンプ・データ入出力ゲート１２３、及びメモリセルアレイ１２４を含む。
【００２９】
クロックバッファ１０１は、クロック信号ＣＬＫを受け取り、同期信号としてコマンドデコーダ１０２、アドレスバッファ１０３、及びＩ／Ｏデータバッファ１０４に供給する。また更にクロックバッファ１０１は、動作制御のための同期信号を内部回路に供給する。
コマンドデコーダ１０２は、コントロール信号／ＣＳ（ｃｈｉｐ ｓｅｌｅｃｔ ）、／ＲＡＳ（ｒｏｗ ａｄｄｒｅｓｓ ｓｔｒｏｂｅ）、／ＣＡＳ（ｃｏｌｕｍｎ ａｄｄｒｅｓｓ ｓｔｒｏｂｅ ）、及び／ＷＥ（ｗｒｉｔｅ ｅｎａｂｌｅ）を受け取りデコードする。コマンドデコーダ１０２は、コントロール信号のデコード結果を、制御信号ラッチ１０５及びモードレジスタ１０６に供給する。制御信号ラッチ１０５は、コマンドデコーダ１０２からのデコード結果をラッチして、このラッチされた内容に基づいてバンク１０８が制御される。
【００３０】
アドレスバッファ１０３は、アドレス信号Ａ０乃至Ａ１２及びＢＡ０及びＢＡ１を受け取り、モードレジスタ１０６、コラムアドレスカウンタ１０７、及びバンク１０８にアドレスデータを供給する。図に示されるようにバンク１０８は、例えば４つ設けられており、バンクアドレスＢＡ０及びＢＡ１によって一つのバンクが選択される。
【００３１】
モードレジスタ１０６は、一般にＣＡＳレイテンシやバースト長等のパラメータを格納するレジスタであり、レジスタに対する書き込み指令はコントロール信号でなされ、書き込み内容はアドレスデータで指定される。
コラムアドレスカウンタ１０７は、同一のローアドレス上の連続したコラムアドレスにアクセスする場合に、連続したコラムアドレスを順次生成し、バンク１０８に供給する。
【００３２】
各バンク１０８に於て、ワードデコーダ１２２は、供給されたローアドレスで指定されるメモリセルのデータをメモリセルアレイ１２４から読み出し、センスアンプ・データ入出力ゲート１２３のセンスアンプに取り込む。コラムデコーダ１２１は、センスアンプ・データ入出力ゲート１２３のデータ入出力ゲートを開くことによって、供給されたコラムアドレスに対応するセンスアンプのデータをＩ／Ｏデータバッファ１０４に供給する。データ書き込みの場合は、上記動作とは逆の動作が行われる。
【００３３】
Ｉ／Ｏデータバッファ１０４は、データ信号ＤＱ０乃至ＤＱ３１を入出力するためのバッファである。
テストモード判定回路１０９は、コマンドデコーダ１０２からのデコード結果と、アドレスバッファ１０３からのアドレス信号と、信号／ＣＫＥとを受け取り、テスト動作モードであるか通常動作モードであるかを判定する。具体的には例えば、コントロール信号／ＲＡＳ、／ＣＡＳ、／ＷＥ、及び／ＣＳが全てＬＯＷであり、かつ信号／ＣＫＥとしてスーパーハイ即ち動作電圧ＶＣＣよりも高い電圧が与えられたときに、テスト動作モードであると判定する。
【００３４】
テストモードデコーダ１１０は、テストモード判定回路１０９がテスト動作モードであると判定するときに、アドレスバッファ１０３からのアドレス信号をデコードする。ここでアドレス信号のビットパターンによって、テスト動作のテスト内容を指定することが出来る。テストモードデコーダ１１０は、デコード結果を制御信号として、ワード線多重選択ユニット１１１や冗長ＷＬ選択ユニット１１２等のテストユニットに供給する。このようにして、アドレス信号によってテストの内容を指定し、それに応じて例えば、ワード線多重選択ユニット１１１を用いてワード線多重選択によるテスト動作を制御することが出来る。ワード線多重選択ユニット１１１は、ワード線多重選択テストが指定されると、ワード線多重選択を可能にするテスト信号ＴＥＳＴを出力する（アクティブにする）。
【００３５】
通常のＤＲＡＭに於ては、各バンク１０８のワードデコーダ１２２がローアドレスをラッチするローアドレスラッチを一つだけ備えており、各バンク１０８に於て一本のワード線を選択することしか出来ない。
本発明に於ては、ワードデコーダ１２２が、各ワード線毎に当該ワード線が選択されたか否かを示すラッチを備えており、メモリセル検査時には複数のワード線を選択活性化することが出来る。
【００３６】
図３は、図２のワードデコーダ１２２の一部を示すブロック図である。図２のワードデコーダ１２２は、図３に示される構成以外の例えばアドレスデコード部分は従来技術の構成と同様であり、図３は本発明に関する部分のみを示す。
図３のワードデコーダ１２２の関連部分は、タイミング制御ユニット３１、冗長選択ユニット３２、冗長ワードドライバ３３、及び複数のワードドライバ３４を含む。
【００３７】
タイミング制御ユニット３１は、バンクアドレスデコード信号、タイミング信号、及びテスト信号ＴＥＳＴを受け取る。バンクアドレスデコード信号及びタイミング信号は、従来技術で用いられるのと同一の信号である。バンクアドレスデコード信号は、当該バンクが選択されたときにＨＩＧＨになる。テスト信号ＴＥＳＴは、ワード線多重選択テストが指定されると、メモリセル検査を示すものとしてＨＩＧＨになる。またタイミング信号は、ワード線を活性化するタイミングを指示する信号である。タイミング制御ユニット３１は、当該バンクが選択されると、ワード線を活性化するタイミングを指示するタイミング信号を冗長選択ユニット３２に供給する。
【００３８】
冗長選択ユニット３２は、冗長選択信号がＨＩＧＨの場合、タイミング制御ユニット３１からのタイミングパルスを冗長ワードドライバ３３に供給し、冗長選択信号がＬＯＷの場合、タイミング制御ユニット３１からのタイミングパルスを複数のワードドライバ３４に供給する。冗長ワードドライバ３３は、不良なメモリセルに対する代替メモリセル（冗長メモリセル）をアクセスするためのワードドライバである。不良なメモリセルへのアクセスが試みられるときには、従来技術と同一の冗長選択信号によって、冗長選択ユニット３２がアクセス先を冗長ワードドライバ３３の冗長メモリセルに切り替える。
【００３９】
冗長ワードドライバ３３及び複数のワードドライバ３４は、各々が１ビットのラッチを備えており、当該ローアドレスが選択されると、リセットされるまで出力であるワード線を活性状態に保つ。冗長ワードドライバ３３は、冗長選択信号がＨＩＧＨの時にタイミングパルスが供給されると、ワード線を活性状態にする。ワードドライバ３４は、ローアドレスデコード信号ＲＡＤがＨＩＧＨの時にタイミングパルスが供給されると、ワード線を活性状態にする。ローアドレスデコード信号ＲＡＤは、デコードされたローアドレスを示す信号であり、選択されたローアドレスに対応する一つだけがＨＩＧＨになる。
【００４０】
図４は、タイミング制御ユニット３１及び冗長選択ユニット３２の回路構成を示す回路図である。
タイミング制御ユニット３１は、ＮＡＮＤ回路４１乃至４３、遅延素子４４、ＯＲ回路４５、及びインバータ４６を含む。バンクアドレスデコード信号及びテスト信号ＴＥＳＴがＨＩＧＨの状態で、タイミング信号のＨＩＧＨパルスが到来すると、ＮＡＮＤ回路４１の出力はＬＯＷとなる。従って、インバータ４６を介してＨＩＧＨパルスが冗長選択ユニット３２に供給される。
【００４１】
またリセット信号ＲＳＴは通常ＨＩＧＨであり、ＮＡＮＤ回路４１の出力がＬＯＷとなることで、ＮＡＮＤ回路４２及び４３から構成されるラッチはＨＩＧＨ出力をラッチする。ラッチのＨＩＧＨ出力信号は、遅延素子４４で遅延され、インバータ４７を介してＬＯＷ信号としてＯＲ回路４５に供給される。従って、テスト信号ＴＥＳＴがＬＯＷでメモリセル検査時ではない通常動作の場合は、タイミング信号が一度入力されるとＯＲ回路４５の出力はＬＯＷとなるので、それ以降のタイミング信号のＨＩＧＨパルスは、ＮＡＮＤ回路４１を通過しない。これによって、通常動作時にワード線が一本以上同時に選択されることを、避けることが出来る。即ちワード線の多重選択を回避することが出来る。
【００４２】
通常動作時にリセット信号ＲＳＴがＬＯＷになると、ＮＡＮＤ回路４２及び４３から構成されるラッチはＬＯＷ出力をラッチする。従ってインバータ４７からＯＲ回路４５への入力はＨＩＧＨとなり、ＮＡＮＤ回路４１は次のタイミング信号のＨＩＧＨパルスを通過させる。このリセット信号ＲＳＴは、プリチャージコマンドを半導体記憶装置ＭＤに入力することによってＬＯＷになる信号であり、ローアクセスが完了した後にプリチャージ動作等のリセット動作の実行を指示するものである。
【００４３】
テスト動作時には、テスト信号ＴＥＳＴがＨＩＧＨであるので、一本以上のワード線選択を防ぐフィードバックループの働きが無効にされ、ＮＡＮＤ回路４１はタイミング信号のＨＩＧＨパルスを全て通過させることが出来る。
冗長選択ユニット３２は、ＡＮＤ回路５１、ＮＯＲ回路５２、及びインバータ５３を含む。冗長選択信号がＨＩＧＨの場合は、ＮＯＲ回路５２の出力は常にＬＯＷであり、またＡＮＤ回路５１の出力はタイミング制御ユニット３１から供給されるＨＩＧＨパルスとなる。逆に選択信号がＬＯＷの場合は、ＡＮＤ回路５１の出力は常にＬＯＷであり、またＮＯＲ回路５２の出力はタイミング制御ユニット３１から供給されるＨＩＧＨパルスとなる。ＡＮＤ回路５１の出力が冗長ワードドライバ３３に供給され、ＮＯＲ回路５２の出力がワードドライバ３４に供給される。
【００４４】
図５は、冗長ワードドライバ３３及びワードドライバ３４の回路構成を示す回路図である。図５のワードドライバ３４（或いは冗長ワードドライバ３３）は、デコード部６１、ラッチ６２、リセット用ＮＭＯＳトランジスタ６３、及びインバータ６４及び６５を含む。デコード部６１は、ローアドレスデコード信号ＲＡＤ及びタイミング信号がＨＩＧＨになったときに、ラッチ６２の入力をＬＯＷにする。ラッチ６２は、このＬＯＷ入力でＨＩＧＨ出力をラッチする。ラッチ６２のＨＩＧＨ出力は、ワード線駆動用のインバータ６４及び６５を介して、ワード線に供給される。
【００４５】
デコード部６１は、ＮＭＯＳトランジスタ７１及び７２を含む。またラッチ６２は、ＰＭＯＳトランジスタ７３及び７４と、ＮＭＯＳトランジスタ７５及び７６を含む。これらのトランジスタによって上記動作を実現することが出来る。
図５に示されるワードドライバは、一度選択されると、リセット信号ＷＲＳＴがＨＩＧＨになりリセットされるまで、ワード線にＨＩＧＨレベルの電位を出力し続ける。これによって、メモリセル検査時に複数のワード線を同時に活性化することが可能となる。なおリセット信号ＷＲＳＴは、プリチャージ動作に同期してＨＩＧＨとなる信号でよい。
【００４６】
図６は、複数のワード線を同時に活性化する動作を示すタイミングチャートである。
テストモードを指定するテストコマンドＴＥＳＴを図２の半導体記憶装置ＭＤに入力した後に、ワード線を活性化するアクティベーションコマンドＡＣＴＶを複数連続して入力する。各アクティベーションコマンドＡＣＴＶが入力される度に、クロック信号ＣＬＫに同期して、タイミング信号のＨＩＧＨパルスが図３のタイミング制御ユニット３１に入力される。またアクティベーションコマンドＡＣＴＶに同期して、ローアドレスＲＡ１乃至ＲＡ５を入力する。
【００４７】
タイミング制御ユニット３１に入力されたＨＩＧＨパルスは、冗長ワードドライバ３３或いは複数のワードドライバ３４に供給される。これによって、ローアドレスＲＡ１乃至ＲＡ５に対応する５つのワードドライバが順次選択され、その出力であるワード線ＷＬ１乃至ＷＬ５が次々にＨＩＧＨにされる。ＨＩＧＨにされたワード線ＷＬ１乃至ＷＬ５は、プリチャージコマンドＰＲＥでリセットされる。
【００４８】
以上のようにして、テスト動作時には、複数のワード線を同時に活性化することが可能となる。
図２乃至図５に示される半導体記憶装置ＭＤに対して、図１に示されるシステムを用いて、セル欠陥を検出する試験を実行する。
図７は、本発明によるセル欠陥を検出する試験方法を示すフローチャートである。
【００４９】
ステップＳ１に於いて、試験を行うアドレスを初期値に設定する。
ステップＳ２に於いて、テストモードにエントリーする。
ステップＳ３に於いて、ワード線（ＷＬ）１本分の全てのセルに”０”を書き込む。
ステップＳ４に於いて、上記ワード線から８本目のワード線を重複選択（多重選択）する。
【００５０】
ステップＳ５に於いて、上記動作を計３２回繰り返す。
ステップＳ６に於いて、ワード線７本分の全てのセルに”１”を書き込む。
ステップＳ７に於いて、次のワード線７本分を重複選択する。
ステップＳ８に於いて、上記動作を計３２回繰り返す。
以上の動作によって、テストパターンの書き込みが終了する。
【００５１】
図８は、複数のワード線を多重選択活性化する場合の動作を説明する図である。図８に示されるように、ワード線ＷＬ１乃至ＷＬｎの各々は、セルゲートトランジスタ８１のゲート入力に接続される。ワード線ＷＬ１乃至ＷＬｎのうちの一本が選択活性化されると、選択されたワード線に接続されたセルゲートトランジスタ８１が導通される。セルゲートトランジスタ８１が導通されると、容量であるメモリセル８２に記憶されたデータがビット線ＢＬに読み出される。書き込み動作の場合は逆である。
【００５２】
上記ステップＳ３乃至Ｓ８の動作によって、ワード線が２５６本あるとして、例えば、ワード線ＷＬ１、ＷＬ９、ＷＬ１７、・・・、及びＷＬ２４９の全てのメモリセル８２に”０”が書き込まれ、それ以外のワード線に対してはメモリセル８２に”１”が書き込まれる。
図７を再び参照して、ステップＳ９に於て、ディスターブワード線を選択活性化する。
【００５３】
ステップＳ１０に於いて、ディスターブワード線から８本目のワード線を重複して選択活性化する。
ステップＳ１１に於いて、上記動作を計３２回繰り返す。
ステップＳ１２に於いて、全ワード線を非選択にする。
上記動作によって、図８の例においては、まずワード線ＷＬ１、ＷＬ９、ＷＬ１７、・・・、及びＷＬ２４９の３２本のワード線が、重複して順次選択されて活性化され、その後に同時に非活性化されることになる。
【００５４】
ステップＳ１３に於いて、セルに対するリフレッシュ動作の間隔であるｔＲＥＦ時間経過したか否かを判定する。例えばリフレッシュ時間ｔＲＥＦは、６５．６ｍｓである。ここでｔＲＥＦ時間経過したことを調べるのは、リフレッシュ時間ｔＲＥＦが経過しても不良動作によるデータ変化が起こらなければ、それ以上の長時間に対する動作を試験しなくても、半導体記憶装置の動作上問題がないと判断できるからである。またステップＳ９乃至Ｓ１２に於て、ワード線の選択活性化・非活性化を繰り返すのは、一般にワード線の活性化状態を持続できる時間が限られているためであり、仮にワード線を持続的に活性化できるのであればそれでかまわない。
【００５５】
ステップＳ１４に於いて、２５６本のワード線の全てのセルをリードする。
ステップＳ１５に於いて、読み出されたデータが最初に書き込んだデータと一致するか否かを判定する。一致しない場合にはステップＳ１６に進み、データ不一致をもたらしたセルを欠陥セルと判断して製品をリジェクトする。全てのデータが一致する場合には、ステップＳ１７に進む。
【００５６】
ステップＳ１７に於いて、ディスターブワード線を一本進める。即ち、図８の例に於いては、ワード線ＷＬ２、ＷＬ１０、ＷＬ１８、・・・、及びＷＬ２５０が次のディスターブワード線となる。
ステップＳ１８に於いて、選択されたディスターブワード線が８本目か否かを判定する。ＹＥＳの場合はステップＳ１９に進み、ＮＯの場合はステップＳ３に戻る。
【００５７】
ステップＳ１９に於いて、ワード線が２５６本からなる次のワード線ブロックに進める。
ステップＳ２０に於いて、試験が終了したブロックが最終ブロックであるか否か、即ち全てのブロックに対して試験が行われたか否かを判定する。ＹＥＳの場合はステップＳ２１に進み、ＮＯの場合はステップＳ３に戻る。
【００５８】
ステップＳ２１に於いて、テストモードからイグジットする。
ステップＳ２２に於いて、製品を良品と判断する。以上で処理を終了する。
このように周囲のセルに影響がでるか否かを確認するためにワード線の活性化・非活性化を繰り返す処理を、多重ワード線選択機能を利用して複数行のセルアレイブロックに対して同時に実行することで、メモリセル欠陥を検出する試験にかかる時間を短縮することが可能になる。例えば上述のように、ワード線を８本おきに選択活性化して計３２本多重選択する場合には、ディスターブ動作に要する時間を１／３２に短縮することが出来る。またワード線を例えば４本おきに選択活性化して計６４本多重選択すれば、ディスターブ動作に要する時間を１／６４に短縮することが可能である。
【００５９】
この試験時間を更に削減することが、以下に説明するようにバンクインターリーブ動作を用いることで可能になる。
図２の半導体記憶装置ＭＤに於いて、ワード線を立ち上げてメモリセルアレイ１２４のメモリセルからのデータをセンスアンプ・データ入出力ゲート１２３のセンスアンプ列に読み込むためにコマンドＡＣＴを入力し、センスアンプ列のデータをセンスアンプ・データ入出力ゲート１２３のデータ入出力ゲートを介してＩ／Ｏデータバッファ１０４に読み出すためにコマンドＲＥＡＤを入力するとする。またデータ読み出し後に、ビット線をプリチャージすると共にワード線を非活性化するためにコマンドＰＲＥを入力するとする。
【００６０】
この場合、図４のステップＳ９に於いては、コマンドＡＣＴを入力して、対応したローアドレスを指定することで、ディスターブワード線を選択活性化することになる。またステップＳ１０及びＳ１１に於いて、更なるローアドレスを指定することで、計３２本のワード線を多重して選択活性化することになる。更にステップＳ１２に於いては、コマンドＰＲＥを入力して、ワード線を非活性化することになる。
【００６１】
バンクインターリーブを行う場合には、まず第１のバンク１０８を選択し、コマンドＡＣＴの入力によって、指定された３２本のワード線を多重させて順次選択活性化する。次に第２のバンク１０８を選択し、コマンドＡＣＴの入力によって、指定された３２本のワード線を多重させて順次選択活性化する。これを第４のバンク１０８まで実行する。
【００６２】
４つのバンク１０８の全てに於いて多重選択されたワード線を活性化したら、第１のバンク１０８を選択し、コマンドＰＲＥを入力して、選択状態にあるワード線を非活性化させる。次に第２のバンク１０８を選択し、コマンドＰＲＥを入力して、選択状態にあるワード線を非活性化させる。これを第４のバンク１０８まで実行する。
【００６３】
このようにバンクインターリーブでワード線の活性化・非活性化を実行すれば、周囲のセルに影響がでるか否かを確認するためにワード線の活性化・非活性化を繰り返す処理を、更に時間短縮することが出来る。具体的には、この処理時間を、１／バンク数に削減することが出来る。
以下に於いて、冗長セルに対するセル検査をリアルセルに対する検査と同時に行う方法について説明する。
【００６４】
図９は、リアルセル及び冗長セルに対するセル検査を説明するための図である。図９は一つのメモリセルブロックを示し、このメモリセルブロックは、２５６本のワード線ＷＬ０乃至ＷＬ２５５及び８本の冗長ワード線ＲＷＬ０乃至ＲＷＬ７を含む。リアルセルに欠陥があるときに、ヒューズ切断による結線論理で不良メモリセルを同定して、この不良メモリセルにアクセスが試みられたときには、替わりに冗長セルがアクセスされることになる。
【００６５】
図９に於いて、サブワードデコーダ９１が選択したワード線のメモリセル（図示せず）とセンスアンプ９０との間で、ビット線ＢＬを介してデータ転送が行われる。また同様に、冗長メモリセル（図示せず）をアクセスする場合には、冗長ワードデコーダ９２が選択した冗長ワード線のメモリセルとセンスアンプ９０との間で、ビット線ＢＬを介してデータ転送が行われる。
【００６６】
図１０は、リアルセル及び冗長セルの両方に対してセル欠陥を検出する本発明による試験方法を示すフローチャートである。図９を参照しながら、この試験方法について以下に説明する。
ステップＳ１に於いて、試験を行うアドレスを初期値に設定する。
ステップＳ２に於いて、ワード線多重選択テストモードにエントリーする。
【００６７】
ステップＳ３に於いて、ワード線（ＷＬ）１本分の全てのセルに”０”を書き込む。
ステップＳ４に於いて、上記ワード線から８本目のワード線を重複選択する。
ステップＳ５に於いて、上記動作を計３２回繰り返す。
ステップＳ５の後にステップＳＡに於いて、冗長ワード線を重複選択する。即ち図９に於いて、冗長ワード線ＲＷＬ０乃至ＲＷＬ７のうちの一本を、ステップＳ３乃至Ｓ５で多重選択された３２本のワード線に加えて、更に選択活性化する。この選択活性化される冗長ワード線は、多重選択されたワード線の最後のものから数えて、８本目の冗長ワード線である。即ち、ワード線ＷＬ０、ＷＬ８、ＷＬ１６、・・・、及びＷＬ２４８が多重選択された場合には、冗長ワード線ＲＷＬ０が、図９に示されるように更に重複選択される。
【００６８】
ステップＳ６に於いて、ワード線７本分の全てのセルに”１”を書き込む。
ステップＳ７に於いて、次のワード線７本分を重複選択する。
ステップＳ８に於いて、上記動作を計３２回繰り返す。
ステップＳ８の後にステップＳＡに於いて、冗長ワード線を重複選択する。
以上の動作によって、テストパターンの書き込みが終了する。即ち図９の例に於いては、ワード線ＷＬ０、ＷＬ８、ＷＬ１６、・・・、及びＷＬ２４８と冗長ワード線ＲＷＬ０の全てのメモリセルに”０”が書き込まれ、それ以外のワード線及び冗長ワード線に対しては、メモリセルに”１”が書き込まれる。
【００６９】
ステップＳ９に於て、ディスターブワード線を選択活性化する。
ステップＳ１０に於いて、ディスターブワード線から８本目のワード線を重複して選択活性化する。
ステップＳ１１に於いて、上記動作を計３２回繰り返す。
ステップＳ１１の後にステップＳＡに於いて、冗長ワード線を重複選択する。
これによって指定された冗長ワード線が、ディスターブワード線として選択活性化される。
【００７０】
ステップＳ１２に於いて、全ワード線を非選択にする。
上記動作によって、図９の例においては、まずワード線ＷＬ０、ＷＬ８、ＷＬ１６、・・・、及びＷＬ２４８と冗長ワード線ＲＷＬ０との３３本のワード線が重複して選択活性化され、その後に非活性化されることになる。
ステップＳ１３に於いて、セルに対するリフレッシュ動作の間隔であるｔＲＥＦ時間経過したか否かを判定する。例えばリフレッシュ時間ｔＲＥＦは、６５．６ｍｓである。ここでｔＲＥＦ時間経過したことを調べるのは、リフレッシュ時間ｔＲＥＦが経過しても不良動作によるデータ変化が起こらなければ、それ以上の長時間に対する動作を試験しなくても、半導体記憶装置の動作上問題がないと判断できるからである。
【００７１】
ステップＳ１４に於いて、２５６本のワード線及び８本の冗長ワード線（計２６４本）の全てのセルをリードする。
ステップＳ１５に於いて、読み出されたデータが最初に書き込んだデータと一致するか否かを判定する。一致しない場合にはステップＳ１６に進み、データ不一致をもたらしたセルを欠陥セルと判断して製品をリジェクトする。全てのデータが一致する場合には、ステップＳ１７に進む。
【００７２】
ステップＳ１７に於いて、ディスターブワード線を一本進める。
ステップＳ１８に於いて、選択されたディスターブワード線が８本目か否かを判定する。ＹＥＳの場合はステップＳ１９に進み、ＮＯの場合はステップＳ３に戻る。
ステップＳ１９に於いて、ワード線が２５６本からなる次のワード線ブロックに進める。
【００７３】
ステップＳ２０に於いて、試験が終了したブロックが最終ブロックであるか否か、即ち全てのブロックに対して試験が行われたか否かを判定する。ＹＥＳの場合はステップＳ２１に進み、ＮＯの場合はステップＳ３に戻る。
ステップＳ２１に於いて、テストモードからイグジットする。
ステップＳ２２に於いて、製品を良品と判断する。以上で処理を終了する。
【００７４】
図１１は、冗長ワード線を重複選択する処理（図１０のステップＳＡ）を示すフローチャートである。
冗長ワード線を重複選択するためには、まずステップＳＡ１に於いて、冗長ワード線選択のテストモードにエントリーする。
図２を参照して説明したように、テストモードデコーダ１１０は、テストモード判定回路１０９がテスト動作モードであると判定するときに、アドレスバッファ１０３からのアドレス信号をデコードする。ここでアドレス信号のビットパターンによって、テスト動作のテスト内容を指定することが出来る。このようにアドレス信号のビットパターンに応じて、ワード線多重選択ユニット１１１を用いてワード線多重選択によるテスト動作を制御したり、冗長ワード線選択ユニット１１２を用いて冗長ワード線に対するテスト動作を制御することが出来る。複数のテストモードを同時に使用するときには、順次複数回に分けて各テストモードを指定する。図１０のステップＳ２に於いて既にワード線多重選択テストモードに入っており、上記ステップＳＡ１に於いて、更に冗長ワード線選択テストモードが指定されることになる。
【００７５】
ステップＳＡ２に於いて、強制冗長アドレス入力により冗長ワード線を活性化する。具体的には、アクティブコマンドを入力すると共に、強制冗長アドレスを入力することによって、強制的に活性化する冗長ワード線を１本指定する。これによって、指定された冗長ワード線が選択活性化される。
ステップＳＡ３に於いて、冗長ワード線選択テストモードからイグジットする。これで冗長ワード線重複選択の処理を終了する。
【００７６】
以上図１０及び図１１に示された処理によって、８本おきにディスターブ動作を実行するディスターブ検査を、リアルセルに対するワード線に対してだけでなく、冗長セルに対する冗長ワード線をも含めて、同時に実行することが可能になる。
なお上記説明に於いては、８本毎にディスターブワード線を設定する例を説明したが、４本毎等、適当なディスターブワード線間隔で同様のテストを実行できることは言うまでもない。
【００７７】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されることなく、特許請求の範囲に記載される範囲内で自由に変形・変更が可能である。
【００７８】
【発明の効果】
請求項１及び７の発明に於ては、あるワード線を活性化してその周囲のワード線のメモリセルのデータが影響を受けるか否かを判断する際に、半導体記憶装置のワード線多重選択機能を利用して複数のワード線を多重して順次活性化するので、欠陥セル検出試験に要する時間を大幅に短縮することが出来る。
【００７９】
請求項２及び８の発明に於ては、同時に選択活性化されるワード線の周囲のワード線のメモリセルに予めデータを書き込んでおき、ワード線を多重して順次活性化した後に、メモリセルからデータを読み出して、活性化の前後でデータ変化があったか否かを容易に判定することが出来る。
請求項３及び９の発明に於ては、ワード線の連続活性化時間に制限がある場合であっても、ワード線の活性化及び非活性化を繰り返すことで、ワード線が活性化されている時間を累積的に長くすることが出来る。
【００８０】
請求項４及び１０の発明に於ては、ワード線の活性化・非活性化を繰り返す時間は、リフレッシュ周期に略等しい時間間隔だけ実行される。リフレッシュ周期に等しい時間が経過してもセルの不良動作が検出されなければ、通常の動作上何等問題がないので、必要最低限の時間だけをかけて試験を実行することが可能になる。
【００８１】
請求項５及び１１の発明に於ては、複数のバンクに対してワード線活性化及びワード線非活性化をバンクインターリーブさせて実行するので、セル欠陥を検出する試験に要する時間を更に短縮することが出来る。
請求項６及び１２の発明に於いては、リアルセルに対するワード線に対してと同様に、冗長セルに対する冗長ワード線に対しても多重選択活性化を行う。従って、リアルセルだけでなく冗長セルをも含めた試験を、短時間で実行することが出来る。
【図面の簡単な説明】
【図１】本発明による欠陥セルを検出する試験方法を実行するシステムの構成図である。
【図２】半導体記憶装置ＭＤの構成を示すブロック図である。
【図３】図２のワードデコーダの一部を示すブロック図である。
【図４】図３のタイミング制御ユニット及び冗長選択ユニットの回路構成を示す回路図である。
【図５】図３の冗長ワードドライバ及びワードドライバの回路構成を示す回路図である。
【図６】複数のワード線を同時に活性化する動作を示すタイミングチャートである。
【図７】本発明によるセル欠陥を検出する試験方法を示すフローチャートである。
【図８】複数のワード線を多重選択活性化する場合の動作を説明する図である。
【図９】リアルセル及び冗長セルに対するセル検査を説明するための図である。
【図１０】リアルセル及び冗長セルの両方に対してセル欠陥を検出する本発明による試験方法を示すフローチャートである。
【図１１】冗長ワード線を重複選択する処理を示すフローチャートである。
【図１２】欠陥セルの不良動作を説明するための図である。
【図１３】半導体記憶装置に於てセル欠陥を試験する従来の方法を示すフローチャートである。
【符号の説明】
１０ テスター本体
１１ テストヘッド
１２ コンピュータ
１３ 記憶装置
１４ モデム
１０１ クロックバッファ
１０２ コマンドデコーダ
１０３ アドレスバッファ
１０４ Ｉ／Ｏデータバッファ
１０５ 制御信号ラッチ
１０６ モードレジスタ
１０７ コラムアドレスカウンタ
１０８ バンク
１０９ テストモード判定回路１０９
１１０ テストモードデコーダ
１１１ ワード線多重選択ユニット
１１２ 冗長ワード線選択ユニット
１２１ コラムデコーダ
１２２ ワードデコーダ
１２３ センスアンプ・データ入出力ゲート
１２４ メモリセルアレイ
Claims (4)
- ワード線多重選択機能を有した半導体記憶装置のメモリセル欠陥を試験する方法であって、該半導体記憶装置は、
タイミングパルスを受け取るタイミング信号ノードと、
リセット信号を受け取るリセット信号ノードと、
該タイミングパルスのタイミングで選択状態をラッチしてワード線の活性化状態を保持し、該リセット信号ノードにリセット信号を受け取るとリセットされるラッチ
を各々が含みワード線に接続される複数のワードドライバと、
通常動作時には１つだけ該タイミングパルスを供給することで一本のワード線を活性状態にし、試験動作時には複数の該タイミングパルスを供給して該複数のワードドライバを一つ以上順次選択して、選択されたワードドライバに対応するワード線を同時に活性状態にする制御回路を含み、
該試験方法は、
ａ）複数のワード線を多重させて順次活性化し、
ｂ）該複数のワード線の周囲のワード線のメモリセルに於いてデータが変化したか否かを判定する各段階を含み、
前記段階ｂ）は、
ｂ１）前記複数のワード線を多重させて順次活性化する前に前記周囲のワード線のメモリセルに対して所定のデータを書き込み、
ｂ２）該複数のワード線を多重させて順次活性化した後に該周囲のワード線のメモリセルからデータを読み出し、
ｂ３）書き込んだデータと読み出したデータが一致するか否かを判定する
各段階を含み、前記段階ａ）は、前記複数のワード線を多重させて順次活性化する段階と同時に非活性化する段階とを繰り返すものであり、
ａ１）あるバンクに於て複数のワード線を多重させて順次活性化し、
ａ２）段階ａ１）を複数のバンクに対して順次実行し、
ａ３）前記段階ａ２）の後にあるバンクに於いて該複数のワード線を同時に非活性化し、
ａ４）段階ａ３）を該複数のバンクに対して順次実行する
各段階を含むことを特徴とする方法。 - ワード線多重選択機能を有した半導体記憶装置のメモリセル欠陥を試験する方法であって、該半導体記憶装置は、
タイミングパルスを受け取るタイミング信号ノードと、
リセット信号を受け取るリセット信号ノードと、
該タイミングパルスのタイミングで選択状態をラッチしてワード線の活性化状態を保持し、該リセット信号ノードにリセット信号を受け取るとリセットされるラッチ
を各々が含みワード線に接続される複数のワードドライバと、
通常動作時には１つだけ該タイミングパルスを供給することで一本のワード線を活性状態にし、試験動作時には複数の該タイミングパルスを供給して該複数のワードドライバを一つ以上順次選択して、選択されたワードドライバに対応するワード線を同時に活性状態にする制御回路を含み、
該試験方法は、
ａ）複数のワード線を多重させて順次活性化し、
ｂ）該複数のワード線の周囲のワード線のメモリセルに於いてデータが変化したか否かを判定する各段階を含み、
前記段階ｂ）は、
ｂ１）前記複数のワード線を多重させて順次活性化する前に前記周囲のワード線のメモリセルに対して所定のデータを書き込み、
ｂ２）該複数のワード線を多重させて順次活性化した後に該周囲のワード線のメモリセルからデータを読み出し、
ｂ３）書き込んだデータと読み出したデータが一致するか否かを判定する
各段階を含み、前記段階ａ）は、前記複数のワード線に加えて少なくとも１本の冗長ワード線を多重させて活性化する段階を含むことを特徴とする方法。 - ワード線多重選択機能を有した半導体記憶装置のメモリセル欠陥をテスターに試験させるプログラムを記録した機械読み取り可能な記憶媒体であって、該半導体記憶装置は、
タイミングパルスを受け取るタイミング信号ノードと、
リセット信号を受け取るリセット信号ノードと、
該タイミングパルスのタイミングで選択状態をラッチしてワード線の活性化状態を保持し、該リセット信号ノードにリセット信号を受け取るとリセットされるラッチ
を各々が含みワード線に接続される複数のワードドライバと、
通常動作時には１つだけ該タイミングパルスを供給することで一本のワード線を活性状態にし、試験動作時には複数の該タイミングパルスを供給して該複数のワードドライバを一つ以上順次選択して、選択されたワードドライバに対応するワード線を同時に活性状態にする制御回路を含み、
該プログラムは、
複数のワード線を多重させて順次活性化する活性化プログラムコード手段と、
該複数のワード線の周囲のワード線のメモリセルに於いてデータが変化したか否かを判定する判定プログラムコード手段を含み、
前記判定プログラムコード手段は、
前記複数のワード線を多重させて順次活性化する前に前記周囲のワード線のメモリセルに対して所定のデータを書き込むプログラムコード手段と、
該複数のワード線を多重させて順次活性化した後に該周囲のワード線のメモリセルからデータを読み出すプログラムコード手段と、
書き込んだデータと読み出したデータが一致するか否かを判定するプログラムコード手段
を含み、前記活性化プログラムコード手段は、前記複数のワード線を多重させて順次活性化する第１の動作と該複数のワード線を同時に非活性化する第２の動作とを繰り返すものであり、
あるバンクに於て複数のワード線を多重させて順次活性化する動作を複数のバンクに対して順次実行する第１のプログラムコード手段と、
該第１のプログラムコード手段が実行された後に、あるバンクに於いて該複数のワード線を同時に非活性化する動作を該複数のバンクに対して順次実行するプログラムコード手段
を含むことを特徴とする記憶媒体。 - ワード線多重選択機能を有した半導体記憶装置のメモリセル欠陥をテスターに試験させるプログラムを記録した機械読み取り可能な記憶媒体であって、該半導体記憶装置は、
タイミングパルスを受け取るタイミング信号ノードと、
リセット信号を受け取るリセット信号ノードと、
該タイミングパルスのタイミングで選択状態をラッチしてワード線の活性化状態を保持し、該リセット信号ノードにリセット信号を受け取るとリセットされるラッチ
を各々が含みワード線に接続される複数のワードドライバと、
通常動作時には１つだけ該タイミングパルスを供給することで一本のワード線を活性状態にし、試験動作時には複数の該タイミングパルスを供給して該複数のワードドライバを一つ以上順次選択して、選択されたワードドライバに対応するワード線を同時に活性状態にする制御回路を含み、
該プログラムは、
複数のワード線を多重させて順次活性化する活性化プログラムコード手段と、
該複数のワード線の周囲のワード線のメモリセルに於いてデータが変化したか否かを判 定する判定プログラムコード手段を含み、
前記判定プログラムコード手段は、
前記複数のワード線を多重させて順次活性化する前に前記周囲のワード線のメモリセルに対して所定のデータを書き込むプログラムコード手段と、
該複数のワード線を多重させて順次活性化した後に該周囲のワード線のメモリセルからデータを読み出すプログラムコード手段と、
書き込んだデータと読み出したデータが一致するか否かを判定するプログラムコード手段
を含み、前記活性化プログラムコード手段は、前記複数のワード線に加えて少なくとも１本の冗長ワード線を多重させて活性化するプログラムコード手段を含むことを特徴とする記憶媒体。
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