KR20030011629A

KR20030011629A - 반도체 메모리

Info

Publication number: KR20030011629A
Application number: KR1020020043773A
Authority: KR
Inventors: 호리구치마사시; 우에다시게키; 야하타히데하루
Original assignee: 가부시키가이샤 히타치세이사쿠쇼
Priority date: 2001-07-31
Filing date: 2002-07-25
Publication date: 2003-02-11
Also published as: JP2003045178A; US20030028712A1; JP4187084B2; US6851017B2

Abstract

본 발명은, 반도체메모리에 관한 것으로, 리후레시사이클시간을 단축할 수 있고, 또한 리후레시시의 소비전력을 저감할 수 있는 반도체메모리를 제공하는 것이다.

내부어드레스신호를 발생시키는 어드레스입력회로와, 상기 내부어드레스신호를 받아 상기 어드레스가 복수의 정규워드선중 불량워드선의 어드레스에 해당하는지 아닌지를 판정하는 용장판정회로와, 복수의 정규워드선과 용장워드선을 순차적으로 리후레시하기 위한 리후레시어드레스신호를 발생시키는 어드레스카운터를 갖고, 리후레시시에는 상기 용장판정회로를 동작정지하게 하는 기술이 제시된다.

Description

반도체 메모리{SEMICONDUCTOR MEMORY}

본 발명은 다이나믹형 메모리셀을 이용한 반도체메모리에 관한 것으로, 특히 용장회로를 갖는 반도체메모리의 고속화 및 저소비전력화에 이용하는 유효한 기술에 관한 것이다.

각종 전자장치에 이용되는 기억소자로 다이나믹 랜덤 액세스 메모리(이하, DRAM이라 한다.)가 이용되는데 이는 집적도가 높고 비트코스트가 싼 이점이 있지만, 기억정보유지를 위해서는 정기적인 리후레시를 필요로 한다. 그래서 리후레시명령발행기능을 갖는 메모리콘트롤러와 함께 이용되는 것이 보통이지만, 휴대전화와 같은 소규모 시스템에는 적합하지 않다. 소규모 시스템용 기억소자로서는 현재 스타틱 랜덤 액세스 메모리(이하, 간단히 SRAM이라 한다.)가 주로 이용되고 있다. 그러나, 휴대기기의 고성능화에 따라, 보다 대용량의 기억소자 수요가 증가하고 있어서 SRAM으로는 타산이 맞지 않게 되었다.

DRAM을 외부로부터의 리후레시없이 이용하는 방법이 일본특허공개소61-71491호에 개시되어 있다. 이것은 1사이클을 2개의 시간대로 나누어 전반에 리후레시를, 후반에 판독 또는 입력동작을 행하는 방법이다. 이렇게 하면 리후레시동작을 외부로부터 은폐할 수 있고 비트코스트가 낮은 DRAM을 SRAM과 동일하게(의사 SRAM으로) 사용할 수 있다.

상기 종래기술의 문제점은 판독/입력요구가 왔을 때에 메모리가 리후레시중인 경우, 리후레시동작이 종료될 때까지 판독/입력을 개시할 수 없는 것이다. 언제 판독/입력요구가 올 지는 미리 예측할 수 없다. 최악의 경우, 리후레시동작을 개시한 직후에 판독/입력요구가 왔다고 하면 리후레시 사이클시간만큼 액세스시간이 길어지게 된다. 이 액세스시간의 증가를 최소한으로 낮추기 위해서는 리후레시 사이클시간을 가능한 한 단축하는 것이 바람직하다.

본 발명의 목적은 리후레시 사이클시간을 단축할 수 있고 또한 리후레시시의 소비전력을 저감할 수 있는 반도체메모리를 제공하는 데에 있다. 이 발명의 상기 및 그 외의 목적과 신규 특징은 본 명세서의 기술 및 첨부도면에서 명확하게 알 수 있을 것이다.

본 출원에 있어서 개시되는 발명중 대표적인 것의 개요를 간단하게 설명하면 아래와 같다. 즉, 내부어드레스신호를 발생시키는 어드레스입력회로와 상기 내부어드레스신호를 받아 상기 어드레스가 복수의 정규워드선 중 불량워드선의 어드레스에 해당하는지 아닌지를 판단하는 용장판정회로와, 복수의 정규워드선과 용장워드선을 순차적으로 리후레시하기 위한 리후레시어드레스신호를 발생시키는 어드레스카운터를 갖고, 리후레시시에는 상기 용장판정회로를 동작정지로 한다.

도 1 은 본 발명에 관한 DRAM의 하나의 실시에를 도시하는 개략적인 블럭도이다.

도 2 는 도 1의 리후레시어드레스카운터(AC1)의 하나의 실시예를 도시하는 회로도이다.

도 3 은 도 2의 리후레시어드레스카운터(AC1)의 동작을 설명하는 동작파형도이다.

도 4 는 도 2의 리후레시어드레스카운터(AC1)의 동작을 설명하기 위한 신호관계도이다.

도 5 는 도 1의 리후레시어드레스카운터(AC1)의 다른 하나의 실시예를 도시하는 회로도이다.

도 6 은 도 5의 리후레시어드레스카운터(AC1)의 동작을 설명하는 동작파형도이다.

도 7은 도 5의 리후레시어드레스카운터(AC1)의 동작을 설명하기 위한 신호관계도이다.

도 8 은 도 2, 도 5의 리후레시어드레스카운터(AC1)에 이용되는 플립플롭(TFF)의 하나의 실시예를 도시하는 회로도이다.

도 9 는 도 1의 용장판정회로(RJ)의 하나의 실시예를 도시하는 회로도이다.

도 10 은 도 1의 판독/기록동작용 프리디코더(PD＿N)의 하나의 실시예를 도시하는 회로도이다.

도 11 은 도 1의 리후레시동작용 프리디코더(PD＿R)의 하나의 실시예를 도시하는 회로도이다.

도 12 는 본 발명에 관한 DRAM의 다른 하나의 실시예를 도시하는 개략적인 블럭도이다.

도 13 은 용장판정회로(RJ)의 다른 하나의 실시예를 도시하는 회로도이다.

도 14 는 판독/기록동작용 프리디코더(PD＿N)의 다른 하나의 실시예를 도시하는 회로도이다.

도 15 는 본 발명에 관한 DRAM의 또 다른 하나의 실시예를 도시하는 개략적인 블럭도이다.

도 16 은 도 15의 리후레시어드레스카운터(AC2)의 하나의 실시예를 도시하는 회로도이다.

도 17 은 도 16의 플립플롭(DFF)의 하나의 실시예를 도시하는 회로도이다.

도 18 은 도 16의 리후레시어드레스카운터를 설명하기 위한 동작파형도이다.

도 19 는 도 16의 리후레시어드레스카운터의 동작을 설명하기 위한 신호관계도이다.

도 20 은 본 발명에 관한 판독/기록동작용 프리디코더(PD＿N)의 또 다른 하나의 실시예를 도시하는 회로도이다.

도 21 은 본 발명에 관한 DRAM의 또 다른 하나의 실시예를 도시하는 개략적인 블럭도이다.

도 22 는 도 21의 용장판정회로(RJ4)의 하나의 실시예를 도시하는 회로도이다.

도 23 은 본 발명에 관한 DRAM의 또 다른 하나의 실시예를 도시하는 개략적인 블럭도이다.

도 24 는 본 발명에 관한 DRAM의 또 다른 하나의 실시예를 도시하는 개략적인 블럭도이다.

도 25 는 본 발명에 관한 DRAM의 또 다른 하나의 실시예를 도시하는 간략한 블럭도이다.

도 26 은 도 25의 실시예의 동작의 일례를 설명하기 위한 간략한 타이밍차트도이다.

도 27 은 본 발명에 의한 의사SRAM의 실장형태의 하나의 실시예의 구성도이다.

<도면의 주요부분에 대한 부호의 설명>

AB : 어드레스입력회로 AC1, AC2 : 리후레시어드레스카운터

RJ1, RJ2, RJ4 : 용장판정회로 PD＿N : 통상동작용 프리디코더

PD＿R : 리후레시동작용 프리디코더 SEL1, SEL2, SEL4 : 셀렉터

XD : 로디코더 RXD : 용장워드선디코더

SR : 시프트레지스터 MA : 메모리어레이

W0 ~ Wn : 정규 워드선 RW0, RW1 : 용장워드선

ATDR : 로 어드레스천이검출회로 ATDC : 컬럼어드레스천이검출회로

CTLR : 로계콘트롤회로 CTLC : 컬럼계콘트롤회로

MACLL : 메모리 회로 REFTIM : 리후레시타이머

ACNT : 리후레시어드레스카운터

도 1에는 본 발명에 관한 DRAM의 하나의 실시예의 개략블럭도가 도시되어 있다. AB는 어드레스입력회로이고, 외부어드레스신호(Ai, i = 0 ~ k)를 받아 내부로어드레스신호(BXi＿N)를 생성한다. RJ는 용장판정회로로, 내부로어드레스신호(BXi＿N)가 불량워드선의 어드레스에 해당하는지 아닌 지를 판정한다. PD＿N은 프리디코더로, 내부로어드레스신호(BXi＿N)를 디코드하여 프리디코드신호(AXij＿N)를 생성한다. 상기 어드레스입력회로(AB), 용장판정회로(RJ) 및 프리디코더(PD＿N)는 판독 또는 입력동작시에 이용된다. 따라서, ＿N은 통상동작에 대응한 노멀계의 회로 내지 신호를 나타내고 있다.

AC1은 리후레시어드레스카운터로, 리후레시해야될 워드선의 리후레시어드레스신호(BXi＿R)를 생성한다. PD＿R은 프리디코더로, 상기 리후레시어드레스신호(BXi＿R)를 디코드하고 프리디코드신호(AXij＿R)를 생성한다. 상기 리후레시어드레스카운터(AC1) 및 프리디코더(PD＿R)는 리후레시동작시에 이용된다. 따라서, ＿R은 리후레시동작에 대응한 리후레시계의 회로 내지 신호를 나타내고 있다.

SEL1, SEL2는 셀렉터로, 리후레시모드신호(Rmode)에 따라 2개의 입력 중 어느 하나를 선택하여 출력한다. 즉, 판독/입력시(노멀모드)에는 상기 신호(Rmode)의 한쪽 레벨에 대응하여 상기 신호(AXij＿N), 용장판정신호(RW0＿N, RW1＿N)가 선택되고, 리후레시(리후레시모드)때에는 상기 신호(AXij＿R, RW0＿R, RW1＿R)가 선택되어 각각에 대응한 신호(AXij, RW0, RW1)를 출력한다.

XD는 로디코더이다. MA는 메모리어레이이고, 그 중에는 정규 워드선(W0 ~ Wn), 용장워드선(RW0, RW1)이 배치되어 있다. 도에는 기재를 생략하고 있지만, 워드선과 직교하여 비트선이 배치되어 있고 워드선과 비트선의 교점에는 메모리셀이 배치되어 있다. 또한, 도에는 본 발명에 관계하는 로(워드선)관계의 회로만을 나타내고, 컬럼(비트선)관계의 회로와 데이터입출력회로 등은 기재를 생략하고 있다.

다음으로 판독/입력시의 동작을 설명한다. 어드레스입력회로(AB)는 외부어드레스신호(Ai (i = 0 ~ k))에서 내부로어드레스신호(BXi＿N)를 생성한다. 이 내부어드레스신호(BXi＿N)가 용장판정회로(RJ)에 의해 불량워드선의 어드레스인지 아닌지 판정된다. 불량워드선이 아닌 경우는 신호(XDE)가 "1"(예를 들면 하이레벨)이 되고, 용장워드선활성화신호(RW0＿N, RW1＿N)는 "0"(예를 들면 로레벨)이 된다.

프리디코더(PD＿N)는 신호(XDE)에 의해 가능하게 되고 BXi＿N을 디코드하여 프리디코드신호(AXij＿N)를 생성한다. 이것이 셀렉터(SEL1)에 의해 선택되어 신호(AXij)로서 로디코더(XD)로 보내진다. 로디코더(XD)는 이것을 추가로 디코드하여 필요하면 전압레벨의 변환을 행하여 정규워드선 중 1개를 활성화한다. 한 편, 셀렉터(SEL2)에 의해 신호(RW0＿N, RW1＿N)가 선택되지만, 모두 "0"이므로 용장워드선(RW0, RW1)은 활성화되지 않는다.

내부어드레스신호(BXi＿N)가 불량워드선의 어드레스에 해당되는 경우는 신호(XED)가 "0"이 되고 상기 신호(RW0＿N, RW1＿N) 중 어느 한 쪽이 "1"이 된다. 이것에 의해 프리디코더(PD＿N)가 불가능하게 되므로 정규 워드선은 활성화되지 않는다. 한 편, 상기 신호(RW0＿N) 혹은 (RW1＿N)중 어느 하나가 "1"이므로 용장워드선(RW0) 혹은 (RW1)중 어느 하나가 정규 워드선의 대체로 활성화된다.

다음으로 리후레시시의 동작을 설명한다. 리후레시어드레스카운터(AC1)에 의해 생성된 어드레스신호(BXi＿R) 및 용장가능신호(RE＿R)가 프리디코더(PD＿R)에 입력된다. 프리디코더(PD＿R)는 이것을 받아서 프리디코드신호(AXij＿R) 및 용장워드선활성화신호(RW0＿R, RW1＿R)를 생성한다. 상기 용장가능신호(RE＿R)가 "0"일 때는 프리디코드신호(AXij＿R)중 어느 쪽이 "1"이 되고 신호(RW0＿R, RW1＿R)는 "0"이 된다.

어드레스신호(AXij＿R)는 셀렉터(SEL1)에 의해 선택되고 신호(AXij)로 로디코더(XD)에 보내진다. 로디코더(XD)는 이것을 추가로 디코드하고 필요하면 전압레벨의 변환을 하여 정규 워드선 중 1개를 활성화한다. 한편, 셀렉터(SEL2)에 의해 RW0＿R, RW1＿R가 선택되지만, 모두 "0"이므로 용장워드선(RW0, RW1)은 활성화되지 않는다. 용장가능신호(RE＿R)가 "0"일 때 신호(AXij＿R)는 생성되지 않으므로 정규워드선은 활성화되지 않는다. 한편, 신호(RW0＿R) 혹은 (RW1＿R)은 "1"이므로 용장워드선(RW0) 혹은 (RW1)이 활성화된다.

본 실시예의 특징은 판독/입력용 회로와 리후레시용 회로를 따로 설치하고 판독/입력용으로만 용장판독회로를 설치한 것이다. 즉, 리후레시용 회로는 용장판정회로를 갖지 않는다. 따라서, 판독/입력시에는 용장판정을 하지만, 리후레시시에는 용장판정을 하지 않는다. 이에 의해 리후레시동작을 용장판정회로의 동작시간분만큼 고속화할 수 있고 추가로 용장판정회로분의 소비전력을 저감할 수 있다. 소비전력의 저감을 위해서는 리후레시시에는 판독/입력용 회로는 전혀 동작하지 않도록 하는 것이 바람직하다. 그 때문에는 어드레스버퍼의 출력신호(BXi＿N)를 고정하여 두면 된다.

이 실시예의 제 2 특징은 리후레시어드레스카운터(AC1)가 용장가능신호(RE＿R)를 출력하는 것이다. 이에 의해 용장판정을 하지 않아도 용장워드선에 접속된 메모리셀도 정규 워드선에 접속된 메모리셀과 동일하게 리후레시할 수 있게 된다. 다음으로 도 1의 DRAM을 구성하는 주요한 회로에 관해 아래에 도면을 이용하여 상세하게 설명한다.

도 2에는 상기 도 1의 리후레시어드레스카운터(AC1)의 하나의 실시예의 회로도가 실시되어 있다. 이 리후레시어드레스카운터(AC1)는 (k+2)개의 T형플립플롭(TFF)과 약간의 논리게이트로 이루어진다. 신호/RF는 리후레시신호이고(여기에서 신호명 앞의 "/"는 반대논리의 신호를 도시한다.) 리후레시동작개시시에 "0"이 되고 리후레시동작이 종료되면 "1"이 된다. 이것이 각 플립플롭의 클록으로 이용된다. 각 플립플롭의 출력(Q)은 T입력이 "1"일 때는/RF의 위치아래로 변화하고 T입력이 "0"일 때는 변화하지 않는다. 리후레시어드레스출력(BX0＿R ~ BXk＿R)은 플립플롭의 출력보다도 반사이클 빠르고 즉, 신호/RF의 위치보다 위인 때에 변화한다. 다음으로 이 회로의 동작을 설명한다.

도 3에는 상기 도 2의 리후레시어드레스카운터(AC1)의 동작을 설명하는 동작파형도가 도시되어 있다. 간단히 하기 위해 k = 3인 경우를 도시한다. 초기상태에서는 각 T플립플롭의 출력(Q0 ~ Q3)은 모두 "0", 리후레시어드레스출력(BX0＿R ~ BX3＿R)도 모두 "0"이다. 이 상태에서는 어드레스"0000"의 워드선이나 W0의 리후레시가 실행되어 있다.

시각(t0)에 있어서, 신호/RF가 생성되면 우선 리후레시어드레스신호(BX0＿R)가 "1"(하이레벨)이 되고 시각(t1)에 있어서 신호/RF가 시작되면 리후레시어드레스카운터(AC1)의 계수출력(Q0)이 "1"이 된다. 따라서 시각(t1)에서 (t2)까지는 어드레스"0001"의 워드선(w1)의 리후레시가 실행된다.

시각(t2)에 있어서, 신호/RF가 생성되면 리후레시어드레스신호(BX0＿R)가 "0"이, BX1＿R이 "1"이 되고, 시각(t3)에 있어서 신호/RF가 생성되면 리후레시어드레스카운터(AC1)의 계수출력(Q0)이 "0"이, (Q1)이 "1"이 된다. 따라서 시각(t3)에서 (t4)까지는 어드레스"0010"의 워드선(W2)의 리후레시가 실행된다. 이하 동일하게 어드레스가 진행되고 시각(t29)에서 (t30)까지는 어드레스"1111"의 워드선(15)의 리후레시가 실행된다.

시각(t30)에 있어서 신호/RF가 생성되면 리후레시어드레스신호(BX0＿R ~ BX3＿R)이 전부 "0"이 됨과 동시에 용장가능신호(RE＿R)가 "1"이 된다. 이에 의해 시각(t31)에서 (t32)까지는 용장워드선(RW0)의 리후레시가 실행된다. 시각(t32)에 있어서 신호/RF가 생성되면, 리후레시어드레스신호(BX0＿R)가 "1"이 된다. 용장가능신호(RE＿R)는 "1"인 채이다. 따라서 시각(t33)에서 (t34)까지는 용장워드선(RW1)의 리후레시가 실행된다. 시각(t34)에 있어서, 신호/RF가 생성되면 리후레시어드레스신호(BX0＿R)와 (BX1＿R)이 "0"이 되고 시각(t35)에서는 다시 어드레스 "0000"의워드선(W0)의 리후레시가 실행된다. 이상을 정리하면 도 4의 관계도와 같이 된다.

즉, 시각(t0 ~ t34)에 의해 규정되는 18기간에서의 용장가능신호(RE＿R), 리후레시어드레스신호(BX3＿R ~ BX0＿R), 및 리후레시되는 워드선(W0 ~ RW1)은 도 4와 같은 관계가 된다.

이 실시예의 리후레시어드레스카운터(AC1)의 특징은 정규 워드선(W0 ~ W15)에 대응하는 어드레스만이 아니라 용장워드선(RW0, RW1)에 대응하는 어드레스도 출력하는 것이다. 즉, 용장가능신호(RE＿R = "1")인 것이 용장워드선이 선택되어야 하는 것을 나타내고 그 때의 리후레시어드레스신호(BX0＿R)가 어느 용장선을 선택해야하는 지를 도시한다.

종래의 DRAM에 이용되고 있는 리후레시어드레스카운터는 정규 워드선에 대응하는 어드레스만을 출력하는 것이었다. 정규 워드선의 갯수는 보통 2의 누승이므로, 리후레시어드레스카운터도 2의 누승사이클을 주기로 하여 동작하는 것이 보통이었다. 그에 반해 이 리후레시카운터는 정규 워드선수와 용장워드선수의 합계를 주기로 하여 동작한다. 예를 들면 도 3, 도 4의 예에서는 16 + 2 = 18사이클을 주기로 하여 동작한다. 이에 의해 리후레시시에 용장판정을 하지 않아도 용장워드선을 정규 워드선과 동일하게 리후레시할 수 있게 된다.

또한, 이 예에서는 용장워드선이 2개이므로 어느 용장워드선이 선택되는 지를 도시하는 신호는 리후레시어드레스신호(BX0＿R)의 1비트만으로도 괜찮지만, 용장워드선수가 2개보다도 많은 때는 다른 비트도 이용하면 좋다. 예를 들면 용장워드선 수가 4개인 경우는 리후레시어드레스신호(BX0＿R)와 (BX1＿R)의 2비트를 이용하면 된다. 이 경우는 리후레시어드레스카운터의 주기는 16 + 4 = 20사이클이 된다.

도 5에는 상기 도 1의 리후레시어드레스카운터(AC1)의 다른 하나의 실시예의 회로도가 도시되어 있다. 이 실시예 회로에서는 (k+3)개의 T플립플롭(TFF)과 약간의 논리게이트로 이루어진다. 간단히 말하면 k = 3인 경우를 도시하고 있다. 도 6에는 그 동작파형도가 도시되고 도 7에는 각 사이클에 있어서의 카운터의 출력과 리후레시되는 워드선과의 관계도가 도시되어 있다. 이 실시예에 있어서는 리후레시어드레스카운터(AC1)는 소위 그레이코드카운터이고, 1사이클간에는 하나의 출력밖에 변화하지 않는 것이 특징이다. 이것은 도 7을 보면 확실히 알 수 있을 것이다. 그 때문에 출력신호(BX0＿R ~ BX3＿R)의 충방전에 의한 소비전력이 저감될 수 있다.

상기와 같은 그레이코드카운터의 채용에 의해 리후레시어드레스신호(BX3＿R ~ BX0＿R)의 변화순서가 바뀌고 그것을 디코드하는 디코더에 있어서는 선택워드선의 순서가 상기 도 2의 실시예와 다른 것이 되지만, 각각의 동작의 그것은 상기와 동일하므로 그 설명을 생략한다.

도 8에는 이 상기 리후레시어드레스카운터(AC1)에 이용되는 플립플롭(TFF)의 하나의 실시예의 회로도가 도시되어 있다. 이 실시예의 플립플롭(TFF)은 상기 도 2의 실시예와 같은 바이너리카운터, 혹은 상기 도 5의 실시예와 같은 그레이코드카운터에 이용할 수 있다. 즉, 입력(T)이 "1"일 때는 클록(CK)의 정지로 출력(Q)이 변화하고 입력(T)이 "0"일 때는 출력(Q)은 변화하지 않는다. 출력(BXi＿R)은 상기출력(Q)보다도 반사이클 빠르고 즉 클록(CK)의 시작으로 변화한다.

도 9에는 상기 도 1의 용장판정회로(RJ)의 하나의 실시예의 회로도가 도시되어 있다. 동도에 있어서 CMP는 어드레스비교회로이고, 내부어드레스신호(BXi＿N(0 내지 k))와 회로내에 기억되어 있는 불량워드선의 어드레스를 비교한다. 불량어드레스의 기억을 위해서, 각 어드레스비교회로(CMP)는 프로그램가능한 불휘발메모리를 갖는다. 이것은 레이저로 절단되는 휴즈, 전기적으로 절단되는 휴즈, 혹은 안티휴즈 등의 소자에 의해 실현할 수 있다. 그 실현방법은 주지이므로 여기에서는 생략한다.

이 실시예에서는 대표적으로 2개의 어드레스비교회로가 도시되어 있고, 상기 내부어드레스신호(BXi＿N(i = 0 ~ k))는 2조의 불량워드선어드레스와의 비교가 동시에 이루어진다. 또한, 내부어드레스신호는 상기 에서는 간단히 하기 위해 BXi＿N으로 기재했지만, 실제로는 여기에 도시하는 것과 같이 BXiT＿N과 BXiB＿N의 1조의 상보신호이다. 외부어드레스신호(Ai)가 "0"일 때는 BXiT＿N이 "0"이고 BXiB＿N이 "1"이며, 외부어드레스신호(Ai)가 "1"인 경우는 BXiT＿N이 "1"이고 BXiB＿N이 "0"이다. 단 대기시는 양쪽다 "1"이다.

신호(XE＿N)는 판독/기록시에 워드선을 시작타이밍을 결정하는 타이밍신호이고, 소정의 타이밍에서 "0"에서 "1"이 된다. 어드레스비교회로의 출력(MIS0, MIS1)은 대기시는 다 "0"이고, 비교결과가 「불일치」인 경우는 "0"에서 "1"이 되며 「일치」하는 경우는 "0"에 머무른다. 따라서, 2개의 어드레스비교회로의 비교결과가 다 「불일치」인 때는 신호(XDE)가 "1"이 되고 신호(RW0＿N)와 (RW1＿N)는 "0"인채이다. 어느 한 쪽이 「일치」인 때는 신호(RW0＿N) 또는 (RW1＿N)이 "1"이 되고, 신호(XDE)는 "0"인 채이다.

도 10에는 상기 도 1의 판독/기록동작용 프리디코더(PD＿N)의 하나의 실시예의 회로도가 도시되어 있다. 이 실시예에서는 k = 7인 경우가 도시되어 있다. 즉, 내부어드레스신호(BXi＿N)는 BX0＿N ~ BX7＿N의 8비트로 이루어지는 상보어드레스신호가 된다.

이 실시예 프리디코더회로는 3조의 프리디코더(PD1＿N, PD2＿N) 및 (PD3＿N)으로 이루어진다. PD2＿N의 구성은 대표로 예시적으로 도시되어 있는 PD1＿N과 동일하므로 기재를 생략하고 블랙박스로 도시되어 있다.

프리디코더(PD1＿N)는 어드레스신호의 하위 3비트의 상보어드레스신호(BX0T＿N, BX0B＿N) 내지 (BX2T＿N, BX2B＿N)을 프리디코드하여 8개의 프리디코드신호(AX00＿N ~ AX07＿N)를 생성한다. 대기시는 상기 입력신호(BX0T＿N, BX0B＿N) 내지 (BX2T＿N, BX2B＿N)이 전부 "1"이므로 프리디코드신호(AX00＿N ~ AX07＿N)는 모두 "0"이다.

판독/기록동작에 들어가면, 앞에서 서술한 것과 같이 내부어드레스신호(BXiT＿N) 또는 (BXiB＿N)의 한쪽이 "0"이 되므로, 프리디코드신호(AX00＿N ~ AX07＿N) 중 하나만이 "1"이 된다. 프리디코더(PD2＿N)에 관해서도 동일하다.

프리디코더(PD3＿N)는 어드레스신호의 상위 2비트의 상보어드레스신호(BX6T＿N / BX6B＿N)과 (BX7T＿N / BX7B＿N)을 프리디코드하는 동일로이지만, 신호(XDE)가 입력되어 있는 점이 다른 두개의 프리디코더(PD1＿N, PD2＿N)와 다르다. 앞에서서술한 용장판정회로에 있어서의 비교결과가 「불일치」인 경우는 신호(XDE)가 "1"이 되므로 프리디코드신호(AX60＿N ~ AX63＿N) 중 하나만이 "1"이 된다. 이것에 의해 정규 워드선 중 1개가 활성화된다. 비교결과가 「일치」인 때는 신호(XDR)가 "0"에 머물게 되므로 프리디코드신호(AX60＿N ~ AX63＿N)는 모두 "0"인 채이다. 따라서, 정규 워드선은 활성화되지 않는다.

도 11에는 상기 도 1의 리후레시동작용 프리디코더(PD＿R)의 하나의 실시예의 회로도가 도시되어 있다. 이 실시예에 있어서도 상기 도 10과 동일하게 k = 7인 경우가 도시되어 있다. 이 실시예 회로는 4조의 프리디코더(PD1＿R, PD2＿R, PD3＿R 및 PD4＿R)로 이루어진다. 프리디코더(PD1＿R, PD2＿R)는 각각 어드레스의 하위 3비트(BX0＿R ~ BX2＿R), 중위 3비트(BX3＿R ~ BX5＿R)를 디코드하는 회로이다. 이것들은 상기 도 10의 프리디코더(PD1＿N, PD2N)와 같은 주지의 3비트디코더로 실현할 수 있으므로, 구성의 기재는 생략하고 블랙박스로 도시되어 있다.

프리디코더(PD3＿R)는 리후레시어드레스의 상위 2비트(BX6＿R, BX7＿R)를 프리디코드하는 회로이지만, 신호(RE＿R, XE＿R)가 입력되어 있는 점이 상기 두개의 프리디코더(PD1＿R, PD2＿R)의 두개와 다르다. 신호(RE＿R)는 앞에서 서술하는 것과 같이 리후레시어드레스카운터의 출력인 용장가능신호이다.

XE＿R은 리후레시시에 워드선을 시작하는 타이밍을 결정하는 타이밍신호이고, 소정의 타이밍에서 "0"에서 "1"이 된다. 이 타이밍은 앞에서 서술하는 신호(XE＿N)보다도 빠르다. 이 실시예에서는 리후레시시는 용장판정을 하지 않으므로 그 판정에 소비하는 시간만큼 선택해야할 워드선을 빨리 결정할 수 있기 때문이다. 신호(RE＿R)가 "0"인 경우는 신호(XE＿R)가 "1"이 되는 타이밍에서 프리디코드신호(AX60＿R ~ AX63＿R) 중 하나만이 "1"이 된다. 이에 의해 정규 워드선 중 1개가 활성화된다. 신호(RE＿R)가 "1"인 경우는 프리디코드신호(AX60＿R ~ AC63＿R)는 모두 "0"인 채이다. 따라서, 정규 워드선은 활성화되지 않는다.

프리디코더(PD4＿R)는 리후레시어드레스신호(BX0＿R)와 신호(RE＿R)를 받아 용장워드선활성화신호(RW0＿R, RW1＿R)를 생성하기 위한 회로이다. 신호(RE＿R)가 "0"인 경우는 용장워드선활성화신호(RW0＿R, RW1＿R)는 양쪽 다 "0"인 채이다. 따라서, 용장워드선은 활성화되지 않는다. 신호(RE＿R)가 "1"에서 리후레시어드레스신호(BX0＿R)가 "0"인 경우는 신호(XE＿R)가 "1"이 되는 타이밍에서 용장워드선활성화신호(RW0＿R)가 "1"이 된다. 이에 의해 용장워드선(RW0)이 활성화된다. 신호(XE＿R)가 "1"에서 리후레시어드레스신호(BX0＿R)가 "1"인 때는 신호(XE＿R)가 "1"이 되는 타이밍에서 용장워드선활성화신호(RW1＿R)가 된다. 이에 의해 용장워드선(RW1)이 활성화된다.

도 12에는 본 발명에 관한 DRAM의 다른 하나의 실시예의 개략적인 블럭도가 도시되어 있다. 동도에 있어서, 상기 도 1의 실시예와 동일한 부호는 동일 또는 상당부분을 도시한다. 상기 도 1의 실시예와의 상이점은 용장워드선선택용 셀렉터(SEL2)가 1개밖에 없는 것, 및 용장워드선선택용 디코더(RXD)가 설치되어 있는 것이다. 셀렉터(SEL2)에서 디코더(RXD)로 보내지는 용장워드선활성화신호는 RW의 1개뿐이다. 2개의 용장워드선(RW0, RW1) 중 어느 쪽을 활성화해야할 지의 식별에는 프리디코드신호(AX00, AX01)를 유용하고 있다. 용장워드선디코더(RXD)는신호(RW)와 프리디코드신호(AX00)가 "1"인 때는 용장워드선(RW0)을, 신호(RW)와 프리디코드신호(AX01)가 "1"인 때는 용장워드선(RW1)을 활성화한다.

본 실시예의 특징은 용장워드선활성화신호가 1개여도 괜찮은 것이다. 도 1의 실시예에서는 용장워드선 활성화신호는 RW0, RW1의 2개였다. 이것은 용장워드선(RW0, RW1)의 2개이기 때문이다. 그에 대해 본 실시예에서는 이 배선은 용장워드선 수가 2개임에도 불구하고 1개여도 괜찮다. 이 예에서는 간단히 하기 위해 용장워드선은 2개로 하고 있지만, 용장워드선수가 다수 있는 경우는 배선갯수의 저감은 칩면적저감에 크게 기여한다. 이상의 변경과 함께 용장판정회로와 프리디코더에도 다소의 변경이 있다.

도 13에는 용장판정회로(RJ)의 다른 하나의 실시예의 회로도가 도시되어 있다. 상기 도 9의 실시예회로와의 상이점은 다음과 같다. 제 1 상이점은 용장워드선활성화신호(RW0＿N, RW1＿N)대신에 그 또는(OR)신호(RW＿N)를 출력하는 것이다. 이 신호(RW＿N)는 용장워드선(RW0, RW1)중 어느 한 쪽이 활성화되어야 될 때에 "1"이 된다.

제 2 상이점은 어드레스비교회로(CMP)의 비교결과가 「일치」였던 것을 도시하는 신호(HIT0, HIT1)를 출력하는 것이다. 상기 신호(HIT0, HIT1)는 대기시는 양쪽 다 "0"이다. 비교결과가 「일치」인 경우는 HIT0 또는 HIT1중 한 쪽이 신호(XE＿N)의 타이밍에서 "1"이 된다. 비교결과가 모두 「불일치」인 경우는 양쪽 다 "0"인 채이다.

제 3 상이점은 용장가능신호(RE＿N)를 출력하는 것이다.용장가능신호(RE＿N)는 대기시는 "1"이고 어드레스비교회로(CMP)의 비교결과의 한 쪽이 「일치」인 경우는 "1"인 채이고, 비교결과가 다 「불일치」인 경우는 "0"이 된다. 신호(RW＿N)는 셀렉터(SEL2)를 통해 용장워드선의 선택에 이용되고, 신호(HIT0, HIT1, RE＿N)는 다음에 서술하는 프리디코더(PD＿N)로 이용된다.

도 14에는 판독/기록동작용 프리디코더(PD＿N)의 다른 하나의 실시예의 회로도가 도시되어 있다. 이 실시예에서도 k = 7의 경우이다. 이 회로는 3조의 프리디코더(PD1＿N, PD2＿N, PD3＿N)로 이루어진다. 프리디코더(PD2＿N 및 PD3＿N)의 구성은 상기 도 10의 경우와 동일하므로 기재를 생략하고 블랙박스로 나타내고 있다.

프리디코더(PD1＿N)의 동작을 다음에 설명한다. 상기와 같은 어드레스비교회로(CMP)의 비교결과가 다 「불일치」인 경우는 신호(RE＿N)가 "0", HIT0, HIT1이 "0"이므로, 상기 도 10의 경우와 동일하게 어드레스의 하위 3비트가 프리디코드되어 프리디코드신호(AX00＿N ~ AX07＿N)가 생성된다. 어드레스비교회로(CMP)의 비교결과가 「일치」인 경우는 신호(RE＿N)가 "1", HIT0, HIT1의 한 쪽이 "1"이 된다.

따라서, 어드레스입력신호(BXiT＿N, BXiB＿N(i = 0 ~ 2))에도 불구하고, 신호(HIT0)가 "1"인 경우는 프리디코드신호(AX00＿N)가 "1"이 되고, 신호(HIT1)가 "1"인 경우는 프리디코드신호(AX01＿N)가 "1"이 된다. 다른 프리디코드신호(AX02＿N 및 PD3＿N)는 "0"인 채이다. 프리디코더(PD2＿N 및 PD3＿N)의 동작은 상기 도 10의 경우와 동일하므로 설명은 생략한다. 또, 리후레시동작용 프리디코더(PD＿R)와 동일하므로 설명은 생략한다. 단, 용장워드선활성화신호(RW0＿R, RW1＿R)를 생성하는 프리디코더(PD4＿R)는 불필요하다.

도 15에는 본 발명에 관한 DRAM의 또 다른 하나의 실시예의 개략블럭도가 도시되어 있다. 동 도에 있어서, 상기 도 1, 도 12의 실시예와 동일한 부호는 동일 또는 상당부분을 도시한다. 본 실시예의 제 1 특징은 리후레시어드레스카운터로 시프트레지스터방식의 회로(AC2)를 채용한 것이다. 도 1, 도 12에 도시한 실시예는 리후레시어드레스카운터(AC1)에서 리후레시어드레스신호(BXi＿r)를 발생시키고 그것을 프리디코더(PD＿R)에서 프리디코드하여 프리디코드신호(AXij＿R)를 발행시키는 방식이었다.

본 실시예는 프리디코드된 신호(AXij＿R)를 직접 발생시킨다.(정확하게 말하면, 프리디코드된 신호(CSij＿R)와 타이밍신호(XE＿R)의 앤드(AND)를 취해 AXij＿R로 한다.) 이에 의해 프리디코더(PD＿R)가 불필요해지므로 회로규모가 저감될 수 있고 소비전력도 저감할 수 있다.

본 실시예의 제 2 특징은 워드선의 치환단위를 워드선 4개(도1, 도 12의 실시예에서는 워드선 1개)로 한 것이다. 즉, 용장워드선은 RW0 ~ RW7의 8개 있지만, 용장워드선(RW0 ~ RW3, 및 RW4 ~ RW7)은 각각 동시에 정규 워드선과 치환될 수 있다. 이것에 의한 제 1 이점은 워드선끼리의 쇼트와 같이 인접한 워드선이 동시에 불량해지는 경우에 대처하기 쉬운 것이다. 제 2 이점은 계층워드선 방식에 적당한 것이다. 다음으로 본 실시예의 DRAM을 구성하는 주요한 회로에 관해 도면을 이용하여 상세하게 설명한다.

도 16에는 리후레시어드레스카운터(AC2)의 하나의 실시예의 회로도가 도시되어 있다. 동 도에 있어서도 k = 7의 경우이다. 이 회로는 21개의 D플립플롭(DFF)과약간의 논리게이트로 이루어진다. / RF는 리후레시신호이고, 리후레시동작개시시에 "0"이 되고, 리후레시동작이 종료되면 "1"이 된다. 도의 최상단의 8개의 플립플롭(DFF)은 링상태로 접속되어 있고, 출력신호(CS30＿R ~ CX37＿R)가 발생된다. 2단째의 4개의 플립플롭(DFF)도 역시 링상태로 접속되어 있고, 출력(CX60＿R ~ CX63＿R)이 발생된다. 3단째의 1개의 플립플롭(DFF)은 용장가능신호(RE＿R)가 발생된다. 최하단의 8개의 플립플롭(DFF)은 링상태로 접속되어 있고 CX00＿R ~ CX07＿R이 발생된다.

도 17에는 도 16의 플립플롭(DFF)의 하나의 실시예의 회로도가 도시되어 있다. 출력(Q)은 클록(CK)의 정지로 변화하고 출력(CXij＿R)은 상기 출력(Q)보다도 반사이클 빠르며 즉 클록(CK)의 시작으로 변화한다.

도 18에는 상기 도 16의 리후레시어드레스카운터를 설명하기위한 동작파형도가 도시되어 있다. 초기상태에서는 출력(CX30＿R, CX60＿R 및 CX00＿R)만이 각각 "1"이 되고, 다른 것은 "0"이 되어 있다. 이 상태에서는 어드레스 "000"(8진표시)의 워드선(W0)의 리후레시가 실행되고 있다.

시각(t0)에 있어서, 신호/RF가 시작되면, 신호(CX30＿R)가 "0"이, (CX31＿R)이 "1"이 된다. CX60＿R, CX00＿R은 "1"인 채이다. 따라서, 시각(t1)에서 (t2)까지는 어드레스"010"의 워드선(W8)의 리후레시가 실행된다.

시각(t2)에 있어서, 신호 / RF가 시작되면 CX31＿R이 "0"이, CX32＿R이 "1"이 된다. 따라서, 시각(t3)에서 (t4)에서는 어드레스 "020"의 워드선(W16)의 리후레시가 실행된다. 이하 동일하게 하여 어드레스가 진행되고, (t13)에서 (t14)까지는 어드레스 "070"의 워드선(W56)의 리후레시가 실행된다.

시각(t14)에 있어서, 신호 / RF가 시작되면, CX37＿R이 "0"이, CX30＿R이 "1"이 됨과 동시에 CX60＿R이 "0"이, CX61＿R이 "1"이 된다. 따라서, 시각(t15)에서 (t16)까지는 어드레스 "100"의 워드선(W64)의 리후레시가 실행된다. 이하 동일하게 하여 어드레스가 진행되고, 정규 워드선이 8개마다 리후레시된다. 시각(t61)에서 (t62)까지는 어드레스 "370"의 워드선(W248)의 리후레시가 실행된다.

시각(t62)에 있어서, 신호 / RF가 시작되면, CX30＿R ~ CX37＿R, 및 CX60＿R ~ CX63＿R이 전부 "0"이 됨과 동시에 용장가능신호(RE＿R)가 "1"이 된다. 이에 의해 시각(t63)에서 (t64)까지는 용장워드선(RW0)의 리후레시가 실행된다.

시각(t64)에 있어서, / RF가 시작되면, 신호(RE＿R)가 "0"이 됨과 동시에 CX30＿R, CX60＿R이 "1"이, CX00＿R이 "0"이, CX01＿R이 "1"이 된다. 따라서, 시각(t65)에서 (t66)까지는 어드레스 "001"의 워드선(W1)의 리후레시가 실행되고, 다시 위와 동일하게 8개마다 정규 워드선이 리후레시된다. 이상을 정리하면 도 19의 관계도와 같이 된다. 본 실시예에 이용되는 용장판정회로(RJ2)는 상기 도 13에 도시한 회로와 동일해도 되므로, 설명은 생략한다.

도 20에는 본 발명에 관한 판독/기록동작용 프리디코더(PD＿N)의 또다른 하나의 실시예의 회로도가 도시되어 있다. 이 실시예에서도 k = 7의 경우이다. 이 회로는 3조의 프리디코더(PD1＿N, PD2＿N, PD3＿N)로 이루어지지만, 그 중의 프리디코더(PD2＿N 및 PD3＿N)는 상기 도 14의 실시예와 동일하므로 기재를 생략하고 있다.

프리디코더(PD1＿N)의 동작을 다음에 설명한다. 상기와 같은 어드레스비교회로(CMP)의 비교결과가 다 「불일치」인 경우는 신호(RE＿N)가 "0", 신호(HIT0, HIT1)가 "0"이므로, 상기 도 10의 경우와 동일하게 어드레스의 하위 3비트가 프리디코드되어 프리디코드신호(AX00＿N ~ AX07＿N)가 생성된다. 어드레스비교회로(CMP)의 비교결과가 「일치」인 경우는, 신호(RE＿N)가 "1", 신호(HIT0, HIT1)의 한쪽이 "1"이 된다.

상기 신호(HIT0)가 "1"인 경우는 어드레스입력신호(BXiT＿N, BXiB＿N(i = 0, 1))에 의해 AX00＿N ~ AX03N 중 어느 한 쪽이 "1"이, 다른 것은 "0"이 된다. 예를 들면, 어드레스신호(BX0B＿N, BX1B＿N)가 "1"인 경우는 AX00＿N이 "1"이 된다. 상기 신호(HIT1)가 "1"인 경우는 어드레스입력신호(BXiT＿N, BXiB＿N(i = 0, 1))에 의해 AX04＿N ~ AX07＿N중 어느 하나가 "1"이, 다른 것은 "0" 이 된다. 예를 들면, 어드레스신호(BX0B＿N, BX1B＿N)가 "1"인 경우는 AX04＿N이 "1"이 된다. 어떤 경우도 어드레스입력신호(BX2T＿N, BX2B＿N)는 무시된다.

본 실시예도 상기 도 12의 실시예 2와 동일하게, 용장워드선활성화신호가 1개뿐이고 배선갯수가 적은 이점이 있다. 8개의 용장워드선 중, 어느 것을 활성화해야될 지의 식별에는 프리디코드신호(AX00 ~ AX07)를 유용하고 있다.

도 21에는 본 발명에 관한 DRAM의 또다른 실시예의 개략적인 블럭도가 도시되어 있다. 동 도에 있어서, 상기 도 1, 도 12 등의 실시예와 동일한 부호는 동일 또는 상당부분을 도시한다. 이 실시예에서는 셀렉터(SEL4)를 프리디코더의 전단에 삽입하고 있는 것이다. 즉, 셀렉터(SEL4)는 프리디코드 전의 어드레스신호(BXi＿N,BXi＿R)를 선택한다. 일반적으로 프리디코드 전의 신호쪽이 프리디코드 후의 신호보다도 갯수가 적으므로, 셀렉터의 회로규모를 작게 할 수 있다.

상기 셀렉터에 의해 선택된 어드레스신호(BXi)는 용장판정회로(RJ4)로 보내어진다. 단, 용장판정회로(RJ4)는 리후레시모드인 경우(신호(Rmode)가 "1"인 경우)는 판정동작을 행하지 않는다. 이에 의해 리후레시동작을 용장판정회로의 동작시간만큼 고속화할 수 있고, 또한 용장판정회로분의 소비전력을 저감할 수 있다.

도 22에는 상기 도 21의 용장판정회로(RJ4)의 실시예의 회로도가 도시되어 있다. 상기 도 9의 실시예 회로와의 제 1 상이점은 어드레스신호(BXiT＿N, BXiB＿N(i = 0 ~ k))의 입력부에 리후레시모드신호(Rmode)의 혹은(OR)을 취하기 위한 게이트가 설치되어 있는 것이다. 리후레시모드인 경우는 신호(Rmode)가 "1"이므로 어드레스비교회로(CMP)의 입력은 "1"로 고정되고 어드레스비교회로(CMP)는 동작하지 않는다. 이것에 의해 리후레시시에는 어드레스비교회로(CMP)에 요구되는 소비전력이 불필요하게 된다.

상기 도 9의 실시예 회로와의 제 2 상이점은 신호(XDE)의 발생방법에 있다. 판독/입력시에는 신호(XE＿R)가 "0"이므로 신호(XDE)의 발생은 도 9의 실시예 회로의 경우와 동일하다. 즉, 어드레스비교회로(CMP)의 비교결과가 전부 「불일치」인 경우, 신호(XE＿N)가 "0"에서 "1"이 되는 타이밍에서 "1"이 된다.

리후레시시에는 신호(XE＿N)는 "0"이고, 신호(XE＿R)가 소정 타이밍에서 "0"에서 "1"이 된다. 이 타이밍은 앞에서 서술한 신호(XE＿N)보다도 빠르다. 리후레시시는 용장판정을 행하지 않으므로 그 판정에 사용되는 시간만큼 선택해야할 워드선을 빨리 결정할 수 있기 때문이다. 신호(RE＿R)가 "0"인 경우는 신호(XE＿R)가 "1"이 되는 타이밍에서 XDE가 "1"이 된다. 이에 의해 정규 워드선 중 1개가 활성화된다. 신호(RE＿R)가 "1"인 경우는 신호(XDE)는 "0"인 채이다. 따라서, 정규 워드선은 활성화되지 않는다.

본 실시예에서는 리후레시시에 어드레스비교회로(CMP)를 동작시키지 않도록 하는 데에 입력신호를 고정하는 방법을 취하고 있지만, 다른 방법도 가능하다. 예를 들면 어드레스비교회로(CMP)의 전원을 오프로 하는 방법이어도 괜찮다.

도 23에는 본 발명에 관한 DRAM의 또 다른 실시예의 개략적인 블럭도가 도시되어 있다. 동 도에 있어서 상기 도 1, 도 12 등의 실시예와 동일한 부호는 동일 또는 상당부분을 도시한다. 본 방식의 특징은 리후레시시에 워드선을 선택하는 데에 시프트레지스터(SR)를 이용하고 있는 것이다. 시프트레지스터(SR)는 정규 워드선활성화신호(RW0 ~ RWn) 및 용장워드선활성화신호(RW0, RW1)를 직접 출력한다.

리후레시시에는 정규 워드선활성화신호(W0 ~ Wn) 및 용장워드선활성화신호(RW0, RW1) 중 하나만이 "1"이 된다. 리후레시신호/RF는 시프트레지스터(SR)를 시프트하는 데에 이용된다. 신호/RF가 시작될 때마다 정규 워드선활성화신호(W0 ~ Wn), 용장워드선활성화신호(RW0, RW1)가 순서대로 "1"이 되고, 정규 워드선(W0 ~ Wn)과 용장워드선(RW0, RW1)이 순서대로 리후레시된다.

본 실시예에 있어서도 리후레시시에는 용장판정은 행해지지 않는다. 이에 의해 리후레시동작을 용장판정회로의 동작시간만큼 고속화할 수 있고, 또한 용장판정회로분의 소비전력을 저감할 수 있다. 또, 시프트레지스터(SR)가 용장워드선활성화신호를 출력하므로, 용장판정을 행하지 않고서도 용장워드선에 접속된 메모리셀도, 정규 워드선에 접속된 메모리셀과 동일하게 리후레시할 수 있다.

도 24에는 본 발명에 관한 DRAM의 또다른 하나의 실시예의 개략적인 블럭도가 도시되어 있다. 이 실시예의 DRAM은 SRAM인터페이스를 갖는 DRAM, 소위 의사SRAM을 향하고 있다. RC는 본 발명에 의한 로(워드선)선택제어회로이고, 그 중에는 용장판정회로, 프리디코더, 리후레시어드레스카운터, 셀렉터 등이 포함된다.

AB는 어드레스입력회로이고, 외부어드레스신호(Ai)를 수취하며, 내부로어드레스신호(BXi＿N) 및 내부컬럼어드레스신호(BYi)를 생성한다. ATD는 어드레스천이검지회로이고, 내부어드레스신호가 변화한 것을 검출하여 액세스요구신호(NRQ)를 출력한다. RT는 리후레시타이머이고, 정기적으로(예를 들면, 수㎲마다) 리후레시요구신호(RRQ)를 출력한다.

MC는 주제어회로이고, 신호(NRQ, RRQ), 칩셀렉트신호/CS, 기록가능신호/WE, 출력가능신호/OE 등의 신호(명령)를 받아, 판독/기록과 리후레시의 실행순서를 조정한다. 상기 주제어회로(MC)는 리후레시모드신호(Rmode), 리후레시신호/RF), 타이밍신호(XE＿N, XE＿R)를 출력한다. 이 신호는 앞에서 서술한 바와 같이 로선택제어회로(RC)내에서 이용된다.

XD는 로디코더, RXD는 용장워드선디코더이다. MA는 메모리어레이이고, 워드선(W0 ~ Wn) 및 용장워드선(RW0, RW1)과 비트선(B0 ~ Bm)의 교점에 주지의 1트랜지스터형 다이나믹 메모리셀(기억캐패시터와 어드레스선택(MOSFET))이 배치되어 있다. 또한, 이 도에서는 생략하고 있지만, 필요에 따라 용장비트선을 설치해도 좋다.

SA는 비트선상에 판독된 신호를 증폭하는 센스앰프, YD는 컬럼어드레스신호(BYi)를 받아 1개의 비트선을 선택하는 컬럼디코더, MUX는 선택된 비트선을 입출력데이터선(I/O)으로 접속하기 위한 멀티플렉서, MA는 메인앰프, Dout는 데이터출력버퍼, Din은 데이터입력버퍼, WB는 기록버퍼, DQ는 데이터입출력단자이다. 또한, I/O, MA, Dout, Din, WB, DQ는 도에서는 1개밖에 기재되어 있지 않지만, 물론 복수개(예를 들면 4 ~ 16개)여도 괜찮다.

신호(NRQ)가 RRQ보다도 먼저 출력된 경우는 판독 또는 기록이 우선 실행되고, 종료후에 리후레시가 실행된다. 판독하는 경우는 컬럼디코더에 의해 선택된 비트선상의 데이터가 멀터플렉서(MUX)를 통해 I/O상에 판독되고, 메인앰프(MA), 데이터출력버퍼(Dout)를 통해 데이터입출력단자(DQ)로 출력된다. 기록시에는 데이터입출력단자(DQ)에서 입력된 데이터가 데이터입력버퍼(Din), 기록버퍼(WB), I/O, 멀티플렉서(MUX), 또 선택된 비트선을 통해 메모리셀에 기록된다.

반대로, 신호(RRQ)가 NRQ보다도 먼저 출력된 경우는 리후레시가 우선 실행되고, 종료후에 판독 또는 기록이 실행된다. 리후레시시, 센스앰프는 동작하지만, 컬럼디코더와 데이터입출력관계의 회로는 동작하지 않는다. 이상과 같은 동작에 의해 외부에서 리후레시동작을 은폐할 수 있다.

도 25에는 본 발명에 관한 DRAM의 또 다른 실시예의 간략한 블럭도가 도시되어 있다. 이 실시예의 DRAM은 상기 도 24와 동일한 의사SRAM을 향해 있다. 메모리회로(MACLL)는 복수의 비트선과 복수의 워드선에 대응하여 설치되고, 주기적으로기억정보의 유지를 위한 리후레시동작을 필요로 하는 복수의 메모리셀을 포함한다. 이 메모리셀은 예를 들면 정보기억용 캐패시터와 어드레스선택(MOSFET)으로 구성된다. 어드레스선택용(MOSFET)의 게이트는 상기 워드선에 접속되고, 소스, 드레인경로의 한쪽은 상기 비트선에 접속되며, 소스, 드레인경로의 다른 쪽은 상기 기억용 캐패시터의 기억노드에 접속된다.

상기 비트선은 대를 이루어 차동래치회로로 이루어지는 센스앰프의 입출력노드에 결합된다. 워드선의 선택동작에 의해 비트선 한쌍의 한쪽에 메모리셀이 접속되고, 다른 쪽 비트선에는 메모리셀이 접속되지 않는다. 센스앰프는 상기 메모리셀이 접속되지 않는 비트선의 프리차지전압을 참조전압으로 하고, 메모리셀이 접속된 비트선에 판독된 판독신호와으 미소전위차를 하이레벨과 로레벨로 증폭되고, 워드선의 선택동작에 의해 잃어버리기 시작한 기억캐패시터의 전하상태를 본래의 기억상태로 되돌리는 재기록(또는 리후레시동작)을 실시한다. 이러한 구성은 주지의 다이나믹형 RAM의 그것과 동일한 것을 이용할 수 있다.

상기 메모리회로(MACLL)의 워드선 및 비트선선택을 위해 로어드레스천이검출회로(ATDR)와 컬럼어드레스천이검출회로(ATDC)가 설치된다. 로어드레스천이검출회로에는 로계어드레스신호(ADR)가 공급되고, 컬럼어드레스천이검출회로에는 컬럼계어드레스신호(ADC)가 공급된다. 데이터신호(DT)는 메모리회로(MACLL)에 입력되는 기록데이터와, 메모리회로(MACLL)에서 출력되는 판독데이터이다. 신호(CT)는 기록/판독 제어동작와, 칩선택신호 등의 제어신호이다.

상기 로어드레스천이검출회로(ATDR)의 출력신호는 로계콘트롤회로(CTLR)에입력되고, 로계패스의 타이밍 및 컬럼계 시동타이밍을 생성한다. 상기 컬럼어드레스천이검출회로(ATDC)의 출력신호는 컬럼계 콘트롤회로(CTLC)에 입력되고, 컬럼계 패스의 타이밍을 생성한다. 상기 콘트롤회로(CTLR, CTLC)에서 생성된 타이밍에 의해 메모리회로(MCALL)로의 액세스가 실시된다. 이에 의해 컬럼어드레스신호(ADC)만이 천이된 경우, 컬럼계의 독립제어가 가능해 지고, 그 이전의 로계어드레스선택동작에 의해 선택된 워드선에 대해 페이지모드에서의 입출력이 가능하다.

상기와 같은 다이나믹형 메모리셀은 기억캐패시터에 유지된 정보전하를 시간의 경과와 함께 잃어버리게 된다. 그래서, 다이나믹형 메모리셀에서는 이런 정보전하를 잃어버리기 전에 판독동작을 행하고, 본래의 전하상태로 돌리는 리후레시동작을 필요로 한다. 리후레시타이머(REFTIM)는 상기 메모리셀의 정보유지능력에 대응한 일정시간신호를 형성한다. 이 리후레시타이머(REFTIM)의 출력신호는 상기 로계콘트롤회로(CRLR)에 입력되고 리후레시어드레스카운터(ACNT)에서 지정된 어드레스의 리후레시를 실행한다. 또, 상기 리후레시어드레스카운터(ACNT)의 카운트업도 실시한다.

상기 로계 콘트롤회로(CTLR)는 외부 로어드레스신호(ADR)의 천이, 즉, 로어드레스천이검출회로(ATDR)의 출력신호와 내부 리후레시타이머(REFTIM)의 출력신호중 빠른 쪽을 검출하고 통상의 메모리액세스나 리후레시동작중 어느쪽을 실행시키고 실행후는 미실행동작을 실행시키는 제어를 하고 있다. 이에 의해 내부리후레시동작과 외부로부터의 액세스가 서로 부딪혀도 불합리한 점을 발생시키지 않으므로 외부로부터의 리후레시요구없이 가능하다.

도 26에는 상기 도 25의 실시예의 동작 일례를 설명하기 위한 간략한 타이밍차트도가 도시되어 있다. 동 도에 있어서는, 어드레스신호(AR)의 천이보다도 내부리후레시요구가 빠르게 검출된 경우의 예가 도시되어 있다. 리후레시동작후, 즉 리후레시동작(Refresh)에 의한 워드선(WL)의 선택 및 센스앰프의 동작에 의해 비트선 쌍(BL, BLB)이 메모리셀의 기억정보에 따라 하이레벨과 로레벨로 변화하고 상기와 같은 리후레시동작이 실시된 후에 워드선(WL)이 일단 로레벨의 비선택상태가 되며 비트선(BL, BLB)이 리셋(프리차지)된다. 그리고 어드레스신호(AR, 0)에 대응한 워드선(WL)의 선택동작(Read)이 이루어져 어드레스신호(AC, 0)에 대응하여 컬럼선택신호(YS(AC, 0))가 형성된다.

이러한 리후레시동작과 리드동작개시가 1사이클(tRC)내에 실행된다. 이 결과, 외부에서는 내부리후레시동작이 보이지 않는다. 따라서, 외부로부터의 리후레시요구는 불필요해지고, 상기와 같은 다이나믹형 메모리셀에 의해 구성된 메모리회로(MACLL)를 이용하면서, SRAM인터페이스호환을 실현할 수 있다.

상기 1사이클(tRC) 후에 상기 컬럼어드레스신호(AC, 0)에 대응한 컬럼선택신호(YS(AC, 0))에 의한 판독신호(Dout(0))가 출력되고, 컬럼어드레스신호(AC)만이 변화한 경우(AC(0) →AC(1)), 워드선(WL)은 활성화(선택상태)된 채, 페이지어드레스에 대응한 컬럼 선택신호(YS(AC(1)))이 형성되며, 데이터(Dout(01))가 판독된다. 그 후, 다시 컬럼어드레스신호(AC)만이 변화한 경우(AC(1)) →AC(2))는 동일하게 컬럼선택신호(YS(AC(2)))가 형성되어 (Dout(02))가 판독된다.

이어서, 로어드레스신호(AR)가 변화한 경우(AR(0) →AR(1))는 로어드레스신호(AR(0))에 대응한 워드선(WL)은 비활성이 되고, 로어드레스신호(AR(1))에 대응한 워드선(WL)이 활성화된다. 이렇게 컬럼어드레스신호(AC)만이 변화하고 있는 기간은 컬럼선택신호(YS)로의 액세스와 컬럼선택신호(YS)로부터의 판독시간에서 사이클이 정해지므로, 워드선의 선택동작과 센스앰프의 증폭동작을 포함하는 상기 1사이클(tRC)보다도 고속으로 판독이 가능하게 된다.

리후레시요구가 어드레스천이검출회로(ATDR)의 출력신호보다도 늦은 경우는, 상기 사이클(페이지모드기간포함)의 종료후, 워드선(WL)이 비활성이 된 후에 리후레시어드레스에 의한 워드선(WL)의 선택이 이루어져서 리후레시가 실행된다. 이 경우, 리후레시동작이 다음 사이클에 걸리지만, 1사이클(tRC)내에 리후레시와 리드동작을 실행할 수 있으므로 문제는 없다. 또, 라이트동작시라도 상기 리드동작과 동시에 시간적으로 나누어져 내부에서 리후레시동작을 실시할 수 있다.

이상, 본 발명을 의사SRAM에 적용한 예에 관해 설명했지만, 본 발명은 의사SRAM뿐 아니라, 통상적인 DRAM에도 적용가능하다. 다만, 의사SRAM 쪽이 리후레시사이클시간의 단축이 액세스시간의 단축에 직결되는 만큼 본 발명을 적용하는 효과가 크다.

도 27에 본 발명에 의한 의사SRAM의 실장형태의 한 실시예 구성도가 도시되어 있다. 동 도(a)는 평면부분이 도시되고, (b)는 단면부분이 도시되어 있다. 이 실시예의 반도체메모리는 이것은 스택트(CSP, Chip Size Package)로 불리는 실장형태이고, 기판(B) 위에 플래쉬메모리(F)와 의사SRAM(PS)을 구성하는 두개의 반도체칩을 중첩하여 실장하고 있는 것이 특징이다. T는 납땜볼 등의 외부단자이다. 간단히 하기 위해 본딩와이어는 기재를 생략하고 있다.

어드레스신호 및 입출력데이터신호에 관해서는 플래쉬메모리(F)와 의사SRAM(PS)에서 공통의 단자에 접속되어 있다. 한 편, 코맨드신호에 관해서는 플래쉬메모리와 의사SRAM에서 각각의 단자에 접속되어 있다. 이것에 의해 플래쉬메모리와 의사SRAM의 한 쪽만을 동작시킬 수 있게 된다. 이러한 두개의 메모리를 하나의 반도체메모리로 구성하므로써, 전원차단에 대해 데이터의 불휘발을 필요로 하는 데이터는 플래쉬메모리(F)에 기억시키고 그 이외는 의사SRAM에 기억시키는 적절한 구분, 혹은 전원차단 전에 의사SRAM에 기억된 데이터중 불휘발화를 필요로 하는 것을 플래쉬메모리에 전송하여 유지시키도록 하는 것도 가능하다.

상기의 실시예에서 얻어지는 작용효과는 아래와 같다.

(1) 내부어드레스신호를 발생시키는 어드레스입력회로와, 상기 내부어드레스신호를 받아 상기 어드레스가 복수의 정규워드선중 불량워드선의 어드레스에 상당하는 지 아닌 지를 판정하는 용장판정회로와, 복수의 정규워드선과 용장워드선을 순차적으로 리후레시하기 위한 리후레시어드레스신호를 발생시키는 어드레스카운터를 갖고, 리후레시시에는 상기 용장판정회로를 동작정지로 하므로써, 리후레시사이클시간을 단축할 수 있고, 또한 리후레시시의 소비전력을 저감할 수 있는 효과를 얻을 수 있다.

(2) 상기에 부가하여, 상기 정규메모리셀 및 용장메모리셀은 어드레스선택용(MOFET)과 정보기억용캐패시터로 이루어지는 다이나믹형 메모리셀로 구성하므로써, 대기억용량화가 실현될 수 있고, 비트코스트를 낮출 수 있는 효과를얻을 수 있다.

(3) 상기에 부가하여, 상기 어드레스카운터를 정규워드선의 수에 대응한 비트수의 계수출력을 갖고, 모든 정규워드선을 선택하기 위한 어드레스신호를 형성한 후에 용장용가능신호를 발생시켜 상기 용장워드선의 수에 대응한 계수동작을 행하도록 하므로써, 간단한 구성으로 정규워드선 및 용장워드선의 선택신호를 형성할 수 있는 효과를 얻을 수 있다.

(4) 상기에 부가하여, 상기 내부어드레스신호와 상기 리후레시어드레스신호를 선택하는 제 1 셀렉터와, 상기 용장가능신호와 상기 리후레시용 용장가능신호를 선택하는 제 2 셀렉터를 더 설치하므로써, 셀렉터의 간결화를 도모할 수 있는 효과를 얻을 수 있다.

(5) 상기에 부가하여, 리후레시동작을 실행해야할 시간간격을 계측하여 리후레시요구신호를 출력하는 타이머와, 상기 리후레시요구와 액세스요구를 조정하는 조정회로를 더 가지므로써, 리후레시동작을 의식하지않고 기록/판독동작을 행할 수 있으므로 스타틱형RAM과 동등하게 사용할 수 있는 효과를 얻을 수 있다.

(6) 상기에 부가하여, 상기 반도체메모리가 형성된 제 1 반도체칩에 대해 적층구조로 되고 제 2 반도체칩을 더 설치하므로써, 다기능화를 도모한 반도체메모리를 얻을 수 있는 효과를 얻을 수 있다.

(7) 상기에 부가하여, 제 2 반도체칩에는 불휘발성메모리가 탑재되므로써, 필요한 데이터의 불휘발화가 가능하게 되는 효과를 얻을 수 있다.

이상, 본 발명자로부터 이루어진 발명을 실시예에 기초하여 구체적으로 설명했지만, 본원발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 여러가지로 변경가능한 것은 당연하다. 예를 들면, 메모리어레이는 비트선방향 및 워드선방향으로 복수로 분할되고 이런 분할된 메모리셀어레이에 대응하여 그 어드레스선택회로를 복수 설치하도록 하는 것도 괜찮다. 워드선과 비트선은 메인워드선과 로컬워드선과 같은 계층워드선방식, 비트선도 로컬비트선 및 메인비트선 등과 같이 계층비트선방식을 채용하는 것도 괜찮다.

즉, 공지의 다이나믹형RAM에 채용되어 있는 소자구조, 회로레이아웃기술을 이용하여 상기 메모리셀어레이 및 그 어드레스선택회로를 구성할 수 있다. 이 실시예와 같이 리후레시은폐 + 페이지모드를 갖는 동기식의사SRAM, 리후레시은폐 + DRAM인터페이스(어드레스멀티 및 RAS ·CAS제어)를 구성하는 것도 가능하다.

휴대전화 등과 같은 전자장치의 고기능화에 따라 대용량워크(RAM)의 수요가 급증하고 있다. 통상, 워크(RAM)는 비동기SRAM으로 만들어져 있지만, 대용량화에 맞지 않는다. 그 대체메모리로 대용량의 DRAM이 주목받고 있지만, 리후레시가 필요하고 쓰기에 불편하다. 이 발명에 관한 반도체메모리는 비동기SRAM의 호환성을 유지할 수 있고, 상기 플래쉬메모리와 일체화한 구성으로 하므로써, 전원차단시에서의 불휘발정보기능을 갖는 플래쉬메모리와의 조합에 의해 여러가지 메모리동작을 발휘할 수 있다. 이 발명은 이렇게 DRAM회로를 이용하면서, 외부로부터는 SRAM과 동등하게 취급할 수 있는 반도체메모리로 널리 이용할 수 있다.

본원에 있어서 개시되는 발명중 대표적인 것에 의해 얻어지는 효과를 간단히설명하면, 아래와 같다. 내부어드레스신호를 발생시키는 어드레스입력회로와, 상기 내부어드레스신호를 받아 상기 어드레스가 복수의 정규워드선중 불량워드선의 어드레스에 해당하는 지 아닌지를 판정하는 용장판정회로와, 복수의 정규워드선과 용장워드선을 순차적으로 리후레시하기 위한 리후레시어드레스신호를 발생시키는 어드레스카운터를 갖고, 리후레시시에는 상기 용장판정회로를 동작정지로 하므로써, 리후레시사이클시간을 단축할 수 있고, 또한 리후레시시의 소비전력을 저감할 수 있다.

Claims

복수의 정규워드선과,

용장워드선과,

복수의 비트선과,

상기 복수의 정규워드선과 상기 복수의 비트선과의 소정 교점에 설치된 정규메모리셀과, 상기 용장워드선과 상기 복수의 비트선과의 소정 교점에 설치된 용장메모리셀과,

내부어드레스신호를 발생시키는 어드레스입력회로와,

상기 내부어드레스신호를 받아 상기 어드레스가 상기 복수의 정규워드선중 불량워드선의 어드레스에 해당하는지 아닌지를 판정하는 용장판정회로와

상기 복수의 정규워드선과 상기 용장워드선을 순차적으로 리후레시하기위한 리후레시어드레스신호를 발생시키는 어드레스카운터를 갖고,

리후레시시에는 상기 용장판정회로를 동작정지로 하는 것을 특징으로 하는 반도체메모리.
청구항 1에 있어서,

상기 정규메모리셀 및 용장메모리셀은 어드레스선택용 MOSFET과 정보기억용 캐패시터로 이루어지는 다이나믹형 메모리셀인 것을 특징으로 하는 반도체메모리.
청구항 1 또는 2에 있어서,

상기 어드레스카운터는 정규워드선의 수에 대응한 비트수의 계수출력을 갖고, 모든 정규워드선을 선택하기 위한 어드레스신호를 형성한 후에 용장용 가능신호를 발생시켜서 상기 용장워드선의 수에 대응한 계수동작을 행하는 것을 특징으로 하는 반도체메모리.
청구항 1 또는 2중 어느 한 항에 있어서,

상기 내부어드레스신호와 상기 리후레시어드레스신호를 선택하는 제 1 셀렉터와, 상기 용장가능신호와 상기 리후레시용용장가능신호를 선택하는 제 2 셀렉터를 더 갖는 것을 특징으로 하는 반도체 메모리.
청구항 1 또는 2중 어느 한 항에 있어서,

리후레시동작을 실행해야할 시간간격을 계측하여 리후레시요구신호를 출력하는 타이머와, 상기 리후레시요구와 액세스요구를 조정하는 조정회로를 더 갖는 것을 특징으로 하는 반도체 메모리.
청구항 5에 있어서,

상기 반도체 메모리가 형성된 제 1 반도체칩과,

상기 제 1 반도체칩에 대해 적층구조로 되고 제 2 반도체칩을 더 구비하여 이루어지는 것을 특징으로 하는 반도체 메모리.
청구항 6에 있어서,

상기 제 2 반도체칩에는 불휘발성 메모리가 탑재되는 것을 특징으로 하는 반도체 메모리.
복수의 정규워드선과,

상기 복수의 정규워드선에 결합된 복수의 정규메모리셀과,

용장워드선과,

상기 용장워드선에 결합된 복수의 용장메모리셀과,

리후레시어드레스신호발생회로를 포함하고,

상기 복수의 정규메모리셀 및 상기 복수의 용장메모리셀은 리후레시동작을 필요로 하고,

리후레시기간과 액세스기간에 기초하여 각 사이클이 규정되는 반도체메모리로서,

상기 리후레시어드레스신호발생회로는 상기 복수의 정규워드선 및 상기 용장워드선을 순차적으로 액세스하는 리후레시어드레스신호를 출력하고,

상기 각 사이클기간의 상기 각 리후레시어드레스신호에 기초하여 순차적으로 액세스되는 것을 특징으로 하는 반도체 메모리.
청구항 8에 있어서,

상기 복수의 정규메모리셀 및 상기 복수의 용장메모리셀은 다이나믹형 메모리셀로서,

상기 반도체메모리는 의사스타틱 랜덤 액세스 메모리인 것을 특징으로 하는 반도체메모리.
청구항 8에 있어서,

상기 복수의 정규메모리셀 및 상기 복수의 용장메모리셀은 다이나믹형 메모리셀로서,

상기 반도체 메모리는 반도체메모리의 외부에서 리후레시지시를 필요로 하지않는 리후레시은폐메모리인 것을 특징으로 하는 반도체 메모리.
청구항 8에 있어서,

상기 리후레시어드레스신호발생회로는 상기 복수의 정규워드선과 상기 용장워드선을 순차적으로 리후레시하기위한 상기 리후레시어드레스신호를 발생시키는 어드레스카운터를 포함하는 것을 특징으로 하는 반도체 메모리.
청구항 8에 있어서,

정규어드레스신호를 받아, 상기 정규어드레스신호가 상기 복수의 정규워드선중 하나를 지시하고 있는지 혹은 상기 용장워드선을 지시하고 있는 지를 판정하는 판정회로를 더 포함하고,

상기 판정회로는 상기 액세스기간에 동작하는 것을 특징으로 하는 반도체 메모리.
청구항 12에 있어서,

상기 판정회로는 상기 리후레시기간에 비동작인 것을 특징으로 하는 반도체 메모리.
복수의 정규워드선과,

상기 복수의 정규워드선에 결합된 복수의 정규다이나믹형 메모리셀과,

복수의 용장워드선과,

상기 복수의 용장워드선에 결합된 복수의 용장다이나믹형 메모리셀과,

리후레시어드레스제어회로를 포함하고,

상기 복수의 정규다이나믹형 메모리셀 및 상기 복수의 용장다이나믹형 메모리셀은 리후레시동작을 필요로 하며,

리후레시기간과 액세스기간에 기초하여 각 사이클이 규정되는 반도체 메모리로,

상기 리후레시어드레스제어회로는 상기 복수의 정규워드선 및 상기 복수의 용장워드선을 순차적으로 액세스하는 것을 제어하고,

상기 각 사이클기간의 상기 각 리후레시기간에 있어서, 상기 복수의 정규워드선 및 상기 복수의 용장워드선은 상기 리후레시어드레스제어회로의 출력신호에기초하여 순차적으로 액세스되는 것을 특징으로 하는 반도체 메모리.
청구항 14에 있어서,

복수의 액세스기간내의 복수의 리후레시기간에 의해 모든 정규워드선 및 모든 용장워드선이 액세스되는 것을 특징으로 하는 반도체 메모리.
청구항 14에 있어서,

하나의 액세스기간내의 하나의 리후레시기간에 있어서, 하나의 정규워드선 또는 하나의 용장워드선이 액세스되는 것을 특징으로 하는 반도체 메모리.
청구항 14에 있어서,

상기 반도체 메모리는 의사스타틱 랜덤 액세스 메모리인 것을 특징으로 하는 반도체 메모리.
청구항 14에 있어서,

상기 반도체 메모리는 반도체 메모리의 외부에서 리후레시지시를 필요로 하지 않는 리후레시은폐메모리인 것을 특징으로 하는 반도체 메모리.