KR100821582B1 - 반도체 메모리 장치 및 그 리던던시 제어방법 - Google Patents

반도체 메모리 장치 및 그 리던던시 제어방법 Download PDF

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Abstract

본 발명은 메모리 셀 어레이, 리프레시 신호에 따라 리던던시 인에이블 신호의 활성화 여부를 결정하여 출력하는 리던던시 제어수단, 상기 리던던시 인에이블 신호와 어드레스에 따라 리던던시 선택신호를 출력하는 비교수단, 및 상기 메모리 셀 어레이의 영역 중 상기 리던던시 선택신호에 해당하는 영역을 활성화시키기 위한 디코딩 수단을 구비한다.
리던던시(Redundancy), 리프레시, 컬럼

Description

반도체 메모리 장치 및 그 리던던시 제어방법{Semiconductor Memory Apparatus and Method for Controlling Redundancy Thereof}
도 1은 종래의 기술에 따른 반도체 메모리 장치의 구성을 나타낸 블록도,
도 2는 종래의 기술에 따른 리던던시 제어부의 내부구성을 나타낸 회로도,
도 3은 종래의 기술에 따른 리던던시 제어동작을 나타낸 타이밍도,
도 4는 본 발명에 따른 반도체 메모리 장치의 구성을 나타낸 블록도,
도 5는 본 발명에 따른 리던던시 제어부의 제 1 실시예의 회로도,
도 6은 도 5의 본 발명에 따른 리던던시 제어동작을 나타낸 타이밍도,
도 7은 본 발명에 따른 리던던시 제어부의 제 2 실시예의 회로도,
도 8은 본 발명에 따른 리던던시 제어부의 제 3 실시예의 회로도,
도 9는 도 7 및 도 8의 본 발명에 따른 리던던시 제어동작을 나타낸 타이밍도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
10: 메모리 셀 어레이 20: 커맨드 디코더
30: 로우(Row) 제어부 40: 로우(Row) 디코더
50: 컬럼 제어부 100: 리던던시 제어부
110: 리던던시 설정부 120: 신호 출력부
130, 140, 150: 제어부
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 리던던시 메모리 셀을 구비한 반도체 메모리 장치 및 그 리던던시 제어방법에 관한 것이다.
반도체 메모리 장치는 제조과정에서 발생되는 결함 메모리 셀을 대치할 수 있는 리던던시(Redundancy) 메모리 셀 및 이를 제어하는 회로구성이 포함되어 있다.
종래의 기술에 따른 반도체 메모리 장치는 도 1에 도시된 바와 같이, 메모리 셀 어레이(10), 커맨드 디코더(20), 로우(row) 제어부(30), 로우(row) 디코더(40), 컬럼(column) 제어부(50), 리던던시 제어부(60), 비교부(70), 및 컬럼 디코더(80)를 구비한다.
상기 메모리 셀 어레이(10)는 행렬(Matrix) 형태로 배열된 메모리 셀(Cell)의 집합체이다. 상기 메모리 셀 어레이(10)를 메모리 뱅크(Bank)라 명명할 수 있으며, 반도체 메모리 장치는 메모리 용량에 따라 상기 메모리 뱅크를 다수개 구비할 수 있다. 상기 메모리 셀 어레이(10)는 다시 복수개의 셀 매트(Cell Mat)(셀 매트 0 ~ 셀 매트 j)로 구분된다. 상기 메모리 셀 어레이(10)는 상기 셀 매트)(셀 매트 0 ~ 셀 매트 j)와 별도로 리던던시 메모리 셀(도시 생략)을 구비한다.
상기 커맨드 디코더(20)는 클럭(CLK), 칩 선택신호(/CS), 로우 어드레스 스 트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/CAS), 라이트 인에이블 신호(WE) 및 어드레스(A<0:i>)를 디코딩하여 리프레시 신호(REF), 액티브 신호(ACT), 프리차지 신호(PRE), 어드레스(A<0:i>), 및 리드/라이트 신호(RD/WT)를 출력한다. 상기 칩 선택신호(/CS)는 상기 반도체 메모리 장치를 포함하는 칩(Chip)을 동작 가능 상태로 만드는 신호이다.
상기 로우 제어부(30)는 상기 리프레시 신호(REF), 액티브 신호(ACT) 및 프리차지 신호(PRE)를 입력받아 뱅크 액티브 신호(BA), 로우 어드레스(RA<0:k>), 매트 선택신호(MS<0:j>) 및 리던던시 리셋신호(RYFE)를 출력한다. 이때 뱅크 액티브 신호(BA)는 상기 메모리 뱅크를 동작 가능상태로 만드는 신호이다. 그리고 매트 선택신호(MS<0:j>)는 상기 메모리 셀 어레이(10)의 소영역인 셀 매트(셀 매트 0 ~ 셀 매트 j) 중 하나를 선택하기 위한 신호이다.
상기 로우 디코더(40)는 상기 메모리 셀 어레이(10)에서 로우 어드레스(RA<0:k>) 및 매트 선택신호(MS<0:j>)에 해당하는 로우 방향의 셀들과 연결된 워드 라인(Word Line)을 활성화시킨다.
상기 컬럼 제어부(50)는 어드레스(A<0:i>) 및 리드/라이트 신호(RD/WT)를 입력받아 컬럼 어드레스(CA<0:h>) 및 컬럼 선택신호(YS<0:i>)를 출력한다.
상기 리던던시 제어부(60)는 도 2에 도시된 바와 같이, 일단이 공통 연결된 복수개의 퓨즈(F0 ~ Fj), 소오스가 상기 퓨즈(F0 ~ Fj)의 타단과 연결되고 드레인이 접지되며 게이트에 상기 매트 선택신호(MS<0:j>)를 입력받는 복수개의 제 1 트랜지스터(N0 ~ Nj), 소오스에 전원을 입력받고 게이트에 상기 리던던시 리셋신 호(RYFE)를 입력받으며 드레인이 상기 복수개의 퓨즈(F0 ~ Fj)의 일단과 공통 연결된 제 2 트랜지스터(P0), 두개의 인버터(IV1, IV2)로 구성되고 상기 제 2 트랜지스터(P0)의 드레인 및 상기 복수개의 퓨즈(F0 ~ Fj)의 일단과 공통 연결된 래치(61), 상기 래치(61)의 출력을 입력받아 리던던시 인에이블 신호(RYSEN)를 출력하는 인버터(IV3)를 구비한다. 상기 리던던시 제어부(60)는 리던던시 리셋신호(RYFE)와 매트 선택신호(MS<0:j>)를 입력받으며, 상기 퓨즈(F0 ~ Fj)의 컷팅 상태와 상기 매트 선택신호(MS<0:j>)에 따라 상기 리던던시 인에이블 신호(RYSEN)를 출력한다.
상기 비교부(70)는 컬럼 어드레스(CA<0:h>) 및 상기 컬럼 리던던시 인에이블 신호(RYSEN)에 따라 컬럼 리던던시 선택신호(RYS<0:m>)를 출력한다.
상기 컬럼 디코더(80)는 컬럼 선택신호(YS<0:i>) 또는 상기 컬럼 리던던시 선택신호(RYS<0:m>)에 해당하는 컬럼 방향의 셀들과 연결된 비트 라인(Bit Line)을 활성화시킨다.
이와 같이 구성된 종래의 기술에 따른 반도체 메모리 장치의 리던던시 제어동작을 도 3을 참조하여 설명하면 다음과 같다.
동작설명에 앞서, 실제 회로설계에 있어서는 로우 레벨로 인에이블되거나 하이 레벨로 디스에이블되는 것도 가능하다. 그러나 이후의 설명에서는 인에이블은 해당 신호가 하이 레벨이고, 디스에이블은 해당 신호가 로우 레벨인 것으로 가정한다.
먼저, 프리차지 명령에 따라 프리차지 신호(PRE)가 인에이블되면 뱅크 액티브 신호(BA)가 디스에이블되고 그에 따라 일정 시간후 리던던시 리셋신호(RYFE) 또 한 디스에이블된다. 이때 프리차지 신호가 인에이블되면 반도체 메모리는 리드 및 라이트 동작을 수행하지 않고 대기하게 된다. 따라서 뱅크 액티브 신호(BA)를 디스에이블시키는 것은 물론이고, 리던던시 리셋신호(RYFE)를 디스에이블시켜 리던던시 제어부(60) 및 비교부(70)가 동작하지 않도록 한 것이다.
상기 리던던시 리셋신호(RYFE)가 디스에이블 되면, 도 2에 도시된 리던던시 제어부(60)의 제 2 트랜지스터(P0)가 턴온되고, 이때 매트 선택신호(MS<0:j>) 또한 디스에이블된 상태이므로 퓨즈(F0 ~ Fj)의 컷팅 상태에 상관없이 프리차지 구간동안 리던던시 인에이블 신호(RYSEN)가 하이 레벨로 리셋된다. 이때 퓨즈(F0 ~ Fj) 중에서 결함이 발생된 컬럼 셀에 해당하는 퓨즈는 컷팅된 상태이다.
한편, 액티브 명령에 따라 액티브 신호(ACT)가 인에이블되면 뱅크 액티브 신호(BA)가 인에이블되고 그에 따라 일정 시간후 리던던시 리셋신호(RYFE)와 매트 선택신호(MS<0:j>)가 순차적으로 인에이블된다.
상기 리던던시 리셋신호(RYFE)가 인에이블 되면, 도 2에 도시된 리던던시 제어부(60)의 제 2 트랜지스터(P0)가 턴 오프된다.
상기 매트 선택신호(MS<0:j>) 중 로우 어드레스(RA<0:k>)에 해당하는 하나와 퓨즈(F0 ~ Fj)의 컷팅 상태에 따라 리던던시 인에이블 신호(RYSEN)가 하이 레벨 또는 로우 레벨이 된다.
예를 들어, 매트 선택신호(MS<0>)가 인에이블되고 그에 해당하는 퓨즈(F<0>)가 컷팅된 상태인 경우, 리던던시 인에이블 신호(RYSEN)가 하이 레벨을 유지한다. 그러나 매트 선택신호(MS<0>)가 인에이블된 상태이지만 그에 해당하는 퓨즈(F<0>) 는 컷팅되지 않은 경우, 트랜지스터(N0)가 턴온되어 래치(61)의 입력단이 접지단과 연결되므로 리던던시 인에이블 신호(RYSEN)가 로우 레벨로 된다.
상기 리던던시 인에이블 신호(RYSEN)가 하이 레벨이 됨에 따라 비교부(70)가 상기 컬럼 어드레스(CA<0:h>)를 대체할 수 있는 컬럼 리던던시 셀에 해당하는 컬럼 리던던시 선택신호(RYS<0:m>)를 출력한다.
그에 따라 컬럼 디코더(80)가 상기 컬럼 리던던시 선택신호(RYS<0:m>)에 해당하는 컬럼 방향의 셀들과 연결된 비트라인을 활성화시킨다.
한편, 리프레시(Self Refresh) 명령에 따라 리프레시 신호(REF)가 인에이블되면 상기 액티브 동작과 마찬가지로 리던던시 제어부(60) 및 비교부(70) 등이 동작하게 된다.
상술한 리프레시 동작의 경우, 리드/라이트 동작과 달리 컬럼에 관련된 동작이 전혀 필요 없다. 그 이유는 리프레시 동작은 컬럼 구분없이 기설정된 순서로 로우에 대해서 이루어지기 때문이다.
그러나 종래의 기술에 따른 반도체 메모리 장치는 리프레시 동작 구간에도 리던던시 관련 회로를 모두 동작시키므로 불필요한 전류 소비를 증가시키는 문제점이 있다. 특히 반도체 메모리 장치에서 전류 소비는 제품의 성능을 좌우하는 중대한 요소이므로 그 문제의 심각성이 더욱 크다 할 수 있다.
본 발명은 상술한 종래의 문제점을 해결하기 위하여 안출한 것으로서, 전류 소비를 줄일 수 있도록 한 반도체 메모리 장치 및 그 리던던시 제어방법을 제공함 에 그 목적이 있다.
본 발명에 따른 반도체 메모리 장치는 메모리 셀 어레이; 리프레시 신호에 따라 리던던시 인에이블 신호의 활성화 여부를 결정하여 출력하는 리던던시 제어수단; 상기 리던던시 인에이블 신호와 어드레스에 따라 리던던시 선택신호를 출력하는 비교수단; 및 상기 메모리 셀 어레이의 영역 중 상기 리던던시 선택신호에 해당하는 영역을 활성화시키기 위한 디코딩 수단을 구비함을 특징으로 한다.
본 발명에 따른 반도체 메모리 장치의 리던던시 제어방법은 메모리 셀 어레이, 및 상기 메모리 셀 어레이의 영역 중 결함이 발생한 영역에 대한 리던던시 수행여부를 결정하는 리던던시 인에이블 신호를 출력하는 리던던시 제어수단을 구비한 반도체 메모리 장치의 리던던시 제어방법으로서, 반도체 메모리 장치의 동작 모드가 반도체 메모리 장치 외부에서 입력된 리드(Read) 또는 라이트(Write) 명령을 수행하기 위한 동작 모드인지 판단하는 판단 단계; 및 상기 반도체 메모리 장치의 동작 모드가 반도체 메모리 장치 외부에서 입력된 리드 또는 라이트 명령을 수행하기 위한 동작 모드가 아닌 경우 상기 리던던시 인에이블 신호가 출력되지 않도록 상기 리던던시 제어수단을 제어하는 제어 단계를 포함함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 메모리 장치 및 그 리던던시 제어방법의 바람직한 실시예를 설명하면 다음과 같다.
본 발명에 따른 반도체 메모리 장치는 도 4에 도시된 바와 같이, 메모리 셀 어레이(10), 커맨드 디코더(20), 로우(row) 제어부(30), 로우(row) 디코더(40), 컬 럼(column) 제어부(50), 리던던시 제어부(100), 비교부(70), 및 컬럼 디코더(80)를 구비한다.
상기 메모리 셀 어레이(10)는 행렬(Matrix) 형태로 배열된 메모리 셀(Cell)의 집합체이다. 상기 메모리 셀 어레이(10)를 메모리 뱅크(Bank)라 명명할 수 있으며, 반도체 메모리 장치는 메모리 용량에 따라 상기 메모리 뱅크를 다수개 구비할 수 있다. 상기 메모리 셀 어레이(10)는 복수개의 소영역 및 상기 복수개의 소영역 중 결함이 발생한 영역을 대체하기 위한 리던던시 영역을 구비한다. 상기 각 소영역은 로우(row) 방향으로 구분되며, 셀 매트(Cell Mat)라 명명할 수 있고, 셀 매트 0 ~ 셀 매트 j에 해당한다. 상기 리던던시 영역은 결함이 발생한 로우 및 컬럼을 각각 대체하기 위한 별도의 영역일 수 있으며, 본 발명에서는 컬럼 리던던시 영역에 해당한다.
상기 커맨드 디코더(20)는 클럭(CLK), 칩 선택신호(/CS), 로우 어드레스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/CAS), 라이트 인에이블 신호(WE) 및 어드레스(A<0:i>)를 디코딩하여 리프레시 신호(REF), 액티브 신호(ACT), 프리차지 신호(PRE), 어드레스(A<0:i>), 및 리드/라이트 신호(RD/WT)를 출력한다. 상기 칩 선택신호(/CS)는 상기 반도체 메모리 장치를 포함하는 칩(Chip)을 동작 가능 상태로 만드는 신호이다.
상기 로우 제어부(30)는 상기 리프레시 신호(REF), 액티브 신호(ACT) 및 프리차지 신호(PRE)를 입력받아 뱅크 액티브 신호(BA), 로우 어드레스(RA<0:k>), 매트 선택신호(MS<0:j>) 및 리던던시 리셋신호(RYFE)를 출력한다. 이때 뱅크 액티브 신호(BA)는 상술한 메모리 뱅크를 동작 가능상태로 만드는 신호이다. 그리고 매트 선택신호(MS<0:j>)는 상기 메모리 셀 어레이(10)의 소영역인 셀 매트(셀 매트 0 ~ 셀 매트 j) 중 하나를 선택하기 위한 신호이다.
상기 로우 디코더(40)는 상기 메모리 셀 어레이(10)에서 로우 어드레스(RA<0:k>) 및 매트 선택신호(MS<0:j>)에 해당하는 로우 방향의 셀들과 연결된 워드 라인(Word Line)을 활성화시킨다.
상기 컬럼 제어부(50)는 어드레스(A<0:i>) 및 리드/라이트 신호(RD/WT)를 입력받아 컬럼 어드레스(CA<0:h) 및 컬럼 선택신호(YS<0:i>)를 출력한다.
상기 리던던시 제어부(100)는 리던던시 리셋신호(RYFE)와 매트 선택신호(MS<0:j>)를 입력받으며, 동작 모드 신호 즉, 리프레시 신호(REF)에 따라 상기 퓨즈(F0 ~ Fj)의 컷팅 상태와 상기 매트 선택신호(MS<0:j>)를 이용하여 컬럼 리던던시 인에이블 신호(RYSEN)를 출력한다.
상기 비교부(70)는 컬럼 어드레스(CA<0:h>) 및 상기 컬럼 리던던시 인에이블 신호(RYSEN)에 따라 컬럼 리던던시 선택신호(RYS<0:m>)를 출력한다.
상기 컬럼 디코더(80)는 컬럼 선택신호(YS<0:i>) 또는 상기 컬럼 리던던시 선택신호(RYS<0:m>)에 해당하는 컬럼 방향의 셀들과 연결된 비트 라인(Bit Line)을 활성화시킨다.
상기 리던던시 제어부(100)는 여러 가지 형태로 구성할 수 있으며, 본 발명에서는 세가지 실시예로 구성하였다. 그 중에서 제 1 실시예는 도 5에 도시된 바와 같이, 리던던시 설정부(110), 신호 출력부(120), 및 제어부(130)를 구비한다.
상기 리던던시 설정부(110)는 메모리 셀 어레이(10)의 복수개의 셀 매트(셀 매트 0 ~ 셀 매트 j) 각각에 대한 결함 발생 정보가 저장되고 상기 제어부(130)를 경유한 매트 선택신호(MSi<0:j>)의 입력에 의해 상기 결함 발생 정보의 출력이 이루어진다. 그리고 그 구성을 살펴보면, 일단이 공통 연결된 복수개의 퓨즈(F0 ~ Fj), 상기 복수개의 퓨즈(F0 ~ Fj)의 타단과 접지단 사이에 연결되고 상기 매트 선택신호(MSi<0:j>)에 따라 온 되는 복수개의 제 1 트랜지스터(N0 ~ Nj), 및 상기 리던던시 리셋신호(RYFE)에 따라 온 되어 상기 복수개의 퓨즈(F0 ~ Fj)의 일단을 통해 전원을 공급하는 제 2 트랜지스터(P0)를 구비한다. 이때 복수개의 퓨즈(F0 ~ Fj) 각각을 컷팅함으로써 복수개의 셀 매트(셀 매트 0 ~ 셀 매트 j) 각각의 결함 발생 정보를 저장할 수 있다.
상기 신호 출력부(120)는 상기 리던던시 설정부(110)에 저장된 결함 발생 정보에 따라 상기 리던던시 인에이블 신호(RYSEN)를 출력한다. 그리고 그 구성을 살펴보면, 상기 리던던시 설정부(110)의 출력단과 연결된 래치(121), 및 상기 래치(121)의 출력을 입력받는 인버터(IV13)를 구비한다.
상기 제어부(130)는 상기 리프레시 신호(REF)에 따라 상기 매트 선택신호(MS<0:j>)가 상기 리던던시 설정부(110)로 입력되지 않도록 한다. 그리고 그 구성을 살펴보면, 상기 리프레시 신호(REF)가 인에이블된 경우 상기 매트 선택신호(MS<0:j>)가 상기 리던던시 설정부(110)로 입력되지 않도록 하는 로직회로(131)가 상기 매트 선택신호(MS<0:j>)의 비트 수 만큼 구비된다. 상기 로직회로(131)는 상기 리프레시 신호(REF)를 입력받는 제 1 인버터(IV15), 상기 제 1 인버터(IV15) 의 출력과 상기 매트 선택신호(MS<0:j>) 중 하나를 입력받는 낸드 게이트(ND11), 및 상기 낸드 게이트(ND11)의 출력을 입력받아 매트 선택신호(MSi<0:j>)를 출력하는 제 2 인버터(IV16)를 구비한다.
이와 같이 도 5에 도시된 리던던시 제어부를 포함하는 본 발명에 따른 반도체 메모리 장치의 리던던시 제어동작을 도 6을 참조하여 설명하면 다음과 같다.
동작설명에 앞서, 실제 회로설계에 있어서는 로우 레벨로 인에이블되거나 하이 레벨로 디스에이블되는 것도 가능하다. 그러나 이후의 설명에서는 인에이블은 해당 신호가 하이 레벨이고, 디스에이블은 해당 신호가 로우 레벨인 것으로 가정한다.
먼저, 프리차지 모드에 따라 프리차지 신호(PRE)가 인에이블되면 뱅크 액티브 신호(BA)가 디스에이블되고 그에 따라 일정 시간 간격으로 리던던시 리셋신호(RYFE) 및 매트 선택신호(MS<0:j>) 또한 디스에이블된다. 이때 프리차지 신호가 인에이블되면 반도체 메모리는 리드 및 라이트 동작을 수행하지 않고 대기하게 된다.
상기 리던던시 리셋신호(RYFE) 및 매트 선택신호(MS<0:j>)가 디스에이블 되고, 프리차지 동작상태이므로 리프레시 신호(REF) 또한 디스에이블된다.
상기 리프레시 신호(REF)가 디스에이블된 상태이므로 도 5의 제어부(130)는 매트 선택신호(MS<0:j>)를 출력할 수 있는 상태이다. 그러나 매트 선택신호(MS<0:j>)가 디스에이블된 상태이므로 결국, 제어부(130)에서 출력되는 매트 선택신호(Msi<0:j>)는 디스에이블된다.
상기 리던던시 리셋신호(RYFE)가 디스에이블된 상태이므로 리던던시 설정부(110)의 제 2 트랜지스터(P0)가 턴온되어 신호 출력부(120)의 입력단을 하이 레벨로 만든다.
상기 제어부(130)에서 출력되는 매트 선택신호(Msi<0:j>)는 디스에이블된 상태이므로 퓨즈(F0 ~ Fj)의 컷팅 상태에 상관없이 리던던시 인에이블 신호(RYSEN)가 프리 차지 구간동안 하이 레벨로 리셋된다.
이때 퓨즈(F0 ~ Fj) 중에서 결함이 발생된 컬럼 셀에 해당하는 퓨즈는 컷팅된 상태이다.
한편, 액티브 모드에 따라 액티브 신호(ACT)가 인에이블되면 뱅크 액티브 신호(BA)가 인에이블되고 그에 따라 일정 시간후 리던던시 리셋신호(RYFE)와 매트 선택신호(MS<0:j>) 중 하나가 순차적으로 인에이블된다.
상기 리던던시 리셋신호(RYFE)가 인에이블 되면, 도 5의 리던던시 설정부(110)의 제 2 트랜지스터(P0)가 턴 오프된다. 한편, 매트 선택신호(MS<0:j>) 중 로우 어드레스(RA<0:k>)에 해당하는 하나가 인에이블된다.
상기 리프레시 신호(REF)가 디스에이블된 상태이므로 도 5의 제어부(130)는 원래의 매트 선택신호(MS<0:j>)와 동일한 논리 레벨을 갖는 매트 선택신호(MS<0:j>)를 출력한다.
상기 매트 선택신호(MS<0:j>) 중 로우 어드레스(RA<0:k>)에 해당하는 하나와 그에 해당하는 퓨즈(F0 ~ Fj)의 컷팅 상태에 따라 리던던시 인에이블 신호(RYSEN)가 하이 레벨 또는 로우 레벨이 된다.
예를 들어, 매트 선택신호(MS<0>)가 인에이블되고 그에 해당하는 퓨즈(F<0>)가 컷팅된 상태인 경우, 제어부(130)에서 출력되는 매트 선택신호(MSi<0>) 또한 인에이블되므로 리던던시 인에이블 신호(RYSEN)가 하이 레벨 상태를 유지한다.
그러나 매트 선택신호(MS<0>)가 인에이블된 상태이지만 그에 해당하는 퓨즈(F<0>)는 컷팅되지 않은 경우, 제어부(130)에서 출력되는 매트 선택신호(MSi<0>)가 인에이블되고 그에 따라 트랜지스터(N0)가 턴온된다. 따라서 신호 출력부(120)의 입력단이 접지단과 연결되므로 리던던시 인에이블 신호(RYSEN)가 로우 레벨로 된다.
상기 리던던시 인에이블 신호(RYSEN)가 하이 레벨로 됨에 따라 비교부(70)가 상기 컬럼 어드레스(CA<0:h>)를 대체할 수 있는 컬럼 리던던시 셀에 해당하는 컬럼 리던던시 선택신호(RYS<0:m>)를 출력한다.
그에 따라 컬럼 디코더(80)가 상기 컬럼 리던던시 선택신호(RYS<0:m>)에 해당하는 컬럼 방향의 셀들과 연결된 비트 라인을 활성화시킨다.
한편, 리프레시(Refresh) 모드에 따라 리프레시 신호(REF)가 인에이블되면 액티브 모드와 마찬가지로 뱅크 액티브 신호(BA)가 인에이블되고 그에 따라 일정 시간후 리던던시 리셋신호(RYFE)와 매트 선택신호(MS<0:j>) 중 하나가 순차적으로 인에이블된다.
이때 리프레시 모드는 외부의 명령에 따라 이루어지는 셀프 리프레시(Self Refresh) 또는 외부의 명령과 상관없이 자체적인 설정내용에 따라 이루어지는 오토 리프레시(Auto Refresh)로 구분할 수 있다. 본 발명에 기재된 리프레시 신호(REF) 는 상기 두 모드 각각에 따라 리프레시 신호를 구분하지 않고 통칭한 것이다. 이는 본 발명이 상기 셀프 리프레시(Self Refresh)와 오토 리프레시(Auto Refresh)에 상관없이 적용 가능하기 때문이다.
상기 리던던시 리셋신호(RYFE)가 인에이블 되면, 도 5의 리던던시 설정부(110)의 제 2 트랜지스터(P0)가 턴 오프된다. 한편, 매트 선택신호(MS<0:j>) 중 로우 어드레스(RA<0:k>)에 해당하는 하나가 인에이블된다.
상기 리프레시 신호(REF)가 인에이블된 상태이므로 도 5의 제어부(130)에서 출력되는 매트 선택신호(Msi<0:j>)는 원래의 매트 선택신호(MS<0:j>)와 상관없이 디스에이블된다.
따라서 도 5의 리던던시 설정부(110)의 퓨즈(F0 ~ Fj)의 컷팅 상태와 상관없이 리던던시 인에이블 신호(RYSEN)가 리프레시 구간동안 하이 레벨로 리셋된다.
예를 들어, 매트 선택신호(MS<0>)가 인에이블되고 그에 해당하는 퓨즈(F<0>)가 컷팅된 상태라고 가정하면, 매트 선택신호(MS<0>)가 인에이블되었지만 리프레시 신호(REF)가 인에이블됨에 따라 제어부(130)에서 출력되는 매트 선택신호(MSi<0>)는 디스에이블되므로 퓨즈(F0)의 컷팅 상태와 상관없이 리던던시 인에이블 신호(RYSEN)가 출력되지 않는다. 즉, 리던던시 인에이블 신호(RYSEN)가 하이 레벨로 리셋된다.
상기 리프레시 모드는 컬럼과 상관없이 로우에 대해서만 진행되므로 컬럼 어드레스(CA<0:h>) 및 컬럼 선택신호(YS<0:i>)가 공급되지 않는다. 따라서 비교부(70) 및 컬럼 디코더(80)는 동작하지 않는다.
결국, 도 5의 리던던시 제어부(100)를 채용한 본 발명은 매트 선택신호(MS<0>)의 입력 자체를 차단하여 리던던시 제어부(100) 내부 회로가 동작하지 않도록 함으로서 불필요한 전류 소비를 방지한 것이다.
한편, 리던던시 제어부(100)의 제 2 실시예는 도 7에 도시된 바와 같이, 리던던시 설정부(110), 신호 출력부(120), 및 제어부(140)를 구비한다. 상기 리던던시 설정부(110) 및 신호 출력부(120)는 도 5에 도시된 제 1 실시예와 동일하므로 설명은 생략하기로 한다. 상기 제어부(140)는 상기 리프레시 신호(REF)에 따라 상기 리던던시 설정부(110)의 전류 패스를 차단하여 동작을 중지시킴으로써 상기 매트 선택신호(MS<0:j>)의 입력과 상관없이 결함 정보의 출력을 차단시킨다. 그리고 그 구성을 살펴보면, 상기 리프레시 신호(REF)를 입력받는 인버터(IV21), 및 상기 리던던시 설정부(110)와 접지단 사이에 연결되고 상기 인버터(IV21)의 출력에 따라 오프되는 트랜지스터(NC)를 구비한다.
한편, 리던던시 제어부(100)의 제 3 실시예는 도 8에 도시된 바와 같이, 리던던시 설정부(110), 신호 출력부(120), 및 제어부(150)를 구비한다. 상기 리던던시 설정부(110) 및 신호 출력부(120)는 도 5에 도시된 제 1 실시예와 동일하므로 설명은 생략하기로 한다. 상기 리던던시 제어부(150)는 상기 리프레시 신호(REF)가 인에이블되면 상기 신호 출력부(120)의 리던던시 인에이블 신호(RYSEN)의 출력을 차단한다. 그리고 그 구성을 살펴보면, 상기 리프레시 신호(REF)를 입력받는 제 1 인버터(IV31), 상기 신호 출력부(120)의 출력과 상기 제 1 인버터(IV31)의 출력을 입력받는 낸드 게이트(ND31), 및 상기 낸드 게이트(ND31)의 출력을 입력받는 제 2 인버터(IV32)를 구비한다.
상기 도 7의 리던던시 제어부(100)를 채용한 본 발명은 매트 선택신호(MS<0>)의 입력에 상관없이 리던던시 설정부(110)의 전류 패스를 차단하는 것이며, 도 8의 리던던시 제어부(100)를 채용한 본 발명은 신호 출력부(120)의 출력을 차단한 점에서 도 5의 리던던시 제어부(100)를 채용한 본 발명과 차이가 있다.
상기 도 7 및 도 8의 리던던시 제어부(100)를 적용한 본 발명의 리던던시 제어방법은 도 9의 타이밍도에서 알 수 있다. 즉, 도 9의 타이밍도를 도 6의 타이밍도와 비교하였을 때 매트 선택신호(MS<0>)의 입력을 차단하는 것을 제외하고 리프레시 모드가 진행되는 동안 리던던시 인에이블 신호(RYSEN)가 출력되지 않도록 한 것, 즉 리던던시 인에이블 신호(RYSEN)를 리셋시켜 토글링(Toggling)을 방지한다는 점에서 서로 동일하다. 따라서 도 9에 따른 동작 설명은 생략하기로 한다.
결국, 본 발명의 실시예들은 매트 선택신호(MS<0>)의 입력을 차단하거나, 리더던시 제어부(100)의 전류 패스를 차단하거나, 신호 출력부(120)의 출력을 차단하는 방식으로 불필요한 전류 소비를 방지한다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해 석되어야 한다.
본 발명에 따른 반도체 메모리 장치는 리프레시 모드가 진행되는 동안 리던던시 제어부의 동작으로 인한 불필요한 전류 소비를 방지하므로 전체 소비전류를 크게 줄일 수 있는 효과가 있다.

Claims (24)

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  6. 메모리 셀 어레이;
    상기 메모리 셀 어레이의 결함 발생 정보가 저장되고 상기 메모리 셀 어레이의 소정 영역을 선택하기 위한 선택신호의 입력에 의해 상기 결함 발생 정보의 출력이 가능한 리던던시 설정부, 상기 리던던시 설정부에 저장된 결함 발생 정보에 따라 리던던시 인에이블 신호를 출력하는 신호 출력부, 및 상기 리던던시 설정부와 접지단 사이에 연결되어 리프레시 신호가 인에이블된 경우 상기 리던던시 설정부의 전류 패스를 차단하여 상기 리던던시 인에이블 신호를 비활성화시켜 출력하는 제어부를 포함하는 리던던시 제어수단;
    상기 리던던시 인에이블 신호와 어드레스에 따라 리던던시 선택신호를 출력하는 비교수단; 및
    상기 메모리 셀 어레이의 영역 중 상기 리던던시 선택신호에 해당하는 영역을 활성화시키기 위한 디코딩 수단을 구비한 반도체 메모리 장치.
  7. 삭제
  8. 삭제
  9. 제 6 항에 있어서,
    상기 제어부는
    상기 리프레시 신호를 입력받는 반전 소자, 및
    상기 리던던시 설정부와 상기 접지단 사이에 연결되고 상기 반전 소자의 출력에 따라 오프되는 스위칭 소자를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 메모리 셀 어레이;
    상기 메모리 셀 어레이의 결함 발생 정보가 저장되는 리던던시 설정부,
    상기 리던던시 설정부에 저장된 결함 발생 정보에 따라 리던던시 인에이블 신호를 출력하는 신호 출력부, 및 상기 신호 출력부의 출력단에 연결되어 리프레시 신호가 인에이블된 경우 상기 신호 출력부의 출력을 차단하여 상기 리던던시 인에이블 신호를 비활성화시켜 출력하는 제어부를 포함하는 리던던시 제어수단;
    상기 리던던시 인에이블 신호와 어드레스에 따라 리던던시 선택신호를 출력하는 비교수단; 및
    상기 메모리 셀 어레이의 영역 중 상기 리던던시 선택신호에 해당하는 영역을 활성화시키기 위한 디코딩 수단을 구비한 반도체 메모리 장치.
  11. 삭제
  12. 제 6 항 또는 제 10 항에 있어서,
    상기 리던던시 설정부는
    일단이 공통 연결된 복수개의 퓨즈, 및
    상기 복수개의 퓨즈의 타단과 접지단 사이에 연결되고 상기 선택신호에 따라 온 되는 복수개의 스위칭 소자를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    리셋신호에 따라 온 되어 상기 복수개의 퓨즈의 일단을 통해 전원을 공급하는 스위칭 소자를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 6 항 또는 제 10 항에 있어서,
    상기 신호 출력부는
    상기 리던던시 설정부의 출력단과 연결된 래치, 및
    상기 래치의 출력을 입력받는 반전 소자를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 삭제
  16. 제 10 항에 있어서,
    상기 제어부는
    상기 리프레시 신호를 입력받는 제 1 반전 소자,
    상기 신호 출력부의 출력과 상기 제 1 반전 소자의 출력을 입력받는 로직 게이트, 및
    상기 로직 게이트의 출력을 입력받는 제 2 반전 소자를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제 6 항 또는 제 10 항에 있어서,
    상기 메모리 셀 어레이의 영역 중 상기 리던던시 선택신호에 해당하는 영역은 상기 메모리 셀 어레이의 영역 중 결함이 발생한 영역의 컬럼(column) 방향을 대체하기 위한 컬럼 리던던시 영역인 것을 특징으로 하는 반도체 메모리 장치.
  18. 제 6 항 또는 제 10 항에 있어서,
    상기 디코딩 수단은 상기 리던던시 선택신호에 해당하는 컬럼 영역을 활성화시키기 위한 컬럼 디코더인 것을 특징으로 하는 반도체 메모리 장치.
  19. 메모리 셀 어레이, 및 상기 메모리 셀 어레이의 영역 중 결함이 발생한 영역에 대한 리던던시 수행여부를 결정하는 리던던시 인에이블 신호를 출력하는 리던던시 제어수단을 구비한 반도체 메모리 장치의 리던던시 제어방법으로서,
    반도체 메모리 장치의 동작 모드가 리프레시 모드인지 판단하는 판단 단계; 및
    상기 반도체 메모리 장치의 동작 모드가 리프레시 모드인 경우 상기 리던던시 제어수단의 신호출력을 차단하여 상기 리던던시 인에이블 신호의 출력을 차단하는 단계를 포함하는 반도체 메모리 장치의 리던던시 제어방법.
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