JPS63155495A - 擬似スタテイツクメモリ装置 - Google Patents
擬似スタテイツクメモリ装置Info
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- JPS63155495A JPS63155495A JP61301622A JP30162286A JPS63155495A JP S63155495 A JPS63155495 A JP S63155495A JP 61301622 A JP61301622 A JP 61301622A JP 30162286 A JP30162286 A JP 30162286A JP S63155495 A JPS63155495 A JP S63155495A
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- 230000003068 static effect Effects 0.000 title description 4
- 230000007704 transition Effects 0.000 claims abstract description 12
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- 230000008859 change Effects 0.000 claims description 9
- 238000001514 detection method Methods 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 11
- 230000002093 peripheral effect Effects 0.000 description 9
- 230000006870 function Effects 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 2
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
- G11C11/40615—Internal triggering or timing of refresh, e.g. hidden refresh, self refresh, pseudo-SRAMs
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
擬似スタティックメモリ装置であって、所定周期のリフ
レッシュ用信号に応答してメモリセルのリフレッシュを
行う第１の回路と、通常アクセス用信号に応答してメモ
リセルを選択する第２の回路と、第１または第２の回路
のいずれかを選択する回路とを有し、上述の通常アクセ
ス用信号を、外部アドレス信号の他に外部からのライト
イネーブル信号またはリフレッシュ用信号のレベル変化
にも応答させて発生させることにより、いったん選択さ
れ、そしてリセットされたワード線をアドレス情報の再
設定を行わないでアクセス可能とする。
レッシュ用信号に応答してメモリセルのリフレッシュを
行う第１の回路と、通常アクセス用信号に応答してメモ
リセルを選択する第２の回路と、第１または第２の回路
のいずれかを選択する回路とを有し、上述の通常アクセ
ス用信号を、外部アドレス信号の他に外部からのライト
イネーブル信号またはリフレッシュ用信号のレベル変化
にも応答させて発生させることにより、いったん選択さ
れ、そしてリセットされたワード線をアドレス情報の再
設定を行わないでアクセス可能とする。
本発明は、擬似スタティックメモリ装置に関し、より詳
細には、外部的にはＳＲＡＭ （スタティッ、クランダ
ムアクセスメモリ）であるが、内部的にはＤ（ダイナミ
ック） ＲＡＭセルと該セルに対して自動的にリフレッ
シュを行う回路を備えた擬似の（１）！ｌ−ｅｕｄｏ）
ＳＲＡＭ （以下、ＰＳＲＡＭと称する）装置に関す
る。
細には、外部的にはＳＲＡＭ （スタティッ、クランダ
ムアクセスメモリ）であるが、内部的にはＤ（ダイナミ
ック） ＲＡＭセルと該セルに対して自動的にリフレッ
シュを行う回路を備えた擬似の（１）！ｌ−ｅｕｄｏ）
ＳＲＡＭ （以下、ＰＳＲＡＭと称する）装置に関す
る。
ＰＳＲＡＭは、ＤＲＡＭの利点、すなわち主としてコス
トの低さ、とＳＲＡＭの利点、すなわち主として集積密
度の高さ、を併せ持つメモリとして最近開発されている
ものであり、コンピュータ等の情報装置、電子装置等に
広く用いられている。
トの低さ、とＳＲＡＭの利点、すなわち主として集積密
度の高さ、を併せ持つメモリとして最近開発されている
ものであり、コンピュータ等の情報装置、電子装置等に
広く用いられている。
〔従来の技術〕
第６図には従来形のＰＳＲＡＭ装置の一例が示される。
同図において、メモリセルアレイ１０は複数のワード線
とビット！（ｆｌＪ単化のためそれぞれ１本で表示）の
交差部に１トランジスタ（Ｑ）１キヤパシタ（Ｃ）型の
メモリセルＭＣを備え、ワード線ＷＬはワードデコーダ
１１に、ビット線ＢＬはコラムゲート１３を介してコラ
ムデコーダ１２に、それぞれ接続されている。ロウ側の
アドレス信号ＲＡおよび■τに基づいてワードデコーダ
１１によりワード線ＷＬが選択され、かつ、コラム側の
アドレス信号Ｃ−Ａおよびでτに基づいてコラムデコー
ダ１２によりビット線ＢＬが選択された時に、コラムゲ
ート１３が開き、これによってメモリセルＭＣのデータ
がデータバスＤＢおよび！１０（入出力）ゲート１４を
介して外部に読出し可能となり、あるいはライトイネー
ブル信号Ｗ丁またはＷＥに基づき外部からのデータの書
込みが可能となる。コラム側アクセス用周辺回路１５お
よびロウ側アクセス用周辺回路１６は、アドレス信号へ
〇Ｄとこのアドレス信号の変化に応答してＡＴＤ （、
アドレス遷移検出）回路２０から出力されたチップイネ
ーブル信号ＣＥＮとに基づき、それぞれアドレス信号Ｃ
ＡおよびでＡ、 ＲＡＮおよび■「を出力する。アドレ
ス信号ＲＡＭおよび■「はアービタ１７に入力され、ア
ドレス信号ＣＡおよびでτはコラムデコーダ１２に入力
される。一方、メモリセルのリフレッシュを行うための
チップイネーブル信号ＣＥＦを所定の周期で出力するタ
イマ１８と、この信号ＣＥＰを受けてワード線を順次ア
クセスするためのアドレス信号ＲＡＦおよび■「を出力
するリフレッシュ用周辺回路１９とにより内部リフレッ
シュ回路が構成される。上述のアービタ１７は、アドレ
ス信号ＲＡＮおよび罰１−と、ＲＡＦおよび■「とのい
ずれかを入力されたタイミングに基づき選択し、ロウ例
のアドレス信号ＲＡおよび■τとしてワードデコーダ１
７に供給する機能を有している。なお、上述のアドレス
人力の両者のタイミングが一敗した場合には、リフレッ
シュ用のアドレス信号ＲＡＦおよび■［が優先される。
とビット！（ｆｌＪ単化のためそれぞれ１本で表示）の
交差部に１トランジスタ（Ｑ）１キヤパシタ（Ｃ）型の
メモリセルＭＣを備え、ワード線ＷＬはワードデコーダ
１１に、ビット線ＢＬはコラムゲート１３を介してコラ
ムデコーダ１２に、それぞれ接続されている。ロウ側の
アドレス信号ＲＡおよび■τに基づいてワードデコーダ
１１によりワード線ＷＬが選択され、かつ、コラム側の
アドレス信号Ｃ−Ａおよびでτに基づいてコラムデコー
ダ１２によりビット線ＢＬが選択された時に、コラムゲ
ート１３が開き、これによってメモリセルＭＣのデータ
がデータバスＤＢおよび！１０（入出力）ゲート１４を
介して外部に読出し可能となり、あるいはライトイネー
ブル信号Ｗ丁またはＷＥに基づき外部からのデータの書
込みが可能となる。コラム側アクセス用周辺回路１５お
よびロウ側アクセス用周辺回路１６は、アドレス信号へ
〇Ｄとこのアドレス信号の変化に応答してＡＴＤ （、
アドレス遷移検出）回路２０から出力されたチップイネ
ーブル信号ＣＥＮとに基づき、それぞれアドレス信号Ｃ
ＡおよびでＡ、 ＲＡＮおよび■「を出力する。アドレ
ス信号ＲＡＭおよび■「はアービタ１７に入力され、ア
ドレス信号ＣＡおよびでτはコラムデコーダ１２に入力
される。一方、メモリセルのリフレッシュを行うための
チップイネーブル信号ＣＥＦを所定の周期で出力するタ
イマ１８と、この信号ＣＥＰを受けてワード線を順次ア
クセスするためのアドレス信号ＲＡＦおよび■「を出力
するリフレッシュ用周辺回路１９とにより内部リフレッ
シュ回路が構成される。上述のアービタ１７は、アドレ
ス信号ＲＡＮおよび罰１−と、ＲＡＦおよび■「とのい
ずれかを入力されたタイミングに基づき選択し、ロウ例
のアドレス信号ＲＡおよび■τとしてワードデコーダ１
７に供給する機能を有している。なお、上述のアドレス
人力の両者のタイミングが一敗した場合には、リフレッ
シュ用のアドレス信号ＲＡＦおよび■［が優先される。
リフレッシュ用のチップイネーブル信号ＣＢＦは、所定
の周期、例えば１Ｍ容量（５１２Ｘ ２０４８ビツト）
のＰＳＲＡＭを例にとると１６μｓｅｃの周期、で出力
されており、この内部リフレッシュ用アクセスの頻度は
、外部からの通常アクセスの頻度に比べて相対的に少な
い。
の周期、例えば１Ｍ容量（５１２Ｘ ２０４８ビツト）
のＰＳＲＡＭを例にとると１６μｓｅｃの周期、で出力
されており、この内部リフレッシュ用アクセスの頻度は
、外部からの通常アクセスの頻度に比べて相対的に少な
い。
第７図には第６図装置のアクセス動作の一例が示される
。まず、アドレス信号へ〇〇が変化した時点ｔ０におい
てチップイネーブル信号ＣＥＮがＡＴＤ回路２０から出
力される。これによって、アクセス用周辺回路１５およ
び１６が機能し、選択されたアドレスに対応のワード線
ＷＬの電位が立上り、該ワード線に対応のメモリセルに
接続されたビットｖＡＢ Ｌに該メモリセルのデータが
現われる。
。まず、アドレス信号へ〇〇が変化した時点ｔ０におい
てチップイネーブル信号ＣＥＮがＡＴＤ回路２０から出
力される。これによって、アクセス用周辺回路１５およ
び１６が機能し、選択されたアドレスに対応のワード線
ＷＬの電位が立上り、該ワード線に対応のメモリセルに
接続されたビットｖＡＢ Ｌに該メモリセルのデータが
現われる。
ＰＳＲＡＭの場合、第７図に示されるように所定の時間
Ｔ、が経過するとワードｉＷＬの電位が立下る（リセッ
ト）ので、通常は、この時間Ｔ、内に所定の読出しまた
は書込み動作が行われる。
Ｔ、が経過するとワードｉＷＬの電位が立下る（リセッ
ト）ので、通常は、この時間Ｔ、内に所定の読出しまた
は書込み動作が行われる。
上述した従来形のＰＳＲＡＭ装置においては、ワード線
ＷＬが選択され、所定の時間Ｔ、が経過し、そして該ワ
ード線がリセットされた後で同一アドレスのメモリセル
、すなわち当該ワード線ＷＬに接続されているメモリセ
ルにデータを書込む場合には、ライトイネーブル信号Ｗ
丁をＩ１０ゲート１４に印加すると共に、当該ワード線
ＷＬのアドレス情報を再び設定して（１＋の時点）
、ＡＴＤ回路２０を動作させ、そしてチップイネーブル
信号ＣＥＮを発生させることにより当該ワード線ＷＬを
選択する必要があった。なお、第７図のアドレス信号Ａ
ＤＤにおいて、ハンチングが施されている部分は同一ア
ドレスを示す。
ＷＬが選択され、所定の時間Ｔ、が経過し、そして該ワ
ード線がリセットされた後で同一アドレスのメモリセル
、すなわち当該ワード線ＷＬに接続されているメモリセ
ルにデータを書込む場合には、ライトイネーブル信号Ｗ
丁をＩ１０ゲート１４に印加すると共に、当該ワード線
ＷＬのアドレス情報を再び設定して（１＋の時点）
、ＡＴＤ回路２０を動作させ、そしてチップイネーブル
信号ＣＥＮを発生させることにより当該ワード線ＷＬを
選択する必要があった。なお、第７図のアドレス信号Ａ
ＤＤにおいて、ハンチングが施されている部分は同一ア
ドレスを示す。
すなわち、従来形のＰＳＲＡＭ装置においては任意のワ
ード線がいったん選択され、そしてリフレッシュ動作の
ためにリセットされた後で該ワード線をアクセスする場
合に、該ワード線のアドレス情報を外部から再設定する
必要があり、アクセス動作の点から見て極めて不利であ
った。
ード線がいったん選択され、そしてリフレッシュ動作の
ためにリセットされた後で該ワード線をアクセスする場
合に、該ワード線のアドレス情報を外部から再設定する
必要があり、アクセス動作の点から見て極めて不利であ
った。
本発明は、上述した従来技術における問題点を解決すべ
く創作されたもので、任意のワード線がいったん選択さ
れ、そしてリセットされた後で該ワード線を選択する場
合に、アドレス情報を再設定しなくても該ワード線をア
クセスすることができる擬似スタティックメモリ装置を
提供することを目的としている。
く創作されたもので、任意のワード線がいったん選択さ
れ、そしてリセットされた後で該ワード線を選択する場
合に、アドレス情報を再設定しなくても該ワード線をア
クセスすることができる擬似スタティックメモリ装置を
提供することを目的としている。
第１図には本発明による擬領スタティックメモリ装置の
原理ブロック図が示される。
原理ブロック図が示される。
第１図において１は、複数のワード線とピント線の交差
部にメモリセルを備え、選択されたメモリセルに対し外
部からのライトイネーブル信号’ＷＴに応答してデータ
の書込みが行われるように構成されたメモリセルアレイ
を示す。２は第１のアクセス回路であって、所定の周期
で発生するリフレッシュ用チップイネーブル信号ＣＥＦ
に応答してワード線を順次アドレスアクセスし、メモリ
セルのリフレッシュを行うための回路である。
部にメモリセルを備え、選択されたメモリセルに対し外
部からのライトイネーブル信号’ＷＴに応答してデータ
の書込みが行われるように構成されたメモリセルアレイ
を示す。２は第１のアクセス回路であって、所定の周期
で発生するリフレッシュ用チップイネーブル信号ＣＥＦ
に応答してワード線を順次アドレスアクセスし、メモリ
セルのリフレッシュを行うための回路である。
３は外部からのアドレス信号ＡＤＤのアドレス変化に応
答してチップイネーブル信号ＣＥＮを発生するアドレス
遷移検出回路であり、４は第２のアクセス回路であって
、このチップイネーブル信号ＣＥＮ ドアドレス信号Ａ
ＤＤに応答してメモリセルアレイ内のワード線をアクセ
スするための回路である。５はアクセス選択回路であっ
て、第１アクセス回路と第２アクセス回路のいずれかを
選択し、この選択されたアクセス回路によるアドレス指
定をメモリセルアレイに対して行う。
答してチップイネーブル信号ＣＥＮを発生するアドレス
遷移検出回路であり、４は第２のアクセス回路であって
、このチップイネーブル信号ＣＥＮ ドアドレス信号Ａ
ＤＤに応答してメモリセルアレイ内のワード線をアクセ
スするための回路である。５はアクセス選択回路であっ
て、第１アクセス回路と第２アクセス回路のいずれかを
選択し、この選択されたアクセス回路によるアドレス指
定をメモリセルアレイに対して行う。
そして本発明の装置においては、アドレス遷移検出回路
３は、前述のライトイネーブル信号ＷＥまたはリフレッ
シュ用チップイネーブル信号ＣＥＦのレベル変化にも応
答してチップイネーブル信号ＣＥＮを発生するように構
成されている。
３は、前述のライトイネーブル信号ＷＥまたはリフレッ
シュ用チップイネーブル信号ＣＥＦのレベル変化にも応
答してチップイネーブル信号ＣＥＮを発生するように構
成されている。
本発明の擬似スタティックメモリ装置においては、任意
のワード線がいったん選択され、そしてリセットされた
後で該ワード線を再び選択する場合に、ライトイネーブ
ル信号ＷＴまたはリフレッシュ用チップイネーブル信号
ＣＢＦをアドレス遷移検出回路３に入力することにより
通常アクセス用のチップイネーブル信号ＣＥＮを発生さ
せるようにしているので、当該ワード線のアドレス情報
を外部かられざわざ再設定して、それに基づきワード線
のアクセスを行わせる必要はなくなる。すなわち、本発
明の装置はアクセス動作の点から見て極めて有効に機能
する。
のワード線がいったん選択され、そしてリセットされた
後で該ワード線を再び選択する場合に、ライトイネーブ
ル信号ＷＴまたはリフレッシュ用チップイネーブル信号
ＣＢＦをアドレス遷移検出回路３に入力することにより
通常アクセス用のチップイネーブル信号ＣＥＮを発生さ
せるようにしているので、当該ワード線のアドレス情報
を外部かられざわざ再設定して、それに基づきワード線
のアクセスを行わせる必要はなくなる。すなわち、本発
明の装置はアクセス動作の点から見て極めて有効に機能
する。
第２図には本発明の一実施例としてのＰＳＲＡＭ装置が
示される。同図において、メモリセルアレイ１０は複数
のワード線とビット線の交差部に１トランジスタ（Ｑ）
１キヤパシタ（Ｃ）型のダイナミック形メモリセルＭＣ
を備えており、図示の例では簡単化のため°にメモリセ
ルは１個のみ表示されている。１１はワードデコーダで
あって、ロウ側のアドレス信号ＲＡおよび■τに基づき
、メモリセルＭＣに接続されたワード線ＷＬを選択する
ためのものである。１２はコラムデコーダであって、コ
ラム側のアドレス信号ＣＡおよびでτに基づき、メモリ
セルＭＣに接続されたビット線ＢＬをコラムゲート１３
を介して選択するためのものである。このコラムゲート
１３はワード線ＷＬおよびビット線ＢＬが選択されたと
きに開き、これによってメモリセルＭＣのデータがデー
タバスＤＢおよびＩ１０ゲート１４を介して外部に読出
し可能となり、あるいは端子Ｐを介してのライトイネー
ブル信号Ｗ丁またはＷＥに基づき外部からのデータの書
込みもしくは再書込みが可能となる。
示される。同図において、メモリセルアレイ１０は複数
のワード線とビット線の交差部に１トランジスタ（Ｑ）
１キヤパシタ（Ｃ）型のダイナミック形メモリセルＭＣ
を備えており、図示の例では簡単化のため°にメモリセ
ルは１個のみ表示されている。１１はワードデコーダで
あって、ロウ側のアドレス信号ＲＡおよび■τに基づき
、メモリセルＭＣに接続されたワード線ＷＬを選択する
ためのものである。１２はコラムデコーダであって、コ
ラム側のアドレス信号ＣＡおよびでτに基づき、メモリ
セルＭＣに接続されたビット線ＢＬをコラムゲート１３
を介して選択するためのものである。このコラムゲート
１３はワード線ＷＬおよびビット線ＢＬが選択されたと
きに開き、これによってメモリセルＭＣのデータがデー
タバスＤＢおよびＩ１０ゲート１４を介して外部に読出
し可能となり、あるいは端子Ｐを介してのライトイネー
ブル信号Ｗ丁またはＷＥに基づき外部からのデータの書
込みもしくは再書込みが可能となる。
１５および１６はそれぞれコラム側、ロウ側のアクセス
用周辺回路であって、アドレス信号ＡＤＤとこのアドレ
ス信号の変化に応答してＡＴＤ回路２０から出力される
チップイネーブル信号ＣＥＮとに基づき、それぞれアド
レス信号ＣＡおよび■、 ＲＡＮおよび■「を出力する
。一方、タイマ１８はメモリセルのリフレッシュを行う
ためのチップイネーブル信号ＣＥＰを所定の周期、例え
ばワードｖＡ１本あたり１６μｓｅｃの周期、で出力し
、リフレッシュ用周辺回路１９はこの信号ＣＥＰを受け
てワード線をアクセスするためのアドレス信号ＲＡＦお
よび■［を出力するための回路である。この周辺回路１
９にはアドレスカウンタが内蔵されており、このカウン
タは、タイマ１８からの信号ＣＥＦに基づいてワード線
のアドレス、例えば１Ｍ容量（５１２Ｘ２０４８ビツト
）のＰＳＲＡＭを例にとると、５１２個のアドレスを順
次更新する役目を果たす。これによって、複数のワード
線が順次アクセスされるようになっている。上述の１Ｍ
容量の場合、リフレッシュに要する全時間は約８ｍ５ｅ
ｓ （１６μｓｅｃ ｘ５１２）となる。この周辺回路
１９とタイマ１８により内部リフレッシュ回路が構成さ
れる。１７はアービタであって、リフレッシュ用周辺回
路１９からのアドレス信号ＲＡＦおよび■「と、ロウ側
アクセス用周辺回路１６からのアドレス信号ＲＡＭおよ
び■［とのいずれかを入力タイミングに基づき選択し、
ロウ側のアドレス信号ＲＡおよびＲＡとしてワードデコ
ーダ１１に供給する機能を有している。
用周辺回路であって、アドレス信号ＡＤＤとこのアドレ
ス信号の変化に応答してＡＴＤ回路２０から出力される
チップイネーブル信号ＣＥＮとに基づき、それぞれアド
レス信号ＣＡおよび■、 ＲＡＮおよび■「を出力する
。一方、タイマ１８はメモリセルのリフレッシュを行う
ためのチップイネーブル信号ＣＥＰを所定の周期、例え
ばワードｖＡ１本あたり１６μｓｅｃの周期、で出力し
、リフレッシュ用周辺回路１９はこの信号ＣＥＰを受け
てワード線をアクセスするためのアドレス信号ＲＡＦお
よび■［を出力するための回路である。この周辺回路１
９にはアドレスカウンタが内蔵されており、このカウン
タは、タイマ１８からの信号ＣＥＦに基づいてワード線
のアドレス、例えば１Ｍ容量（５１２Ｘ２０４８ビツト
）のＰＳＲＡＭを例にとると、５１２個のアドレスを順
次更新する役目を果たす。これによって、複数のワード
線が順次アクセスされるようになっている。上述の１Ｍ
容量の場合、リフレッシュに要する全時間は約８ｍ５ｅ
ｓ （１６μｓｅｃ ｘ５１２）となる。この周辺回路
１９とタイマ１８により内部リフレッシュ回路が構成さ
れる。１７はアービタであって、リフレッシュ用周辺回
路１９からのアドレス信号ＲＡＦおよび■「と、ロウ側
アクセス用周辺回路１６からのアドレス信号ＲＡＭおよ
び■［とのいずれかを入力タイミングに基づき選択し、
ロウ側のアドレス信号ＲＡおよびＲＡとしてワードデコ
ーダ１１に供給する機能を有している。
この場合、両者のアドレス入力のタイミングが一致した
場合には、リフレッシュ用のアドレス信号ＲＡＦおよび
■「が優先され、このリフレッシュ動作終了後に通常ア
クセス用のアドレス信号ＲＡＭおよび■［が有効となる
。
場合には、リフレッシュ用のアドレス信号ＲＡＦおよび
■「が優先され、このリフレッシュ動作終了後に通常ア
クセス用のアドレス信号ＲＡＭおよび■［が有効となる
。
ＡＴＤ回路２０には前述の端子Ｐからのライトイネーブ
ル信号Ｗ丁が入力されるようになっている。
ル信号Ｗ丁が入力されるようになっている。
このＡＴＥ）回路２０は、前述したようにアドレス信号
ＡＤＤの変化に応答してアクセス用のチップイネーブル
信号ＣＥＮを発生すると共に、ライトイネーブル信号Ｗ
τの変化、すなわちハイレベルからローレベルへの変化
、に応答してアクセス用のチップイネーブル信号ＣＥＮ
を発生する機能を有している。
ＡＤＤの変化に応答してアクセス用のチップイネーブル
信号ＣＥＮを発生すると共に、ライトイネーブル信号Ｗ
τの変化、すなわちハイレベルからローレベルへの変化
、に応答してアクセス用のチップイネーブル信号ＣＥＮ
を発生する機能を有している。
第３図には第２図装置のアクセス動作を説明するための
波形図が示される。第３図の例示は、アドレス信号へ〇
〇の変化時（ｔｏの時点）にリフレッシュが行われてい
ない場合、あるいはリフレッシュ用アクセスが行われな
い場合を示すものである。しかしながら実際のアクセス
動作においては、内部リフレッシュ用アクセスの頻度は
外部からの通常アクセスの頻度に比べて相対的に少ない
が、同図に示されるように通常アクセス動作（Ｔ１の期
間）の終了後にリフレッシュ用アクセス（Ｔ２の期間）
が続く場合がある。本実施例装置によれば、第３図の波
形図に示されるように任意のワード線ＷＬがいったん選
択され（ハイレベル状態）、そして所定時間後リセット
された（ローレベル状態）後、もちろんリフレッシュ用
アクセスに基づくワード線ＷＬ’の選択状態が終了した
後、その同じアドレスのワード線ＷＬをアクセスする場
合に、外部からライトイネーブル信号Ｗτを印加するこ
とにより、ＡＴＤ回路２０の動作を介してチップイネー
ブル信号ＣＥＮを発生させることができる。
波形図が示される。第３図の例示は、アドレス信号へ〇
〇の変化時（ｔｏの時点）にリフレッシュが行われてい
ない場合、あるいはリフレッシュ用アクセスが行われな
い場合を示すものである。しかしながら実際のアクセス
動作においては、内部リフレッシュ用アクセスの頻度は
外部からの通常アクセスの頻度に比べて相対的に少ない
が、同図に示されるように通常アクセス動作（Ｔ１の期
間）の終了後にリフレッシュ用アクセス（Ｔ２の期間）
が続く場合がある。本実施例装置によれば、第３図の波
形図に示されるように任意のワード線ＷＬがいったん選
択され（ハイレベル状態）、そして所定時間後リセット
された（ローレベル状態）後、もちろんリフレッシュ用
アクセスに基づくワード線ＷＬ’の選択状態が終了した
後、その同じアドレスのワード線ＷＬをアクセスする場
合に、外部からライトイネーブル信号Ｗτを印加するこ
とにより、ＡＴＤ回路２０の動作を介してチップイネー
ブル信号ＣＥＮを発生させることができる。
従って、従来形（第７図参照）に見られるようなアドレ
ス情報の外部からの再設定（第７図のり。
ス情報の外部からの再設定（第７図のり。
の時点）が不要となるので、アクセス動作の観点から極
めて有利となる。
めて有利となる。
第４図には本発明の他の実施例としてのＰＳＲＡＭ装置
が示される。この実施例装置は、第２図実施例と構成的
にほとんど同じであり、その相違点は、ライトイネーブ
ル信号Ｗ丁がＡＴＯｉｌｌ路２０に入力される代わりに
、リフレッシュ用タイマ１８の出力信号ＣＥＦがＡＴＤ
回路２０に入力されるように構成されていることである
。他の構成および作用については、第２図装置と同じで
あるのでその説明は省略する。
が示される。この実施例装置は、第２図実施例と構成的
にほとんど同じであり、その相違点は、ライトイネーブ
ル信号Ｗ丁がＡＴＯｉｌｌ路２０に入力される代わりに
、リフレッシュ用タイマ１８の出力信号ＣＥＦがＡＴＤ
回路２０に入力されるように構成されていることである
。他の構成および作用については、第２図装置と同じで
あるのでその説明は省略する。
第５図には第４図装置のアクセス動作を説明するための
波形図が示される。この場合には、いったん選択され、
そしてリセットされた後の同一アドレスのワード線ＷＬ
のアクセスは、リフレッシュ用アクセスのためのチップ
イネーブル信号ＣＥＰのハイレベルからローレベルへの
変化に応答して行われるようになっている。前述の実施
例と同様、この場合にもアドレス情報の外部からの再設
定は不要であるので、アクセス動作上極めて有利となる
。
波形図が示される。この場合には、いったん選択され、
そしてリセットされた後の同一アドレスのワード線ＷＬ
のアクセスは、リフレッシュ用アクセスのためのチップ
イネーブル信号ＣＥＰのハイレベルからローレベルへの
変化に応答して行われるようになっている。前述の実施
例と同様、この場合にもアドレス情報の外部からの再設
定は不要であるので、アクセス動作上極めて有利となる
。
以上説明したように本発明によれば、任意のワード線が
いったん選択され、そしてリセッ１トされた後で該ワー
ド線を選択する場合に、該ワード線のアドレス情報を外
部から再設定しなくても該ワード線をアクセスすること
ができ、アクセス動作上極めて有利なものとすることが
できる。
いったん選択され、そしてリセッ１トされた後で該ワー
ド線を選択する場合に、該ワード線のアドレス情報を外
部から再設定しなくても該ワード線をアクセスすること
ができ、アクセス動作上極めて有利なものとすることが
できる。
第１図は本発明による擬憤スタティックメモリ装置の原
理ブロック図、 第２図は本発明の一実施例を示すブロック図、第３図は
第２図装置の動作波形図、 第４図は本発明の他の実施例を示すブロック図、第５図
は第４図装置の動作波形図、 第６図は従来形の一例を示すブロック図、第７図は第６
図装置の動作とその問題点を説明するための波形図、 である。 （符号の説明） １・・・メモリセルアレイ、２・・・第１アクセス回路
、３・・・アドレス遷移検出回路、 ４・・・第２アクセス回路、５・・・アクセス選択回路
、ＡＤＤ・・・アドレス信号、 Ｗ丁・・・ライトイネーブル信号、 ＣＥＮ・・・通常アクセス用チンブイネーブル信号、Ｃ
ＨＦ・・・リフレッシュ用チップイネーブル信号。
理ブロック図、 第２図は本発明の一実施例を示すブロック図、第３図は
第２図装置の動作波形図、 第４図は本発明の他の実施例を示すブロック図、第５図
は第４図装置の動作波形図、 第６図は従来形の一例を示すブロック図、第７図は第６
図装置の動作とその問題点を説明するための波形図、 である。 （符号の説明） １・・・メモリセルアレイ、２・・・第１アクセス回路
、３・・・アドレス遷移検出回路、 ４・・・第２アクセス回路、５・・・アクセス選択回路
、ＡＤＤ・・・アドレス信号、 Ｗ丁・・・ライトイネーブル信号、 ＣＥＮ・・・通常アクセス用チンブイネーブル信号、Ｃ
ＨＦ・・・リフレッシュ用チップイネーブル信号。
Claims (1)
- 【特許請求の範囲】 複数のワード線とビット線の交差部にメモリセルを備え
、選択されたメモリセルに対し外部からのライトイネー
ブル信号（ＷＥ）に応答してデータの書込みが行われる
ように構成されたメモリセルアレイ（１）と、 所定の周期で発生するリフレッシュ用チップイネーブル
信号（ＣＥＦ）に応答して該ワード線を順次アドレスア
クセスし、該メモリセルのリフレッシュを行うための第
１のアクセス回路（２）と、外部からのアドレス信号（
ＡＤＤ）のアドレス変化に応答してチップイネーブル信
号（ＣＥＮ）を発生するアドレス遷移検出回路（３）と
、 該アドレス信号およびアドレス遷移検出回路からのチッ
プイネーブル信号に応答して該ワード線をアクセスする
ための第２のアクセス回路（４）と、 該第１アクセス回路と第２アクセス回路のいずれかを選
択し、該選択されたアクセス回路によるアドレス指定を
該メモリセルアレイに対して行うアクセス選択回路（５
）とを具備し、 前記アドレス遷移検出回路は、前記ライトイネーブル信
号（＠ＷＥ＠）または前記リフレッシュ用チップイネー
ブル信号（ＣＥＦ）のレベル変化にも応答して前記チッ
プイネーブル信号（ＣＥＮ）を発生するように構成され
ている、擬似スタティックメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61301622A JPS63155495A (ja) | 1986-12-19 | 1986-12-19 | 擬似スタテイツクメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61301622A JPS63155495A (ja) | 1986-12-19 | 1986-12-19 | 擬似スタテイツクメモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63155495A true JPS63155495A (ja) | 1988-06-28 |
Family
ID=17899160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61301622A Pending JPS63155495A (ja) | 1986-12-19 | 1986-12-19 | 擬似スタテイツクメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63155495A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1990013896A1 (en) * | 1989-05-08 | 1990-11-15 | Hitachi Maxell Ltd. | Memory cartridge and memory control method |
| US5430681A (en) * | 1989-05-08 | 1995-07-04 | Hitachi Maxell, Ltd. | Memory cartridge and its memory control method |
| US6801468B1 (en) | 2002-06-28 | 2004-10-05 | Hynix Semiconductor Inc. | Pseudo static RAM capable of performing page write mode |
-
1986
- 1986-12-19 JP JP61301622A patent/JPS63155495A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1990013896A1 (en) * | 1989-05-08 | 1990-11-15 | Hitachi Maxell Ltd. | Memory cartridge and memory control method |
| US5430681A (en) * | 1989-05-08 | 1995-07-04 | Hitachi Maxell, Ltd. | Memory cartridge and its memory control method |
| US5550781A (en) * | 1989-05-08 | 1996-08-27 | Hitachi Maxell, Ltd. | Semiconductor apparatus with two activating modes of different number of selected word lines at refreshing |
| US6801468B1 (en) | 2002-06-28 | 2004-10-05 | Hynix Semiconductor Inc. | Pseudo static RAM capable of performing page write mode |
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