JPH1145599A - 半導体記憶装置のメモリセル試験方法 - Google Patents
半導体記憶装置のメモリセル試験方法Info
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- JPH1145599A JPH1145599A JP9203319A JP20331997A JPH1145599A JP H1145599 A JPH1145599 A JP H1145599A JP 9203319 A JP9203319 A JP 9203319A JP 20331997 A JP20331997 A JP 20331997A JP H1145599 A JPH1145599 A JP H1145599A
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Abstract
(57)【要約】
【課題】本発明は、半導体記憶装置に於いて短時間で欠
陥セルを検出する試験方法を提供することを目的とす
る。 【解決手段】ワード線多重選択機能を有した半導体記憶
装置のメモリセル欠陥を試験する方法は、複数のワード
線を選択して同時に活性化し、複数のワード線の周囲の
ワード線のメモリセルに於いてデータが変化したか否か
を判定する各段階を含むことを特徴とする。
陥セルを検出する試験方法を提供することを目的とす
る。 【解決手段】ワード線多重選択機能を有した半導体記憶
装置のメモリセル欠陥を試験する方法は、複数のワード
線を選択して同時に活性化し、複数のワード線の周囲の
ワード線のメモリセルに於いてデータが変化したか否か
を判定する各段階を含むことを特徴とする。
Description
【0001】
【発明の属する技術分野】本発明は半導体記憶装置の試
験方法に関し、詳しくは半導体記憶装置に於て動作不良
の欠陥セルを検出する試験方法に関する。
験方法に関し、詳しくは半導体記憶装置に於て動作不良
の欠陥セルを検出する試験方法に関する。
【0002】
【従来の技術】DRAM(dynamic random access memo
ry)やSDRAM(synchronous DRAM)等の半導体記憶
装置は、縦横に配列状に並べられたメモリセルにデータ
を記憶する。このような半導体記憶装置に於ては、製造
元で各セルの動作に関して試験を行い、不良動作を示す
欠陥セルを取り除くか或いは製品を不良としてリジェク
トする必要がある。一般にセルの動作を試験するために
は、データをセルに書き込んで、その後セルからデータ
を読み出して、書き込んだデータと同一のデータが読み
出されたか否かをチェックする。
ry)やSDRAM(synchronous DRAM)等の半導体記憶
装置は、縦横に配列状に並べられたメモリセルにデータ
を記憶する。このような半導体記憶装置に於ては、製造
元で各セルの動作に関して試験を行い、不良動作を示す
欠陥セルを取り除くか或いは製品を不良としてリジェク
トする必要がある。一般にセルの動作を試験するために
は、データをセルに書き込んで、その後セルからデータ
を読み出して、書き込んだデータと同一のデータが読み
出されたか否かをチェックする。
【0003】欠陥セルが示す不良動作には幾つか種類が
あるが、ある種の欠陥セルは、そのセル自体へのライト
動作及びリード動作では不良動作を示さないが、そのセ
ルに対するワード線を長時間活性化(選択)すると、周
辺の非欠陥セルのデータが反転されてしまうという不良
動作を示す。図7は、このような欠陥セルの不良動作を
説明するための図である。
あるが、ある種の欠陥セルは、そのセル自体へのライト
動作及びリード動作では不良動作を示さないが、そのセ
ルに対するワード線を長時間活性化(選択)すると、周
辺の非欠陥セルのデータが反転されてしまうという不良
動作を示す。図7は、このような欠陥セルの不良動作を
説明するための図である。
【0004】容量から構成されるセル203にデータ”
1”を書き込む場合には、ワード線WL1を選択活性化
してHIGHにすると、センスアンプ回路200に格納
されたデータ”1”が、ビット線BL1及びトランジス
タ201を介してセル203に記憶される。セル203
にデータ”1”が記憶された状態で、ワード線WL2を
選択活性化してHIGHにし、例えばデータ”0”を、
ビット線BL2及びトランジスタ202を介してセル2
04に記憶させる。セル204からデータを読み出すた
めには、ワード線WL2を選択活性化してHIGHに
し、トランジスタ202及びビット線BL2を介して、
センスアンプ回路200にデータを読み出す。
1”を書き込む場合には、ワード線WL1を選択活性化
してHIGHにすると、センスアンプ回路200に格納
されたデータ”1”が、ビット線BL1及びトランジス
タ201を介してセル203に記憶される。セル203
にデータ”1”が記憶された状態で、ワード線WL2を
選択活性化してHIGHにし、例えばデータ”0”を、
ビット線BL2及びトランジスタ202を介してセル2
04に記憶させる。セル204からデータを読み出すた
めには、ワード線WL2を選択活性化してHIGHに
し、トランジスタ202及びビット線BL2を介して、
センスアンプ回路200にデータを読み出す。
【0005】このようにセル203にデータ”1”が記
憶された状態で、セル204に対するデータ書き込み/
読み出しのためにワード線WL2の活性化及び非活性化
を繰り返し、ワード線WL2を長時間活性化させると、
セル203のデータが”0”に変化してしまう現象があ
る。これはセル204のピンホール欠陥のために生じる
と考えられている。
憶された状態で、セル204に対するデータ書き込み/
読み出しのためにワード線WL2の活性化及び非活性化
を繰り返し、ワード線WL2を長時間活性化させると、
セル203のデータが”0”に変化してしまう現象があ
る。これはセル204のピンホール欠陥のために生じる
と考えられている。
【0006】図8は、半導体記憶装置に於て上記のよう
なセル欠陥を試験する従来の方法を示すフローチャート
である。ステップS1に於て、試験を行うアドレスを初
期値に設定する。ステップS2に於て、指定アドレスに
対応するワード線を中心としてワード線7本を1セット
とし、上位3本に対応する全てのセルに”1”を書き込
み、中央のワード線に対応する全てのセルに”0”を書
き込み、下位3本に対応する全てのセルに”1”を書き
込む。この中央のワード線を、図8ではディスターブW
Lと称する。
なセル欠陥を試験する従来の方法を示すフローチャート
である。ステップS1に於て、試験を行うアドレスを初
期値に設定する。ステップS2に於て、指定アドレスに
対応するワード線を中心としてワード線7本を1セット
とし、上位3本に対応する全てのセルに”1”を書き込
み、中央のワード線に対応する全てのセルに”0”を書
き込み、下位3本に対応する全てのセルに”1”を書き
込む。この中央のワード線を、図8ではディスターブW
Lと称する。
【0007】ステップS3に於て、中央のワード線を選
択活性化する。ステップS4に於て、中央のワード線を
非活性化する。ステップS5に於て、セルに対するリフ
レッシュ動作の間隔であるtREF時間経過したか否か
を判定する。例えばリフレッシュ時間tREFは、6
5.6msである。ここでtREF時間経過したことを
調べるのは、リフレッシュ時間tREFが経過しても不
良動作によるデータ変化が起こらなければ、それ以上の
長時間に対する動作を試験しなくても、半導体記憶装置
の動作上問題がないと判断できるからである。またステ
ップS3及びS4に於て、中央のワード線の選択活性化
・非活性化を繰り返すのは、一般にワード線の活性化状
態を持続できる時間が限られているためであり、仮にワ
ード線を持続的に活性化できるのであればそれでかまわ
ない。
択活性化する。ステップS4に於て、中央のワード線を
非活性化する。ステップS5に於て、セルに対するリフ
レッシュ動作の間隔であるtREF時間経過したか否か
を判定する。例えばリフレッシュ時間tREFは、6
5.6msである。ここでtREF時間経過したことを
調べるのは、リフレッシュ時間tREFが経過しても不
良動作によるデータ変化が起こらなければ、それ以上の
長時間に対する動作を試験しなくても、半導体記憶装置
の動作上問題がないと判断できるからである。またステ
ップS3及びS4に於て、中央のワード線の選択活性化
・非活性化を繰り返すのは、一般にワード線の活性化状
態を持続できる時間が限られているためであり、仮にワ
ード線を持続的に活性化できるのであればそれでかまわ
ない。
【0008】ステップS6に於て、上記7本のワード線
の全てのセルをリードする。ステップS7に於て、読み
出されたデータが最初に書き込んだデータと一致するか
否かを判定する。一致しない場合にはステップS8に進
み、データ不一致をもたらしたセルを欠陥セルと判断し
て製品をリジェクトする。全てのデータが一致する場合
には、ステップS9に進む。
の全てのセルをリードする。ステップS7に於て、読み
出されたデータが最初に書き込んだデータと一致するか
否かを判定する。一致しない場合にはステップS8に進
み、データ不一致をもたらしたセルを欠陥セルと判断し
て製品をリジェクトする。全てのデータが一致する場合
には、ステップS9に進む。
【0009】ステップS9に於て、アドレスを一つ進
め、活性化する中央のワード線を一本進める。ステップ
S10に於て、最終ワード線まで試験が終了したか否か
を判定する。YESの場合には、ステップS11に於い
て製品を良品と判断する。NOの場合には、ステップS
2に戻り、上記処理を繰り返す。
め、活性化する中央のワード線を一本進める。ステップ
S10に於て、最終ワード線まで試験が終了したか否か
を判定する。YESの場合には、ステップS11に於い
て製品を良品と判断する。NOの場合には、ステップS
2に戻り、上記処理を繰り返す。
【0010】
【発明が解決しようとする課題】図8の従来の方法に於
ては、セル欠陥を試験するために、各ワード線に対して
少なくとも65.6msの時間がかかることになる。例
えば256MbitのSDRAMに於てワード線本数が
1バンク辺り8192本有り、全部で4つのバンクが設
けられているとすると、4x8192x65.6msで
35分49秒の時間が試験に必要になる。
ては、セル欠陥を試験するために、各ワード線に対して
少なくとも65.6msの時間がかかることになる。例
えば256MbitのSDRAMに於てワード線本数が
1バンク辺り8192本有り、全部で4つのバンクが設
けられているとすると、4x8192x65.6msで
35分49秒の時間が試験に必要になる。
【0011】なおここで図8のステップS2或いはステ
ップS6に要する時間は、一つのセルに対するリード或
いはライト動作が100nsかかり、各ワード線辺り2
56個のセルが存在するとすると、100[ ns] x2
56[ 個] x7[ 本] で179.2μsである。リフレ
ッシュ時間tREFが65.6msであるのと比較すれ
ば、ステップS2或いはS6に要する時間は殆ど無視で
きる。
ップS6に要する時間は、一つのセルに対するリード或
いはライト動作が100nsかかり、各ワード線辺り2
56個のセルが存在するとすると、100[ ns] x2
56[ 個] x7[ 本] で179.2μsである。リフレ
ッシュ時間tREFが65.6msであるのと比較すれ
ば、ステップS2或いはS6に要する時間は殆ど無視で
きる。
【0012】このように従来の方法に於ては、中央のワ
ード線を活性化させて周辺セルへの影響を調べるために
必要な時間が長く、試験時間が膨大になるという問題が
あった。従って本発明の目的は、半導体記憶装置に於い
て短時間で欠陥セルを検出する試験方法を提供すること
である。
ード線を活性化させて周辺セルへの影響を調べるために
必要な時間が長く、試験時間が膨大になるという問題が
あった。従って本発明の目的は、半導体記憶装置に於い
て短時間で欠陥セルを検出する試験方法を提供すること
である。
【0013】
【課題を解決するための手段】請求項1の発明に於て
は、ワード線多重選択機能を有した半導体記憶装置のメ
モリセル欠陥を試験する方法は、a)複数のワード線を
選択して同時に活性化し、b)該複数のワード線の周囲
のワード線のメモリセルに於いてデータが変化したか否
かを判定する各段階を含むことを特徴とする。
は、ワード線多重選択機能を有した半導体記憶装置のメ
モリセル欠陥を試験する方法は、a)複数のワード線を
選択して同時に活性化し、b)該複数のワード線の周囲
のワード線のメモリセルに於いてデータが変化したか否
かを判定する各段階を含むことを特徴とする。
【0014】上記発明に於ては、あるワード線を活性化
してその周囲のワード線のメモリセルのデータが影響を
受けるか否かを判断する際に、半導体記憶装置のワード
線多重選択機能を利用して複数のワード線を同時に活性
化するので、欠陥セル検出試験に要する時間を大幅に短
縮することが出来る。請求項2の発明に於ては、請求項
1記載の方法に於て、前記段階b)は、b1)前記複数
のワード線が同時に活性化される前に前記周囲のワード
線のメモリセルに対して所定のデータを書き込み、b
2)該複数のワード線が同時に活性化された後に該周囲
のワード線のメモリセルからデータを読み出し、b3)
書き込んだデータと読み出したデータが一致するか否か
を判定する各段階を含むことを特徴とする。
してその周囲のワード線のメモリセルのデータが影響を
受けるか否かを判断する際に、半導体記憶装置のワード
線多重選択機能を利用して複数のワード線を同時に活性
化するので、欠陥セル検出試験に要する時間を大幅に短
縮することが出来る。請求項2の発明に於ては、請求項
1記載の方法に於て、前記段階b)は、b1)前記複数
のワード線が同時に活性化される前に前記周囲のワード
線のメモリセルに対して所定のデータを書き込み、b
2)該複数のワード線が同時に活性化された後に該周囲
のワード線のメモリセルからデータを読み出し、b3)
書き込んだデータと読み出したデータが一致するか否か
を判定する各段階を含むことを特徴とする。
【0015】上記発明に於ては、同時に選択活性化され
るワード線の周囲のワード線のメモリセルに予めデータ
を書き込んでおき、ワード線を同時活性化した後に、メ
モリセルからデータを読み出して、同時活性化の前後で
データ変化があったか否かを容易に判定することが出来
る。請求項3の発明に於ては、請求項1記載の方法に於
て、前記段階a)は、a1)複数行のメモリセルブロッ
クを選択し、a2)該複数行のメモリセルブロックの各
々に対して一本のワード線を選択して同時に活性化する
各段階を含むことを特徴とする。
るワード線の周囲のワード線のメモリセルに予めデータ
を書き込んでおき、ワード線を同時活性化した後に、メ
モリセルからデータを読み出して、同時活性化の前後で
データ変化があったか否かを容易に判定することが出来
る。請求項3の発明に於ては、請求項1記載の方法に於
て、前記段階a)は、a1)複数行のメモリセルブロッ
クを選択し、a2)該複数行のメモリセルブロックの各
々に対して一本のワード線を選択して同時に活性化する
各段階を含むことを特徴とする。
【0016】上記発明に於ては、複数行のメモリセルブ
ロックの各行に於いて一本のワード線を選択して同時に
活性化するので、欠陥セル検出のための試験時間を大幅
に短縮することが出来ると共に、同時活性化する複数の
ワード線の各々に対して逐一アドレスを指定する必要が
なく、容易にワード線の同時活性化を実行することが可
能である。
ロックの各行に於いて一本のワード線を選択して同時に
活性化するので、欠陥セル検出のための試験時間を大幅
に短縮することが出来ると共に、同時活性化する複数の
ワード線の各々に対して逐一アドレスを指定する必要が
なく、容易にワード線の同時活性化を実行することが可
能である。
【0017】請求項4の発明に於ては、請求項1記載の
方法に於て、前記段階a)は、前記複数のワード線を選
択して該複数のワード線の同時活性化及び同時非活性化
を繰り返すことを特徴とする。上記発明に於ては、ワー
ド線の連続活性化時間に制限がある場合であっても、ワ
ード線の活性化及び非活性化を繰り返すことで、ワード
線が活性化されている時間を累積的に長くすることが出
来る。
方法に於て、前記段階a)は、前記複数のワード線を選
択して該複数のワード線の同時活性化及び同時非活性化
を繰り返すことを特徴とする。上記発明に於ては、ワー
ド線の連続活性化時間に制限がある場合であっても、ワ
ード線の活性化及び非活性化を繰り返すことで、ワード
線が活性化されている時間を累積的に長くすることが出
来る。
【0018】請求項5の発明に於ては、請求項1又は4
記載の方法に於て、前記段階a)はメモリセルに対する
リフレッシュ周期に略等しい時間間隔だけ実行されるこ
とを特徴とする。上記発明に於ては、ワード線の連続活
性化時間或いは活性化・非活性化を繰り返す時間は、リ
フレッシュ周期に略等しい時間間隔だけ実行される。リ
フレッシュ周期に等しい時間が経過してもセルの不良動
作が検出されなければ、通常の動作上何等問題がないの
で、必要最低限の時間だけをかけて試験を実行すること
が可能になる。
記載の方法に於て、前記段階a)はメモリセルに対する
リフレッシュ周期に略等しい時間間隔だけ実行されるこ
とを特徴とする。上記発明に於ては、ワード線の連続活
性化時間或いは活性化・非活性化を繰り返す時間は、リ
フレッシュ周期に略等しい時間間隔だけ実行される。リ
フレッシュ周期に等しい時間が経過してもセルの不良動
作が検出されなければ、通常の動作上何等問題がないの
で、必要最低限の時間だけをかけて試験を実行すること
が可能になる。
【0019】請求項6の発明に於ては、請求項4記載の
方法に於て、前記段階a)は、a1)あるバンクに於て
複数のワード線を選択して同時に活性化し、a2)段階
a1)を複数のバンクに対して順次実行し、a3)前記
段階a2)の後にあるバンクに於いて該複数のワード線
を同時に非活性化し、a4)段階a3)を該複数のバン
クに対して順次実行する各段階を含むことを特徴とす
る。
方法に於て、前記段階a)は、a1)あるバンクに於て
複数のワード線を選択して同時に活性化し、a2)段階
a1)を複数のバンクに対して順次実行し、a3)前記
段階a2)の後にあるバンクに於いて該複数のワード線
を同時に非活性化し、a4)段階a3)を該複数のバン
クに対して順次実行する各段階を含むことを特徴とす
る。
【0020】上記発明に於ては、複数のバンクに対して
ワード線活性化及びワード線非活性化をバンクインター
リーブさせて実行するので、セル欠陥を検出する試験に
要する時間を更に短縮することが出来る。請求項7の発
明に於ては、ワード線多重選択機能を有した半導体記憶
装置のメモリセル欠陥をテスターに試験させるプログラ
ムを記録した機械読み取り可能な記憶媒体に於て、該プ
ログラムは、複数のワード線を選択して同時に活性化す
る活性化プログラムコード手段と、該複数のワード線の
周囲のワード線のメモリセルに於いてデータが変化した
か否かを判定する判定プログラムコード手段を含むこと
を特徴とする。
ワード線活性化及びワード線非活性化をバンクインター
リーブさせて実行するので、セル欠陥を検出する試験に
要する時間を更に短縮することが出来る。請求項7の発
明に於ては、ワード線多重選択機能を有した半導体記憶
装置のメモリセル欠陥をテスターに試験させるプログラ
ムを記録した機械読み取り可能な記憶媒体に於て、該プ
ログラムは、複数のワード線を選択して同時に活性化す
る活性化プログラムコード手段と、該複数のワード線の
周囲のワード線のメモリセルに於いてデータが変化した
か否かを判定する判定プログラムコード手段を含むこと
を特徴とする。
【0021】上記発明に於ては、あるワード線を活性化
してその周囲のワード線のメモリセルのデータが影響を
受けるか否かを判断する際に、半導体記憶装置のワード
線多重選択機能を利用して複数のワード線を同時に活性
化するので、欠陥セル検出試験に要する時間を大幅に短
縮することが出来る。請求項8の発明に於ては、請求項
7記載の記憶媒体に於て、前記判定プログラムコード手
段は、前記複数のワード線が同時に活性化される前に前
記周囲のワード線のメモリセルに対して所定のデータを
書き込むプログラムコード手段と、該複数のワード線が
同時に活性化された後に該周囲のワード線のメモリセル
からデータを読み出すプログラムコード手段と、書き込
んだデータと読み出したデータが一致するか否かを判定
するプログラムコード手段を含むことを特徴とする。
してその周囲のワード線のメモリセルのデータが影響を
受けるか否かを判断する際に、半導体記憶装置のワード
線多重選択機能を利用して複数のワード線を同時に活性
化するので、欠陥セル検出試験に要する時間を大幅に短
縮することが出来る。請求項8の発明に於ては、請求項
7記載の記憶媒体に於て、前記判定プログラムコード手
段は、前記複数のワード線が同時に活性化される前に前
記周囲のワード線のメモリセルに対して所定のデータを
書き込むプログラムコード手段と、該複数のワード線が
同時に活性化された後に該周囲のワード線のメモリセル
からデータを読み出すプログラムコード手段と、書き込
んだデータと読み出したデータが一致するか否かを判定
するプログラムコード手段を含むことを特徴とする。
【0022】上記発明に於ては、同時に選択活性化され
るワード線の周囲のワード線のメモリセルに予めデータ
を書き込んでおき、ワード線を同時活性化した後に、メ
モリセルからデータを読み出して、同時活性化の前後で
データ変化があったか否かを容易に判定することが出来
る。請求項9の発明に於ては、請求項7記載の記憶媒体
に於て、前記活性化プログラムコード手段は、複数行の
メモリセルブロックを選択するプログラムコード手段
と、該複数行のメモリセルブロックの各々に対して一本
のワード線を選択して同時に活性化するプログラムコー
ド手段を含むことを特徴とする。
るワード線の周囲のワード線のメモリセルに予めデータ
を書き込んでおき、ワード線を同時活性化した後に、メ
モリセルからデータを読み出して、同時活性化の前後で
データ変化があったか否かを容易に判定することが出来
る。請求項9の発明に於ては、請求項7記載の記憶媒体
に於て、前記活性化プログラムコード手段は、複数行の
メモリセルブロックを選択するプログラムコード手段
と、該複数行のメモリセルブロックの各々に対して一本
のワード線を選択して同時に活性化するプログラムコー
ド手段を含むことを特徴とする。
【0023】上記発明に於ては、複数行のメモリセルブ
ロックの各行に於いて一本のワード線を選択して同時に
活性化するので、欠陥セル検出のための試験時間を大幅
に短縮することが出来ると共に、同時活性化する複数の
ワード線の各々に対して逐一アドレスを指定する必要が
なく、容易にワード線の同時活性化を実行することが可
能である。
ロックの各行に於いて一本のワード線を選択して同時に
活性化するので、欠陥セル検出のための試験時間を大幅
に短縮することが出来ると共に、同時活性化する複数の
ワード線の各々に対して逐一アドレスを指定する必要が
なく、容易にワード線の同時活性化を実行することが可
能である。
【0024】請求項10の発明に於ては、請求項7記載
の記憶媒体に於て、前記活性化プログラムコード手段
は、前記複数のワード線を選択して該複数のワード線の
同時活性化及び同時非活性化を繰り返すことを特徴とす
る。上記発明に於ては、ワード線の連続活性化時間に制
限がある場合であっても、ワード線の活性化及び非活性
化を繰り返すことで、ワード線が活性化されている時間
を累積的に長くすることが出来る。
の記憶媒体に於て、前記活性化プログラムコード手段
は、前記複数のワード線を選択して該複数のワード線の
同時活性化及び同時非活性化を繰り返すことを特徴とす
る。上記発明に於ては、ワード線の連続活性化時間に制
限がある場合であっても、ワード線の活性化及び非活性
化を繰り返すことで、ワード線が活性化されている時間
を累積的に長くすることが出来る。
【0025】請求項11の発明に於ては、請求項7又は
10記載の記憶媒体に於て、前記活性化プログラムコー
ド手段は、メモリセルに対するリフレッシュ周期に略等
しい時間間隔だけ前記同時活性化及び同時非活性化を繰
り返すことを特徴とする。上記発明に於ては、ワード線
の連続活性化時間或いは活性化・非活性化を繰り返す時
間は、リフレッシュ周期に略等しい時間間隔だけ実行さ
れる。リフレッシュ周期に等しい時間が経過してもセル
の不良動作が検出されなければ、通常の動作上何等問題
がないので、必要最低限の時間だけをかけて試験を実行
することが可能になる。
10記載の記憶媒体に於て、前記活性化プログラムコー
ド手段は、メモリセルに対するリフレッシュ周期に略等
しい時間間隔だけ前記同時活性化及び同時非活性化を繰
り返すことを特徴とする。上記発明に於ては、ワード線
の連続活性化時間或いは活性化・非活性化を繰り返す時
間は、リフレッシュ周期に略等しい時間間隔だけ実行さ
れる。リフレッシュ周期に等しい時間が経過してもセル
の不良動作が検出されなければ、通常の動作上何等問題
がないので、必要最低限の時間だけをかけて試験を実行
することが可能になる。
【0026】請求項12の発明に於ては、請求項10記
載の記憶媒体に於て、前記活性化プログラムコード手段
は、あるバンクに於て複数のワード線を選択して同時に
活性化する動作を複数のバンクに対して順次実行する第
1のプログラムコード手段と、該第1のプログラムコー
ド手段が実行された後に、あるバンクに於いて該複数の
ワード線を同時に非活性化する動作を該複数のバンクに
対して順次実行するプログラムコード手段を含むことを
特徴とする。
載の記憶媒体に於て、前記活性化プログラムコード手段
は、あるバンクに於て複数のワード線を選択して同時に
活性化する動作を複数のバンクに対して順次実行する第
1のプログラムコード手段と、該第1のプログラムコー
ド手段が実行された後に、あるバンクに於いて該複数の
ワード線を同時に非活性化する動作を該複数のバンクに
対して順次実行するプログラムコード手段を含むことを
特徴とする。
【0027】上記発明に於ては、複数のバンクに対して
ワード線活性化及びワード線非活性化をバンクインター
リーブさせて実行するので、セル欠陥を検出する試験に
要する時間を更に短縮することが出来る。
ワード線活性化及びワード線非活性化をバンクインター
リーブさせて実行するので、セル欠陥を検出する試験に
要する時間を更に短縮することが出来る。
【0028】
【発明の実施の形態】以下に、本発明の実施例を添付の
図面を用いて詳細に説明する。図1は、本発明による欠
陥セルを検出する試験方法を実行するシステムの構成図
である。図1のシステムは、テスター本体10、テスト
ヘッド11、コンピュータ12、記憶装置13、及びモ
デム14を含む。テスター本体10は、プロセッサ、R
AM、ROM等を含む処理装置であり、入出力端子を備
えたテストヘッド11に装着された半導体記憶装置MD
に対するテストを実行する。テスター本体10の動作
は、パーソナルコンピュータ或いはワークステーション
等のコンピュータ12によって制御される。
図面を用いて詳細に説明する。図1は、本発明による欠
陥セルを検出する試験方法を実行するシステムの構成図
である。図1のシステムは、テスター本体10、テスト
ヘッド11、コンピュータ12、記憶装置13、及びモ
デム14を含む。テスター本体10は、プロセッサ、R
AM、ROM等を含む処理装置であり、入出力端子を備
えたテストヘッド11に装着された半導体記憶装置MD
に対するテストを実行する。テスター本体10の動作
は、パーソナルコンピュータ或いはワークステーション
等のコンピュータ12によって制御される。
【0029】コンピュータ12は、記憶装置13或いは
モデム14から、本発明による欠陥セル検出用の試験方
法のプログラムを受け取る。即ち記憶装置13は、本発
明による試験方法を記録したフロッピーディスクやCD
−ROM等の記録媒体MMから、欠陥セル検出用の試験
方法のプログラムを読み取ってコンピュータ12に供給
する。モデム14は、本発明による試験方法を記録した
外部記録媒体に通信回線CLを介してアクセスして、欠
陥セル検出用の試験方法のプログラムをコンピュータ1
2に供給する。
モデム14から、本発明による欠陥セル検出用の試験方
法のプログラムを受け取る。即ち記憶装置13は、本発
明による試験方法を記録したフロッピーディスクやCD
−ROM等の記録媒体MMから、欠陥セル検出用の試験
方法のプログラムを読み取ってコンピュータ12に供給
する。モデム14は、本発明による試験方法を記録した
外部記録媒体に通信回線CLを介してアクセスして、欠
陥セル検出用の試験方法のプログラムをコンピュータ1
2に供給する。
【0030】コンピュータ12及びテスター本体10
は、欠陥セル検出用の試験方法のプログラムに基づい
て、半導体記憶装置MDに不良動作を行う欠陥セルが有
るか否かを試験する。図1のシステムの構成そのものは
従来技術の範囲内であり、その詳細な説明は省略する。
但し本発明の欠陥セル検出用の試験方法に於ては、測定
対象とする半導体記憶装置MDに、複数のワード線を同
時に活性化する多重ワード線活性化機能が設けられる。
は、欠陥セル検出用の試験方法のプログラムに基づい
て、半導体記憶装置MDに不良動作を行う欠陥セルが有
るか否かを試験する。図1のシステムの構成そのものは
従来技術の範囲内であり、その詳細な説明は省略する。
但し本発明の欠陥セル検出用の試験方法に於ては、測定
対象とする半導体記憶装置MDに、複数のワード線を同
時に活性化する多重ワード線活性化機能が設けられる。
【0031】図2は、半導体記憶装置MDの構成を示す
ブロック図である。図2の半導体記憶装置MDは、クロ
ックバッファ101、コマンドデコーダ102、アドレ
スバッファ103、I/Oデータバッファ104、制御
信号ラッチ105、モードレジスタ106、コラムアド
レスカウンタ107、バンク108、テストモード判定
回路109、テストモードデコーダ110、及びワード
線多重選択ユニット111を含む。バンク108は、コ
ラムデコーダ121、ワードデコーダ122、センスア
ンプ・データ入出力ゲート123、及びメモリセルアレ
イ124を含む。
ブロック図である。図2の半導体記憶装置MDは、クロ
ックバッファ101、コマンドデコーダ102、アドレ
スバッファ103、I/Oデータバッファ104、制御
信号ラッチ105、モードレジスタ106、コラムアド
レスカウンタ107、バンク108、テストモード判定
回路109、テストモードデコーダ110、及びワード
線多重選択ユニット111を含む。バンク108は、コ
ラムデコーダ121、ワードデコーダ122、センスア
ンプ・データ入出力ゲート123、及びメモリセルアレ
イ124を含む。
【0032】クロックバッファ101は、クロック信号
CLKを受け取り、同期信号としてコマンドデコーダ1
02、アドレスバッファ103、及びI/Oデータバッ
ファ104に供給する。また更にクロックバッファ10
1は、動作制御のための同期信号を内部回路に供給す
る。コマンドデコーダ102は、コントロール信号/C
S(chip select )、/RAS(row address strob
e)、/CAS(column address strobe )、及び/W
E(write enable)を受け取りデコードする。コマンド
デコーダ102は、コントロール信号のデコード結果
を、制御信号ラッチ105及びモードレジスタ106に
供給する。制御信号ラッチ105は、コマンドデコーダ
102からのデコード結果をラッチして、このラッチさ
れた内容に基づいてバンク108が制御される。
CLKを受け取り、同期信号としてコマンドデコーダ1
02、アドレスバッファ103、及びI/Oデータバッ
ファ104に供給する。また更にクロックバッファ10
1は、動作制御のための同期信号を内部回路に供給す
る。コマンドデコーダ102は、コントロール信号/C
S(chip select )、/RAS(row address strob
e)、/CAS(column address strobe )、及び/W
E(write enable)を受け取りデコードする。コマンド
デコーダ102は、コントロール信号のデコード結果
を、制御信号ラッチ105及びモードレジスタ106に
供給する。制御信号ラッチ105は、コマンドデコーダ
102からのデコード結果をラッチして、このラッチさ
れた内容に基づいてバンク108が制御される。
【0033】アドレスバッファ103は、アドレス信号
A0乃至A12及びBA0及びBA1を受け取り、モー
ドレジスタ106、コラムアドレスカウンタ107、及
びバンク108にアドレスデータを供給する。図に示さ
れるようにバンク108は、例えば4つ設けられてお
り、バンクアドレスBA0及びBA1によって一つのバ
ンクが選択される。
A0乃至A12及びBA0及びBA1を受け取り、モー
ドレジスタ106、コラムアドレスカウンタ107、及
びバンク108にアドレスデータを供給する。図に示さ
れるようにバンク108は、例えば4つ設けられてお
り、バンクアドレスBA0及びBA1によって一つのバ
ンクが選択される。
【0034】モードレジスタ106は、一般にCASレ
イテンシやバースト長等のパラメータを格納するレジス
タであり、レジスタに対する書き込み指令はコントロー
ル信号でなされ、書き込み内容はアドレスデータで指定
される。コラムアドレスカウンタ107は、同一のロー
アドレス上の連続したコラムアドレスにアクセスする場
合に、連続したコラムアドレスを順次生成し、バンク1
08に供給する。
イテンシやバースト長等のパラメータを格納するレジス
タであり、レジスタに対する書き込み指令はコントロー
ル信号でなされ、書き込み内容はアドレスデータで指定
される。コラムアドレスカウンタ107は、同一のロー
アドレス上の連続したコラムアドレスにアクセスする場
合に、連続したコラムアドレスを順次生成し、バンク1
08に供給する。
【0035】バンク108に於て、ワードデコーダ12
2は、供給されたローアドレスで指定されるメモリセル
のデータをメモリセルアレイ124から読み出し、セン
スアンプ・データ入出力ゲート123のセンスアンプに
取り込む。コラムデコーダ121は、センスアンプ・デ
ータ入出力ゲート123のデータ入出力ゲートを開くこ
とによって、供給されたコラムアドレスに対応するセン
スアンプのデータをI/Oデータバッファ104に供給
する。データ書き込みの場合は、上記動作とは逆の動作
が行われる。
2は、供給されたローアドレスで指定されるメモリセル
のデータをメモリセルアレイ124から読み出し、セン
スアンプ・データ入出力ゲート123のセンスアンプに
取り込む。コラムデコーダ121は、センスアンプ・デ
ータ入出力ゲート123のデータ入出力ゲートを開くこ
とによって、供給されたコラムアドレスに対応するセン
スアンプのデータをI/Oデータバッファ104に供給
する。データ書き込みの場合は、上記動作とは逆の動作
が行われる。
【0036】I/Oデータバッファ104は、データ信
号DQ0乃至DQ31を入出力するためのバッファであ
る。テストモード判定回路109は、コマンドデコーダ
102からのデコード結果と、アドレスバッファ103
からのアドレス信号と、信号/CKEとを受け取り、テ
スト動作モードであるか通常動作モードであるかを判定
する。具体的には例えば、コントロール信号/RAS、
/CAS、/WE、及び/CSが全てLOWであり、か
つ信号/CKEとしてスーパーハイ即ち動作電圧VCC
よりも高い電圧が与えられたときに、テスト動作モード
であると判定する。
号DQ0乃至DQ31を入出力するためのバッファであ
る。テストモード判定回路109は、コマンドデコーダ
102からのデコード結果と、アドレスバッファ103
からのアドレス信号と、信号/CKEとを受け取り、テ
スト動作モードであるか通常動作モードであるかを判定
する。具体的には例えば、コントロール信号/RAS、
/CAS、/WE、及び/CSが全てLOWであり、か
つ信号/CKEとしてスーパーハイ即ち動作電圧VCC
よりも高い電圧が与えられたときに、テスト動作モード
であると判定する。
【0037】テストモードデコーダ110は、テストモ
ード判定回路109がテスト動作モードであると判定す
るときに、アドレスバッファ103からのアドレス信号
をデコードする。ここでアドレス信号のビットパターン
によって、テスト動作のテスト内容を指定することが出
来る。テストモードデコーダ110は、デコード結果を
制御信号として、ワード線多重選択ユニット111等の
テストユニットに供給する。このようにして、アドレス
信号によってテストの内容を指定し、それに応じて例え
ば、ワード線多重選択ユニット111を用いてワード線
多重選択によるテスト動作を制御することが出来る。ワ
ード線多重選択ユニット111は、ワード線多重選択テ
ストが指定されると、ワード線多重選択信号WMLTを
出力する(アクティブにする)。
ード判定回路109がテスト動作モードであると判定す
るときに、アドレスバッファ103からのアドレス信号
をデコードする。ここでアドレス信号のビットパターン
によって、テスト動作のテスト内容を指定することが出
来る。テストモードデコーダ110は、デコード結果を
制御信号として、ワード線多重選択ユニット111等の
テストユニットに供給する。このようにして、アドレス
信号によってテストの内容を指定し、それに応じて例え
ば、ワード線多重選択ユニット111を用いてワード線
多重選択によるテスト動作を制御することが出来る。ワ
ード線多重選択ユニット111は、ワード線多重選択テ
ストが指定されると、ワード線多重選択信号WMLTを
出力する(アクティブにする)。
【0038】図3(A)及び図3(B)は、ワード線を
多重選択する機構を説明するための図である。図3
(A)は、図2のワードデコーダ122に於て、アドレ
スバッファ103から供給されたアドレスデータをラッ
チするラッチ回路を示す。図3(B)は、ワードデコー
ダ122とセルアレイブロック138の関係を示す。図
2のメモリセルアレイ124は図3(B)に示されるよ
うに縦横に複数のセルアレイブロック138に分割さ
れ、ワードデコーダ122が、アドレスデータに基づい
て一行のセルアレイブロック138を選択し、更に選択
されたセルアレイブロック138に対して一本のワード
線を選択活性化する。
多重選択する機構を説明するための図である。図3
(A)は、図2のワードデコーダ122に於て、アドレ
スバッファ103から供給されたアドレスデータをラッ
チするラッチ回路を示す。図3(B)は、ワードデコー
ダ122とセルアレイブロック138の関係を示す。図
2のメモリセルアレイ124は図3(B)に示されるよ
うに縦横に複数のセルアレイブロック138に分割さ
れ、ワードデコーダ122が、アドレスデータに基づい
て一行のセルアレイブロック138を選択し、更に選択
されたセルアレイブロック138に対して一本のワード
線を選択活性化する。
【0039】図3(A)に示されるのは、アドレスデー
タA0乃至A12のうちで、一行のセルアレイブロック
138を選択するためのアドレスデータA8乃至A12
をラッチする回路である。残りのアドレスデータA0乃
至A7は、選択されたセルアレイブロック138に対し
て、ワード線を一本選択するために用いられる。ラッチ
131は、アドレスデータA12をラッチして、アドレ
スデータA12と論理が反転した信号RA12zと、デ
ータA12と同論理の信号RA12xを出力する。ラッ
チ132についても、ラッチ131と動作は同様であ
る。
タA0乃至A12のうちで、一行のセルアレイブロック
138を選択するためのアドレスデータA8乃至A12
をラッチする回路である。残りのアドレスデータA0乃
至A7は、選択されたセルアレイブロック138に対し
て、ワード線を一本選択するために用いられる。ラッチ
131は、アドレスデータA12をラッチして、アドレ
スデータA12と論理が反転した信号RA12zと、デ
ータA12と同論理の信号RA12xを出力する。ラッ
チ132についても、ラッチ131と動作は同様であ
る。
【0040】ラッチ133は、アドレスデータA10を
ラッチする。図2のワード線多重選択ユニット111か
ら供給されるワード線多重選択信号WMLTがアクティ
ブの時、出力信号RA10z及びRA10xを共にHI
GHにする。ワード線多重選択信号MWLTがアクティ
ブでない時には、ラッチ131及び132と同様に、ア
ドレスデータA10と論理が反転した信号RA10z
と、データA10と同論理の信号RA10xを出力す
る。ラッチ134及び135についても、ラッチ133
と動作は同様である。
ラッチする。図2のワード線多重選択ユニット111か
ら供給されるワード線多重選択信号WMLTがアクティ
ブの時、出力信号RA10z及びRA10xを共にHI
GHにする。ワード線多重選択信号MWLTがアクティ
ブでない時には、ラッチ131及び132と同様に、ア
ドレスデータA10と論理が反転した信号RA10z
と、データA10と同論理の信号RA10xを出力す
る。ラッチ134及び135についても、ラッチ133
と動作は同様である。
【0041】ワード線多重選択信号MWLTがイナクテ
ィブの場合、ワードデコーダ122は、ラッチ131乃
至135からの出力信号をデコードして、一行のセルア
レイブロック138を選択する。即ち、図3(B)の縦
32行のセルアレイブロック138のうちで、信号A8
乃至A12の5ビットが示す一行のセルアレイブロック
を選択する。セルアレイブロックを選択するデコーダ部
に於いては、例えば、(A12,A11,A10,A
9,A8)が(0,0,1,0,1)に対応するセルブ
ロックを選択する為には、(RA12z,RA11z,
RA10x,RA9z,RA8x)のAND論理が用い
られる。
ィブの場合、ワードデコーダ122は、ラッチ131乃
至135からの出力信号をデコードして、一行のセルア
レイブロック138を選択する。即ち、図3(B)の縦
32行のセルアレイブロック138のうちで、信号A8
乃至A12の5ビットが示す一行のセルアレイブロック
を選択する。セルアレイブロックを選択するデコーダ部
に於いては、例えば、(A12,A11,A10,A
9,A8)が(0,0,1,0,1)に対応するセルブ
ロックを選択する為には、(RA12z,RA11z,
RA10x,RA9z,RA8x)のAND論理が用い
られる。
【0042】ワード線多重選択信号MWLTがアクティ
ブの場合には、RA8z乃至RA10zとRA8x乃至
RA10xが全てHIGHになるので、図3(B)に示
すように8行のセルアレイブロック138が同時に選択
される。これによって、8行のセルアレイブロック13
8の全てに対して、一本ずつワード線を選択活性化する
ことが出来る。
ブの場合には、RA8z乃至RA10zとRA8x乃至
RA10xが全てHIGHになるので、図3(B)に示
すように8行のセルアレイブロック138が同時に選択
される。これによって、8行のセルアレイブロック13
8の全てに対して、一本ずつワード線を選択活性化する
ことが出来る。
【0043】図2及び図3に示される半導体記憶装置M
Dに対して、図1に示されるシステムを用いて、セル欠
陥を検出する試験を実行する。図4は、本発明によるセ
ル欠陥を検出する試験方法を示すフローチャートであ
る。また図5は、本発明の試験方法を説明するための図
である。ステップS1に於て、試験を行うアドレスを初
期値に設定する。
Dに対して、図1に示されるシステムを用いて、セル欠
陥を検出する試験を実行する。図4は、本発明によるセ
ル欠陥を検出する試験方法を示すフローチャートであ
る。また図5は、本発明の試験方法を説明するための図
である。ステップS1に於て、試験を行うアドレスを初
期値に設定する。
【0044】ステップS2に於て、指定アドレスに対応
するワード線を中心としてワード線7本を1セットと
し、上位3本に対応する全てのセルに”1”を書き込
み、中央のワード線に対応する全てのセルに”0”を書
き込み、下位3本に対応する全てのセルに”1”を書き
込む。この中央のワード線を、図4ではディスターブW
Lと称する。
するワード線を中心としてワード線7本を1セットと
し、上位3本に対応する全てのセルに”1”を書き込
み、中央のワード線に対応する全てのセルに”0”を書
き込み、下位3本に対応する全てのセルに”1”を書き
込む。この中央のワード線を、図4ではディスターブW
Lと称する。
【0045】ステップS3に於て、次の行のセルアレイ
ブロックに移動してステップS2を実行する。これを繰
り返し、合計8行のセルアレイブロックに対して、ステ
ップS2を実行する。ステップS4に於て、半導体記憶
装置をテストモードに設定する。図2の半導体記憶装置
に於て、通常動作モードではワード線を一本しか活性化
できないが、テストモードに於いては複数のワード線を
同時に活性化出来る。即ちここでは、ワード線多重選択
を指定して、ワード線多重選択信号WMLTをアクティ
ブにする。
ブロックに移動してステップS2を実行する。これを繰
り返し、合計8行のセルアレイブロックに対して、ステ
ップS2を実行する。ステップS4に於て、半導体記憶
装置をテストモードに設定する。図2の半導体記憶装置
に於て、通常動作モードではワード線を一本しか活性化
できないが、テストモードに於いては複数のワード線を
同時に活性化出来る。即ちここでは、ワード線多重選択
を指定して、ワード線多重選択信号WMLTをアクティ
ブにする。
【0046】ステップS5に於て、選択された全ての行
(この例では8行)のセルアレイブロックに於いて、上
記ステップS2の7本のセットの中央のワード線を選択
活性化する。図5に示されるように、この状態に於いて
は、8行のセルアレイブロック138が選択され、選択
された各行のセルアレイブロック138に於いて、例え
ば7本のワード線WL1乃至WL7の中央のワード線W
L4が選択活性化される。即ち、選択された8行のセル
アレイブロック138に於て、合計8本のワード線WL
4が同時に選択活性化される。なお図5に於いて、13
9はセルアレイブロック138のセル(図示せず)から
読み出すデータ或いはセルに書き込むデータを格納する
センスアンプ列である。
(この例では8行)のセルアレイブロックに於いて、上
記ステップS2の7本のセットの中央のワード線を選択
活性化する。図5に示されるように、この状態に於いて
は、8行のセルアレイブロック138が選択され、選択
された各行のセルアレイブロック138に於いて、例え
ば7本のワード線WL1乃至WL7の中央のワード線W
L4が選択活性化される。即ち、選択された8行のセル
アレイブロック138に於て、合計8本のワード線WL
4が同時に選択活性化される。なお図5に於いて、13
9はセルアレイブロック138のセル(図示せず)から
読み出すデータ或いはセルに書き込むデータを格納する
センスアンプ列である。
【0047】ステップS6に於て、選択された全ての行
のセルアレイブロックに於いて、中央のワード線を非活
性化する。ステップS7に於て、セルに対するリフレッ
シュ動作の間隔であるtREF時間経過したか否かを判
定する。例えばリフレッシュ時間tREFは、65.6
msである。ここでtREF時間経過したことを調べる
のは、リフレッシュ時間tREFが経過しても不良動作
によるデータ変化が起こらなければ、それ以上の長時間
に対する動作を試験しなくても、半導体記憶装置の動作
上問題がないと判断できるからである。またステップS
5及びS6に於て、中央のワード線の選択活性化・非活
性化を繰り返すのは、一般にワード線の活性化状態を持
続できる時間が限られているためであり、仮にワード線
を持続的に活性化できるのであればそれでかまわない。
のセルアレイブロックに於いて、中央のワード線を非活
性化する。ステップS7に於て、セルに対するリフレッ
シュ動作の間隔であるtREF時間経過したか否かを判
定する。例えばリフレッシュ時間tREFは、65.6
msである。ここでtREF時間経過したことを調べる
のは、リフレッシュ時間tREFが経過しても不良動作
によるデータ変化が起こらなければ、それ以上の長時間
に対する動作を試験しなくても、半導体記憶装置の動作
上問題がないと判断できるからである。またステップS
5及びS6に於て、中央のワード線の選択活性化・非活
性化を繰り返すのは、一般にワード線の活性化状態を持
続できる時間が限られているためであり、仮にワード線
を持続的に活性化できるのであればそれでかまわない。
【0048】ステップS8に於て、テストモードを解除
する。即ち、ワード線多重選択が可能な状態から、一本
のワード線のみを選択可能な状態へ移行する。ステップ
S9に於て、7本のワード線の全てのセルをリードす
る。ステップS10に於て、次の行のセルアレイブロッ
クに移動し、ステップS9を実行する。これを繰り返し
て、合計8行のセルアレイブロックに対してステップS
9を実行する。
する。即ち、ワード線多重選択が可能な状態から、一本
のワード線のみを選択可能な状態へ移行する。ステップ
S9に於て、7本のワード線の全てのセルをリードす
る。ステップS10に於て、次の行のセルアレイブロッ
クに移動し、ステップS9を実行する。これを繰り返し
て、合計8行のセルアレイブロックに対してステップS
9を実行する。
【0049】ステップS11に於て、読み出されたデー
タが最初に書き込んだデータと一致するか否かを判定す
る。一致しない場合にはステップS12に進み、データ
不一致をもたらしたセルを欠陥セルと判断して製品をリ
ジェクトする。全てのデータが一致する場合には、ステ
ップS13に進む。ステップS13に於て、活性化する
中央のワード線を一本進める。即ち、図5の例に於いて
は、ワード線WL5が次の中央のワード線となる。
タが最初に書き込んだデータと一致するか否かを判定す
る。一致しない場合にはステップS12に進み、データ
不一致をもたらしたセルを欠陥セルと判断して製品をリ
ジェクトする。全てのデータが一致する場合には、ステ
ップS13に進む。ステップS13に於て、活性化する
中央のワード線を一本進める。即ち、図5の例に於いて
は、ワード線WL5が次の中央のワード線となる。
【0050】ステップS14に於て、選択されたセルア
レイブロックに於いて、全てのワード線に対して試験を
実行したかを判断する。YESの場合はステップS15
に進み、NOの場合はステップS2に戻る。ステップS
15に於て、選択されるセルアレイブロックを8行進め
る。ステップS16に於て、全てのセルアレイブロック
の行に対して試験が行われたかを判定する。YESの場
合はステップS17に進み、NOの場合はステップS2
に戻る。
レイブロックに於いて、全てのワード線に対して試験を
実行したかを判断する。YESの場合はステップS15
に進み、NOの場合はステップS2に戻る。ステップS
15に於て、選択されるセルアレイブロックを8行進め
る。ステップS16に於て、全てのセルアレイブロック
の行に対して試験が行われたかを判定する。YESの場
合はステップS17に進み、NOの場合はステップS2
に戻る。
【0051】ステップS17に於て、製品を良品と判断
する。以上で処理を終了する。このように周囲のセルに
影響がでるか否かを確認するためにワード線の活性化・
非活性化を繰り返す処理を、多重ワード線選択機能を利
用して複数行(例えば8行)のセルアレイブロックに対
して同時に実行することで、メモリセル欠陥を検出する
試験を約1/8の時間で実行することが可能になる。
する。以上で処理を終了する。このように周囲のセルに
影響がでるか否かを確認するためにワード線の活性化・
非活性化を繰り返す処理を、多重ワード線選択機能を利
用して複数行(例えば8行)のセルアレイブロックに対
して同時に実行することで、メモリセル欠陥を検出する
試験を約1/8の時間で実行することが可能になる。
【0052】この試験時間を更に削減することが、以下
に説明するようにバンクインターリーブ動作を用いるこ
とで可能になる。図2の半導体記憶装置MDに於いて、
ワード線を立ち上げてメモリセルアレイ124のメモリ
セルからのデータをセンスアンプ・データ入出力ゲート
123のセンスアンプ列に読み込むためにコマンドAC
Tを入力し、センスアンプ列のデータをセンスアンプ・
データ入出力ゲート123のデータ入出力ゲートを介し
てI/Oデータバッファ104に読み出すためにコマン
ドREADを入力するとする。またデータ読み出し後
に、ビット線をプリチャージすると共にワード線を非活
性化するためにコマンドPREを入力するとする。
に説明するようにバンクインターリーブ動作を用いるこ
とで可能になる。図2の半導体記憶装置MDに於いて、
ワード線を立ち上げてメモリセルアレイ124のメモリ
セルからのデータをセンスアンプ・データ入出力ゲート
123のセンスアンプ列に読み込むためにコマンドAC
Tを入力し、センスアンプ列のデータをセンスアンプ・
データ入出力ゲート123のデータ入出力ゲートを介し
てI/Oデータバッファ104に読み出すためにコマン
ドREADを入力するとする。またデータ読み出し後
に、ビット線をプリチャージすると共にワード線を非活
性化するためにコマンドPREを入力するとする。
【0053】この場合、図4のステップS5に於いて
は、コマンドACTを入力して、対応したローアドレス
を指定することで、中央のワード線を選択活性化するこ
とになる。またステップS6に於いては、コマンドPR
Eを入力して、ワード線を非活性化することになる。図
6(A)は、バンクインターリーブを行わない場合にワ
ード線活性化・非活性化をするコマンド入力を示し、図
6(B)は、バンクインターリーブを行う場合にワード
線活性化・非活性化をするコマンド入力を示す。
は、コマンドACTを入力して、対応したローアドレス
を指定することで、中央のワード線を選択活性化するこ
とになる。またステップS6に於いては、コマンドPR
Eを入力して、ワード線を非活性化することになる。図
6(A)は、バンクインターリーブを行わない場合にワ
ード線活性化・非活性化をするコマンド入力を示し、図
6(B)は、バンクインターリーブを行う場合にワード
線活性化・非活性化をするコマンド入力を示す。
【0054】図6(A)に於て、まずあるバンク108
(図2参照)を選択して、コマンドACTの入力によっ
て、指定されたワード線を選択活性化する。次にコマン
ドPREを入力して、このワード線を非活性化する。図
6(B)に於いては、まず第1のバンク108を選択
し、コマンドACTの入力によって、指定されたワード
線を選択活性化する。次に第2のバンク108を選択
し、コマンドACTの入力によって、指定されたワード
線を選択活性化する。これを第4のバンク108まで実
行する。
(図2参照)を選択して、コマンドACTの入力によっ
て、指定されたワード線を選択活性化する。次にコマン
ドPREを入力して、このワード線を非活性化する。図
6(B)に於いては、まず第1のバンク108を選択
し、コマンドACTの入力によって、指定されたワード
線を選択活性化する。次に第2のバンク108を選択
し、コマンドACTの入力によって、指定されたワード
線を選択活性化する。これを第4のバンク108まで実
行する。
【0055】4つのバンク108の全てに於いて選択ワ
ード線を活性化したら、第1のバンク108を選択し、
コマンドPREを入力して、選択状態にあるワード線を
非活性化させる。次に第2のバンク108を選択し、コ
マンドPREを入力して、選択状態にあるワード線を非
活性化させる。これを第4のバンク108まで実行す
る。
ード線を活性化したら、第1のバンク108を選択し、
コマンドPREを入力して、選択状態にあるワード線を
非活性化させる。次に第2のバンク108を選択し、コ
マンドPREを入力して、選択状態にあるワード線を非
活性化させる。これを第4のバンク108まで実行す
る。
【0056】このようにバンクインターリーブでワード
線の活性化・非活性化を実行すれば、周囲のセルに影響
がでるか否かを確認するためにワード線の活性化・非活
性化を繰り返す処理を、更に時間短縮することが出来
る。具体的には、この処理時間を、1/バンク数に削減
することが出来る。以上、本発明を実施例に基づいて説
明したが、本発明は上記実施例に限定されることなく、
特許請求の範囲に記載される範囲内で自由に変形・変更
が可能である。
線の活性化・非活性化を実行すれば、周囲のセルに影響
がでるか否かを確認するためにワード線の活性化・非活
性化を繰り返す処理を、更に時間短縮することが出来
る。具体的には、この処理時間を、1/バンク数に削減
することが出来る。以上、本発明を実施例に基づいて説
明したが、本発明は上記実施例に限定されることなく、
特許請求の範囲に記載される範囲内で自由に変形・変更
が可能である。
【0057】
【発明の効果】請求項1及び7の発明に於ては、あるワ
ード線を活性化してその周囲のワード線のメモリセルの
データが影響を受けるか否かを判断する際に、半導体記
憶装置のワード線多重選択機能を利用して複数のワード
線を同時に活性化するので、欠陥セル検出試験に要する
時間を大幅に短縮することが出来る。
ード線を活性化してその周囲のワード線のメモリセルの
データが影響を受けるか否かを判断する際に、半導体記
憶装置のワード線多重選択機能を利用して複数のワード
線を同時に活性化するので、欠陥セル検出試験に要する
時間を大幅に短縮することが出来る。
【0058】請求項2及び8の発明に於ては、同時に選
択活性化されるワード線の周囲のワード線のメモリセル
に予めデータを書き込んでおき、ワード線を同時活性化
した後に、メモリセルからデータを読み出して、同時活
性化の前後でデータ変化があったか否かを容易に判定す
ることが出来る。請求項3及び9の発明に於ては、複数
行のメモリセルブロックの各行に於いて一本のワード線
を選択して同時に活性化するので、欠陥セル検出のため
の試験時間を大幅に短縮することが出来ると共に、同時
活性化する複数のワード線の各々に対して逐一アドレス
を指定する必要がなく、容易にワード線の同時活性化を
実行することが可能である。
択活性化されるワード線の周囲のワード線のメモリセル
に予めデータを書き込んでおき、ワード線を同時活性化
した後に、メモリセルからデータを読み出して、同時活
性化の前後でデータ変化があったか否かを容易に判定す
ることが出来る。請求項3及び9の発明に於ては、複数
行のメモリセルブロックの各行に於いて一本のワード線
を選択して同時に活性化するので、欠陥セル検出のため
の試験時間を大幅に短縮することが出来ると共に、同時
活性化する複数のワード線の各々に対して逐一アドレス
を指定する必要がなく、容易にワード線の同時活性化を
実行することが可能である。
【0059】請求項4及び10の発明に於ては、ワード
線の連続活性化時間に制限がある場合であっても、ワー
ド線の活性化及び非活性化を繰り返すことで、ワード線
が活性化されている時間を累積的に長くすることが出来
る。請求項5及び11の発明に於ては、ワード線の連続
活性化時間或いは活性化・非活性化を繰り返す時間は、
リフレッシュ周期に略等しい時間間隔だけ実行される。
リフレッシュ周期に等しい時間が経過してもセルの不良
動作が検出されなければ、通常の動作上何等問題がない
ので、必要最低限の時間だけをかけて試験を実行するこ
とが可能になる。
線の連続活性化時間に制限がある場合であっても、ワー
ド線の活性化及び非活性化を繰り返すことで、ワード線
が活性化されている時間を累積的に長くすることが出来
る。請求項5及び11の発明に於ては、ワード線の連続
活性化時間或いは活性化・非活性化を繰り返す時間は、
リフレッシュ周期に略等しい時間間隔だけ実行される。
リフレッシュ周期に等しい時間が経過してもセルの不良
動作が検出されなければ、通常の動作上何等問題がない
ので、必要最低限の時間だけをかけて試験を実行するこ
とが可能になる。
【0060】請求項6及び12の発明に於ては、複数の
バンクに対してワード線活性化及びワード線非活性化を
バンクインターリーブさせて実行するので、セル欠陥を
検出する試験に要する時間を更に短縮することが出来
る。
バンクに対してワード線活性化及びワード線非活性化を
バンクインターリーブさせて実行するので、セル欠陥を
検出する試験に要する時間を更に短縮することが出来
る。
【図1】本発明による欠陥セルを検出する試験方法を実
行するシステムの構成図である。
行するシステムの構成図である。
【図2】図1の半導体記憶装置の構成を示すブロック図
である。
である。
【図3】(A)及び(B)は、ワード線を多重選択する
機構を説明するための図である。
機構を説明するための図である。
【図4】本発明によるセル欠陥を検出する試験方法を示
すフローチャートである。
すフローチャートである。
【図5】本発明の試験方法を説明するための図である。
【図6】(A)及び(B)は、ワード線活性化・非活性
化をするコマンド入力を、バンクインターリーブを行わ
ない場合及びバンクインターリーブを行う場合について
示した図である。
化をするコマンド入力を、バンクインターリーブを行わ
ない場合及びバンクインターリーブを行う場合について
示した図である。
【図7】欠陥セルの不良動作を説明するための図であ
る。
る。
【図8】半導体記憶装置に於てセル欠陥を試験する従来
の方法を示すフローチャートである。
の方法を示すフローチャートである。
10 テスター本体 11 テストヘッド 12 コンピュータ 13 記憶装置 14 モデム 101 クロックバッファ 102 コマンドデコーダ 103 アドレスバッファ 104 I/Oデータバッファ 105 制御信号ラッチ 106 モードレジスタ 107 コラムアドレスカウンタ 108 バンク 121 コラムデコーダ 122 ワードデコーダ 123 センスアンプ・データ入出力ゲート 124 メモリセルアレイ 131、132、133、134、135 ラッチ 138 メモリセルブロック 139 センスアンプ列
Claims (12)
- 【請求項1】ワード線多重選択機能を有した半導体記憶
装置のメモリセル欠陥を試験する方法であって、 a)複数のワード線を選択して同時に活性化し、 b)該複数のワード線の周囲のワード線のメモリセルに
於いてデータが変化したか否かを判定する各段階を含む
ことを特徴とする方法。 - 【請求項2】前記段階b)は、 b1)前記複数のワード線が同時に活性化される前に前
記周囲のワード線のメモリセルに対して所定のデータを
書き込み、 b2)該複数のワード線が同時に活性化された後に該周
囲のワード線のメモリセルからデータを読み出し、 b3)書き込んだデータと読み出したデータが一致する
か否かを判定する各段階を含むことを特徴とする請求項
1記載の方法。 - 【請求項3】前記段階a)は、 a1)複数行のメモリセルブロックを選択し、 a2)該複数行のメモリセルブロックの各々に対して一
本のワード線を選択して同時に活性化する各段階を含む
ことを特徴とする請求項1記載の方法。 - 【請求項4】前記段階a)は、前記複数のワード線を選
択して該複数のワード線の同時活性化及び同時非活性化
を繰り返すことを特徴とする請求項1記載の方法。 - 【請求項5】前記段階a)はメモリセルに対するリフレ
ッシュ周期に略等しい時間間隔だけ実行されることを特
徴とする請求項1又は4記載の方法。 - 【請求項6】前記段階a)は、 a1)あるバンクに於て複数のワード線を選択して同時
に活性化し、 a2)段階a1)を複数のバンクに対して順次実行し、 a3)前記段階a2)の後にあるバンクに於いて該複数
のワード線を同時に非活性化し、 a4)段階a3)を該複数のバンクに対して順次実行す
る各段階を含むことを特徴とする請求項4記載の方法。 - 【請求項7】ワード線多重選択機能を有した半導体記憶
装置のメモリセル欠陥をテスターに試験させるプログラ
ムを記録した機械読み取り可能な記憶媒体であって、該
プログラムは、 複数のワード線を選択して同時に活性化する活性化プロ
グラムコード手段と、 該複数のワード線の周囲のワード線のメモリセルに於い
てデータが変化したか否かを判定する判定プログラムコ
ード手段を含むことを特徴とする記憶媒体。 - 【請求項8】前記判定プログラムコード手段は、 前記複数のワード線が同時に活性化される前に前記周囲
のワード線のメモリセルに対して所定のデータを書き込
むプログラムコード手段と、 該複数のワード線が同時に活性化された後に該周囲のワ
ード線のメモリセルからデータを読み出すプログラムコ
ード手段と、 書き込んだデータと読み出したデータが一致するか否か
を判定するプログラムコード手段を含むことを特徴とす
る請求項7記載の記憶媒体。 - 【請求項9】前記活性化プログラムコード手段は、 複数行のメモリセルブロックを選択するプログラムコー
ド手段と、 該複数行のメモリセルブロックの各々に対して一本のワ
ード線を選択して同時に活性化するプログラムコード手
段を含むことを特徴とする請求項7記載の記憶媒体。 - 【請求項10】前記活性化プログラムコード手段は、前
記複数のワード線を選択して該複数のワード線の同時活
性化及び同時非活性化を繰り返すことを特徴とする請求
項7記載の記憶媒体。 - 【請求項11】前記活性化プログラムコード手段は、メ
モリセルに対するリフレッシュ周期に略等しい時間間隔
だけ前記同時活性化及び同時非活性化を繰り返すことを
特徴とする請求項7又は10記載の記憶媒体。 - 【請求項12】前記活性化プログラムコード手段は、 あるバンクに於て複数のワード線を選択して同時に活性
化する動作を複数のバンクに対して順次実行する第1の
プログラムコード手段と、 該第1のプログラムコード手段が実行された後に、ある
バンクに於いて該複数のワード線を同時に非活性化する
動作を該複数のバンクに対して順次実行するプログラム
コード手段を含むことを特徴とする請求項10記載の記
憶媒体。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9203319A JPH1145599A (ja) | 1997-07-29 | 1997-07-29 | 半導体記憶装置のメモリセル試験方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9203319A JPH1145599A (ja) | 1997-07-29 | 1997-07-29 | 半導体記憶装置のメモリセル試験方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1145599A true JPH1145599A (ja) | 1999-02-16 |
Family
ID=16472059
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9203319A Withdrawn JPH1145599A (ja) | 1997-07-29 | 1997-07-29 | 半導体記憶装置のメモリセル試験方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1145599A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7064991B2 (en) | 2003-08-07 | 2006-06-20 | Elpida Memory, Inc. | Semiconductor storage device |
-
1997
- 1997-07-29 JP JP9203319A patent/JPH1145599A/ja not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7064991B2 (en) | 2003-08-07 | 2006-06-20 | Elpida Memory, Inc. | Semiconductor storage device |
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Date | Code | Title | Description |
---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20041005 |