JPH1145599A - 半導体記憶装置のメモリセル試験方法 - Google Patents

Abstract

(57)【要約】 【課題】本発明は、半導体記憶装置に於いて短時間で欠
陥セルを検出する試験方法を提供することを目的とす
る。 【解決手段】ワード線多重選択機能を有した半導体記憶
装置のメモリセル欠陥を試験する方法は、複数のワード
線を選択して同時に活性化し、複数のワード線の周囲の
ワード線のメモリセルに於いてデータが変化したか否か
を判定する各段階を含むことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置の試
験方法に関し、詳しくは半導体記憶装置に於て動作不良
の欠陥セルを検出する試験方法に関する。

【０００２】

【従来の技術】ＤＲＡＭ（dynamic random access memo
ry）やＳＤＲＡＭ（synchronous DRAM）等の半導体記憶
装置は、縦横に配列状に並べられたメモリセルにデータ
を記憶する。このような半導体記憶装置に於ては、製造
元で各セルの動作に関して試験を行い、不良動作を示す
欠陥セルを取り除くか或いは製品を不良としてリジェク
トする必要がある。一般にセルの動作を試験するために
は、データをセルに書き込んで、その後セルからデータ
を読み出して、書き込んだデータと同一のデータが読み
出されたか否かをチェックする。

【０００３】欠陥セルが示す不良動作には幾つか種類が
あるが、ある種の欠陥セルは、そのセル自体へのライト
動作及びリード動作では不良動作を示さないが、そのセ
ルに対するワード線を長時間活性化（選択）すると、周
辺の非欠陥セルのデータが反転されてしまうという不良
動作を示す。図７は、このような欠陥セルの不良動作を
説明するための図である。

【０００４】容量から構成されるセル２０３にデータ”
１”を書き込む場合には、ワード線ＷＬ１を選択活性化
してＨＩＧＨにすると、センスアンプ回路２００に格納
されたデータ”１”が、ビット線ＢＬ１及びトランジス
タ２０１を介してセル２０３に記憶される。セル２０３
にデータ”１”が記憶された状態で、ワード線ＷＬ２を
選択活性化してＨＩＧＨにし、例えばデータ”０”を、
ビット線ＢＬ２及びトランジスタ２０２を介してセル２
０４に記憶させる。セル２０４からデータを読み出すた
めには、ワード線ＷＬ２を選択活性化してＨＩＧＨに
し、トランジスタ２０２及びビット線ＢＬ２を介して、
センスアンプ回路２００にデータを読み出す。

【０００５】このようにセル２０３にデータ”１”が記
憶された状態で、セル２０４に対するデータ書き込み／
読み出しのためにワード線ＷＬ２の活性化及び非活性化
を繰り返し、ワード線ＷＬ２を長時間活性化させると、
セル２０３のデータが”０”に変化してしまう現象があ
る。これはセル２０４のピンホール欠陥のために生じる
と考えられている。

【０００６】図８は、半導体記憶装置に於て上記のよう
なセル欠陥を試験する従来の方法を示すフローチャート
である。ステップＳ１に於て、試験を行うアドレスを初
期値に設定する。ステップＳ２に於て、指定アドレスに
対応するワード線を中心としてワード線７本を１セット
とし、上位３本に対応する全てのセルに”１”を書き込
み、中央のワード線に対応する全てのセルに”０”を書
き込み、下位３本に対応する全てのセルに”１”を書き
込む。この中央のワード線を、図８ではディスターブＷ
Ｌと称する。

【０００７】ステップＳ３に於て、中央のワード線を選
択活性化する。ステップＳ４に於て、中央のワード線を
非活性化する。ステップＳ５に於て、セルに対するリフ
レッシュ動作の間隔であるｔＲＥＦ時間経過したか否か
を判定する。例えばリフレッシュ時間ｔＲＥＦは、６
５．６ｍｓである。ここでｔＲＥＦ時間経過したことを
調べるのは、リフレッシュ時間ｔＲＥＦが経過しても不
良動作によるデータ変化が起こらなければ、それ以上の
長時間に対する動作を試験しなくても、半導体記憶装置
の動作上問題がないと判断できるからである。またステ
ップＳ３及びＳ４に於て、中央のワード線の選択活性化
・非活性化を繰り返すのは、一般にワード線の活性化状
態を持続できる時間が限られているためであり、仮にワ
ード線を持続的に活性化できるのであればそれでかまわ
ない。

【０００８】ステップＳ６に於て、上記７本のワード線
の全てのセルをリードする。ステップＳ７に於て、読み
出されたデータが最初に書き込んだデータと一致するか
否かを判定する。一致しない場合にはステップＳ８に進
み、データ不一致をもたらしたセルを欠陥セルと判断し
て製品をリジェクトする。全てのデータが一致する場合
には、ステップＳ９に進む。

【０００９】ステップＳ９に於て、アドレスを一つ進
め、活性化する中央のワード線を一本進める。ステップ
Ｓ１０に於て、最終ワード線まで試験が終了したか否か
を判定する。ＹＥＳの場合には、ステップＳ１１に於い
て製品を良品と判断する。ＮＯの場合には、ステップＳ
２に戻り、上記処理を繰り返す。

【００１０】

【発明が解決しようとする課題】図８の従来の方法に於
ては、セル欠陥を試験するために、各ワード線に対して
少なくとも６５．６ｍｓの時間がかかることになる。例
えば２５６ＭｂｉｔのＳＤＲＡＭに於てワード線本数が
１バンク辺り８１９２本有り、全部で４つのバンクが設
けられているとすると、４ｘ８１９２ｘ６５．６ｍｓで
３５分４９秒の時間が試験に必要になる。

【００１１】なおここで図８のステップＳ２或いはステ
ップＳ６に要する時間は、一つのセルに対するリード或
いはライト動作が１００ｎｓかかり、各ワード線辺り２
５６個のセルが存在するとすると、１００[ ｎｓ] ｘ２
５６[ 個] ｘ７[ 本] で１７９．２μｓである。リフレ
ッシュ時間ｔＲＥＦが６５．６ｍｓであるのと比較すれ
ば、ステップＳ２或いはＳ６に要する時間は殆ど無視で
きる。

【００１２】このように従来の方法に於ては、中央のワ
ード線を活性化させて周辺セルへの影響を調べるために
必要な時間が長く、試験時間が膨大になるという問題が
あった。従って本発明の目的は、半導体記憶装置に於い
て短時間で欠陥セルを検出する試験方法を提供すること
である。

【００１３】

【課題を解決するための手段】請求項１の発明に於て
は、ワード線多重選択機能を有した半導体記憶装置のメ
モリセル欠陥を試験する方法は、ａ）複数のワード線を
選択して同時に活性化し、ｂ）該複数のワード線の周囲
のワード線のメモリセルに於いてデータが変化したか否
かを判定する各段階を含むことを特徴とする。

【００１４】上記発明に於ては、あるワード線を活性化
してその周囲のワード線のメモリセルのデータが影響を
受けるか否かを判断する際に、半導体記憶装置のワード
線多重選択機能を利用して複数のワード線を同時に活性
化するので、欠陥セル検出試験に要する時間を大幅に短
縮することが出来る。請求項２の発明に於ては、請求項
１記載の方法に於て、前記段階ｂ）は、ｂ１）前記複数
のワード線が同時に活性化される前に前記周囲のワード
線のメモリセルに対して所定のデータを書き込み、ｂ
２）該複数のワード線が同時に活性化された後に該周囲
のワード線のメモリセルからデータを読み出し、ｂ３）
書き込んだデータと読み出したデータが一致するか否か
を判定する各段階を含むことを特徴とする。

【００１５】上記発明に於ては、同時に選択活性化され
るワード線の周囲のワード線のメモリセルに予めデータ
を書き込んでおき、ワード線を同時活性化した後に、メ
モリセルからデータを読み出して、同時活性化の前後で
データ変化があったか否かを容易に判定することが出来
る。請求項３の発明に於ては、請求項１記載の方法に於
て、前記段階ａ）は、ａ１）複数行のメモリセルブロッ
クを選択し、ａ２）該複数行のメモリセルブロックの各
々に対して一本のワード線を選択して同時に活性化する
各段階を含むことを特徴とする。

【００１６】上記発明に於ては、複数行のメモリセルブ
ロックの各行に於いて一本のワード線を選択して同時に
活性化するので、欠陥セル検出のための試験時間を大幅
に短縮することが出来ると共に、同時活性化する複数の
ワード線の各々に対して逐一アドレスを指定する必要が
なく、容易にワード線の同時活性化を実行することが可
能である。

【００１７】請求項４の発明に於ては、請求項１記載の
方法に於て、前記段階ａ）は、前記複数のワード線を選
択して該複数のワード線の同時活性化及び同時非活性化
を繰り返すことを特徴とする。上記発明に於ては、ワー
ド線の連続活性化時間に制限がある場合であっても、ワ
ード線の活性化及び非活性化を繰り返すことで、ワード
線が活性化されている時間を累積的に長くすることが出
来る。

【００１８】請求項５の発明に於ては、請求項１又は４
記載の方法に於て、前記段階ａ）はメモリセルに対する
リフレッシュ周期に略等しい時間間隔だけ実行されるこ
とを特徴とする。上記発明に於ては、ワード線の連続活
性化時間或いは活性化・非活性化を繰り返す時間は、リ
フレッシュ周期に略等しい時間間隔だけ実行される。リ
フレッシュ周期に等しい時間が経過してもセルの不良動
作が検出されなければ、通常の動作上何等問題がないの
で、必要最低限の時間だけをかけて試験を実行すること
が可能になる。

【００１９】請求項６の発明に於ては、請求項４記載の
方法に於て、前記段階ａ）は、ａ１）あるバンクに於て
複数のワード線を選択して同時に活性化し、ａ２）段階
ａ１）を複数のバンクに対して順次実行し、ａ３）前記
段階ａ２）の後にあるバンクに於いて該複数のワード線
を同時に非活性化し、ａ４）段階ａ３）を該複数のバン
クに対して順次実行する各段階を含むことを特徴とす
る。

【００２０】上記発明に於ては、複数のバンクに対して
ワード線活性化及びワード線非活性化をバンクインター
リーブさせて実行するので、セル欠陥を検出する試験に
要する時間を更に短縮することが出来る。請求項７の発
明に於ては、ワード線多重選択機能を有した半導体記憶
装置のメモリセル欠陥をテスターに試験させるプログラ
ムを記録した機械読み取り可能な記憶媒体に於て、該プ
ログラムは、複数のワード線を選択して同時に活性化す
る活性化プログラムコード手段と、該複数のワード線の
周囲のワード線のメモリセルに於いてデータが変化した
か否かを判定する判定プログラムコード手段を含むこと
を特徴とする。

【００２１】上記発明に於ては、あるワード線を活性化
してその周囲のワード線のメモリセルのデータが影響を
受けるか否かを判断する際に、半導体記憶装置のワード
線多重選択機能を利用して複数のワード線を同時に活性
化するので、欠陥セル検出試験に要する時間を大幅に短
縮することが出来る。請求項８の発明に於ては、請求項
７記載の記憶媒体に於て、前記判定プログラムコード手
段は、前記複数のワード線が同時に活性化される前に前
記周囲のワード線のメモリセルに対して所定のデータを
書き込むプログラムコード手段と、該複数のワード線が
同時に活性化された後に該周囲のワード線のメモリセル
からデータを読み出すプログラムコード手段と、書き込
んだデータと読み出したデータが一致するか否かを判定
するプログラムコード手段を含むことを特徴とする。

【００２２】上記発明に於ては、同時に選択活性化され
るワード線の周囲のワード線のメモリセルに予めデータ
を書き込んでおき、ワード線を同時活性化した後に、メ
モリセルからデータを読み出して、同時活性化の前後で
データ変化があったか否かを容易に判定することが出来
る。請求項９の発明に於ては、請求項７記載の記憶媒体
に於て、前記活性化プログラムコード手段は、複数行の
メモリセルブロックを選択するプログラムコード手段
と、該複数行のメモリセルブロックの各々に対して一本
のワード線を選択して同時に活性化するプログラムコー
ド手段を含むことを特徴とする。

【００２３】上記発明に於ては、複数行のメモリセルブ
ロックの各行に於いて一本のワード線を選択して同時に
活性化するので、欠陥セル検出のための試験時間を大幅
に短縮することが出来ると共に、同時活性化する複数の
ワード線の各々に対して逐一アドレスを指定する必要が
なく、容易にワード線の同時活性化を実行することが可
能である。

【００２４】請求項１０の発明に於ては、請求項７記載
の記憶媒体に於て、前記活性化プログラムコード手段
は、前記複数のワード線を選択して該複数のワード線の
同時活性化及び同時非活性化を繰り返すことを特徴とす
る。上記発明に於ては、ワード線の連続活性化時間に制
限がある場合であっても、ワード線の活性化及び非活性
化を繰り返すことで、ワード線が活性化されている時間
を累積的に長くすることが出来る。

【００２５】請求項１１の発明に於ては、請求項７又は
１０記載の記憶媒体に於て、前記活性化プログラムコー
ド手段は、メモリセルに対するリフレッシュ周期に略等
しい時間間隔だけ前記同時活性化及び同時非活性化を繰
り返すことを特徴とする。上記発明に於ては、ワード線
の連続活性化時間或いは活性化・非活性化を繰り返す時
間は、リフレッシュ周期に略等しい時間間隔だけ実行さ
れる。リフレッシュ周期に等しい時間が経過してもセル
の不良動作が検出されなければ、通常の動作上何等問題
がないので、必要最低限の時間だけをかけて試験を実行
することが可能になる。

【００２６】請求項１２の発明に於ては、請求項１０記
載の記憶媒体に於て、前記活性化プログラムコード手段
は、あるバンクに於て複数のワード線を選択して同時に
活性化する動作を複数のバンクに対して順次実行する第
１のプログラムコード手段と、該第１のプログラムコー
ド手段が実行された後に、あるバンクに於いて該複数の
ワード線を同時に非活性化する動作を該複数のバンクに
対して順次実行するプログラムコード手段を含むことを
特徴とする。

【００２７】上記発明に於ては、複数のバンクに対して
ワード線活性化及びワード線非活性化をバンクインター
リーブさせて実行するので、セル欠陥を検出する試験に
要する時間を更に短縮することが出来る。

【００２８】

【発明の実施の形態】以下に、本発明の実施例を添付の
図面を用いて詳細に説明する。図１は、本発明による欠
陥セルを検出する試験方法を実行するシステムの構成図
である。図１のシステムは、テスター本体１０、テスト
ヘッド１１、コンピュータ１２、記憶装置１３、及びモ
デム１４を含む。テスター本体１０は、プロセッサ、Ｒ
ＡＭ、ＲＯＭ等を含む処理装置であり、入出力端子を備
えたテストヘッド１１に装着された半導体記憶装置ＭＤ
に対するテストを実行する。テスター本体１０の動作
は、パーソナルコンピュータ或いはワークステーション
等のコンピュータ１２によって制御される。

【００２９】コンピュータ１２は、記憶装置１３或いは
モデム１４から、本発明による欠陥セル検出用の試験方
法のプログラムを受け取る。即ち記憶装置１３は、本発
明による試験方法を記録したフロッピーディスクやＣＤ
−ＲＯＭ等の記録媒体ＭＭから、欠陥セル検出用の試験
方法のプログラムを読み取ってコンピュータ１２に供給
する。モデム１４は、本発明による試験方法を記録した
外部記録媒体に通信回線ＣＬを介してアクセスして、欠
陥セル検出用の試験方法のプログラムをコンピュータ１
２に供給する。

【００３０】コンピュータ１２及びテスター本体１０
は、欠陥セル検出用の試験方法のプログラムに基づい
て、半導体記憶装置ＭＤに不良動作を行う欠陥セルが有
るか否かを試験する。図１のシステムの構成そのものは
従来技術の範囲内であり、その詳細な説明は省略する。
但し本発明の欠陥セル検出用の試験方法に於ては、測定
対象とする半導体記憶装置ＭＤに、複数のワード線を同
時に活性化する多重ワード線活性化機能が設けられる。

【００３１】図２は、半導体記憶装置ＭＤの構成を示す
ブロック図である。図２の半導体記憶装置ＭＤは、クロ
ックバッファ１０１、コマンドデコーダ１０２、アドレ
スバッファ１０３、Ｉ／Ｏデータバッファ１０４、制御
信号ラッチ１０５、モードレジスタ１０６、コラムアド
レスカウンタ１０７、バンク１０８、テストモード判定
回路１０９、テストモードデコーダ１１０、及びワード
線多重選択ユニット１１１を含む。バンク１０８は、コ
ラムデコーダ１２１、ワードデコーダ１２２、センスア
ンプ・データ入出力ゲート１２３、及びメモリセルアレ
イ１２４を含む。

【００３２】クロックバッファ１０１は、クロック信号
ＣＬＫを受け取り、同期信号としてコマンドデコーダ１
０２、アドレスバッファ１０３、及びＩ／Ｏデータバッ
ファ１０４に供給する。また更にクロックバッファ１０
１は、動作制御のための同期信号を内部回路に供給す
る。コマンドデコーダ１０２は、コントロール信号／Ｃ
Ｓ（chip select ）、／ＲＡＳ（row address strob
e）、／ＣＡＳ（column address strobe ）、及び／Ｗ
Ｅ（write enable）を受け取りデコードする。コマンド
デコーダ１０２は、コントロール信号のデコード結果
を、制御信号ラッチ１０５及びモードレジスタ１０６に
供給する。制御信号ラッチ１０５は、コマンドデコーダ
１０２からのデコード結果をラッチして、このラッチさ
れた内容に基づいてバンク１０８が制御される。

【００３３】アドレスバッファ１０３は、アドレス信号
Ａ０乃至Ａ１２及びＢＡ０及びＢＡ１を受け取り、モー
ドレジスタ１０６、コラムアドレスカウンタ１０７、及
びバンク１０８にアドレスデータを供給する。図に示さ
れるようにバンク１０８は、例えば４つ設けられてお
り、バンクアドレスＢＡ０及びＢＡ１によって一つのバ
ンクが選択される。

【００３４】モードレジスタ１０６は、一般にＣＡＳレ
イテンシやバースト長等のパラメータを格納するレジス
タであり、レジスタに対する書き込み指令はコントロー
ル信号でなされ、書き込み内容はアドレスデータで指定
される。コラムアドレスカウンタ１０７は、同一のロー
アドレス上の連続したコラムアドレスにアクセスする場
合に、連続したコラムアドレスを順次生成し、バンク１
０８に供給する。

【００３５】バンク１０８に於て、ワードデコーダ１２
２は、供給されたローアドレスで指定されるメモリセル
のデータをメモリセルアレイ１２４から読み出し、セン
スアンプ・データ入出力ゲート１２３のセンスアンプに
取り込む。コラムデコーダ１２１は、センスアンプ・デ
ータ入出力ゲート１２３のデータ入出力ゲートを開くこ
とによって、供給されたコラムアドレスに対応するセン
スアンプのデータをＩ／Ｏデータバッファ１０４に供給
する。データ書き込みの場合は、上記動作とは逆の動作
が行われる。

【００３６】Ｉ／Ｏデータバッファ１０４は、データ信
号ＤＱ０乃至ＤＱ３１を入出力するためのバッファであ
る。テストモード判定回路１０９は、コマンドデコーダ
１０２からのデコード結果と、アドレスバッファ１０３
からのアドレス信号と、信号／ＣＫＥとを受け取り、テ
スト動作モードであるか通常動作モードであるかを判定
する。具体的には例えば、コントロール信号／ＲＡＳ、
／ＣＡＳ、／ＷＥ、及び／ＣＳが全てＬＯＷであり、か
つ信号／ＣＫＥとしてスーパーハイ即ち動作電圧ＶＣＣ
よりも高い電圧が与えられたときに、テスト動作モード
であると判定する。

【００３７】テストモードデコーダ１１０は、テストモ
ード判定回路１０９がテスト動作モードであると判定す
るときに、アドレスバッファ１０３からのアドレス信号
をデコードする。ここでアドレス信号のビットパターン
によって、テスト動作のテスト内容を指定することが出
来る。テストモードデコーダ１１０は、デコード結果を
制御信号として、ワード線多重選択ユニット１１１等の
テストユニットに供給する。このようにして、アドレス
信号によってテストの内容を指定し、それに応じて例え
ば、ワード線多重選択ユニット１１１を用いてワード線
多重選択によるテスト動作を制御することが出来る。ワ
ード線多重選択ユニット１１１は、ワード線多重選択テ
ストが指定されると、ワード線多重選択信号ＷＭＬＴを
出力する（アクティブにする）。

【００３８】図３（Ａ）及び図３（Ｂ）は、ワード線を
多重選択する機構を説明するための図である。図３
（Ａ）は、図２のワードデコーダ１２２に於て、アドレ
スバッファ１０３から供給されたアドレスデータをラッ
チするラッチ回路を示す。図３（Ｂ）は、ワードデコー
ダ１２２とセルアレイブロック１３８の関係を示す。図
２のメモリセルアレイ１２４は図３（Ｂ）に示されるよ
うに縦横に複数のセルアレイブロック１３８に分割さ
れ、ワードデコーダ１２２が、アドレスデータに基づい
て一行のセルアレイブロック１３８を選択し、更に選択
されたセルアレイブロック１３８に対して一本のワード
線を選択活性化する。

【００３９】図３（Ａ）に示されるのは、アドレスデー
タＡ０乃至Ａ１２のうちで、一行のセルアレイブロック
１３８を選択するためのアドレスデータＡ８乃至Ａ１２
をラッチする回路である。残りのアドレスデータＡ０乃
至Ａ７は、選択されたセルアレイブロック１３８に対し
て、ワード線を一本選択するために用いられる。ラッチ
１３１は、アドレスデータＡ１２をラッチして、アドレ
スデータＡ１２と論理が反転した信号ＲＡ１２ｚと、デ
ータＡ１２と同論理の信号ＲＡ１２ｘを出力する。ラッ
チ１３２についても、ラッチ１３１と動作は同様であ
る。

【００４０】ラッチ１３３は、アドレスデータＡ１０を
ラッチする。図２のワード線多重選択ユニット１１１か
ら供給されるワード線多重選択信号ＷＭＬＴがアクティ
ブの時、出力信号ＲＡ１０ｚ及びＲＡ１０ｘを共にＨＩ
ＧＨにする。ワード線多重選択信号ＭＷＬＴがアクティ
ブでない時には、ラッチ１３１及び１３２と同様に、ア
ドレスデータＡ１０と論理が反転した信号ＲＡ１０ｚ
と、データＡ１０と同論理の信号ＲＡ１０ｘを出力す
る。ラッチ１３４及び１３５についても、ラッチ１３３
と動作は同様である。

【００４１】ワード線多重選択信号ＭＷＬＴがイナクテ
ィブの場合、ワードデコーダ１２２は、ラッチ１３１乃
至１３５からの出力信号をデコードして、一行のセルア
レイブロック１３８を選択する。即ち、図３（Ｂ）の縦
３２行のセルアレイブロック１３８のうちで、信号Ａ８
乃至Ａ１２の５ビットが示す一行のセルアレイブロック
を選択する。セルアレイブロックを選択するデコーダ部
に於いては、例えば、（Ａ１２，Ａ１１，Ａ１０，Ａ
９，Ａ８）が（０，０，１，０，１）に対応するセルブ
ロックを選択する為には、（ＲＡ１２ｚ，ＲＡ１１ｚ，
ＲＡ１０ｘ，ＲＡ９ｚ，ＲＡ８ｘ）のＡＮＤ論理が用い
られる。

【００４２】ワード線多重選択信号ＭＷＬＴがアクティ
ブの場合には、ＲＡ８ｚ乃至ＲＡ１０ｚとＲＡ８ｘ乃至
ＲＡ１０ｘが全てＨＩＧＨになるので、図３（Ｂ）に示
すように８行のセルアレイブロック１３８が同時に選択
される。これによって、８行のセルアレイブロック１３
８の全てに対して、一本ずつワード線を選択活性化する
ことが出来る。

【００４３】図２及び図３に示される半導体記憶装置Ｍ
Ｄに対して、図１に示されるシステムを用いて、セル欠
陥を検出する試験を実行する。図４は、本発明によるセ
ル欠陥を検出する試験方法を示すフローチャートであ
る。また図５は、本発明の試験方法を説明するための図
である。ステップＳ１に於て、試験を行うアドレスを初
期値に設定する。

【００４４】ステップＳ２に於て、指定アドレスに対応
するワード線を中心としてワード線７本を１セットと
し、上位３本に対応する全てのセルに”１”を書き込
み、中央のワード線に対応する全てのセルに”０”を書
き込み、下位３本に対応する全てのセルに”１”を書き
込む。この中央のワード線を、図４ではディスターブＷ
Ｌと称する。

【００４５】ステップＳ３に於て、次の行のセルアレイ
ブロックに移動してステップＳ２を実行する。これを繰
り返し、合計８行のセルアレイブロックに対して、ステ
ップＳ２を実行する。ステップＳ４に於て、半導体記憶
装置をテストモードに設定する。図２の半導体記憶装置
に於て、通常動作モードではワード線を一本しか活性化
できないが、テストモードに於いては複数のワード線を
同時に活性化出来る。即ちここでは、ワード線多重選択
を指定して、ワード線多重選択信号ＷＭＬＴをアクティ
ブにする。

【００４６】ステップＳ５に於て、選択された全ての行
（この例では８行）のセルアレイブロックに於いて、上
記ステップＳ２の７本のセットの中央のワード線を選択
活性化する。図５に示されるように、この状態に於いて
は、８行のセルアレイブロック１３８が選択され、選択
された各行のセルアレイブロック１３８に於いて、例え
ば７本のワード線ＷＬ１乃至ＷＬ７の中央のワード線Ｗ
Ｌ４が選択活性化される。即ち、選択された８行のセル
アレイブロック１３８に於て、合計８本のワード線ＷＬ
４が同時に選択活性化される。なお図５に於いて、１３
９はセルアレイブロック１３８のセル（図示せず）から
読み出すデータ或いはセルに書き込むデータを格納する
センスアンプ列である。

【００４７】ステップＳ６に於て、選択された全ての行
のセルアレイブロックに於いて、中央のワード線を非活
性化する。ステップＳ７に於て、セルに対するリフレッ
シュ動作の間隔であるｔＲＥＦ時間経過したか否かを判
定する。例えばリフレッシュ時間ｔＲＥＦは、６５．６
ｍｓである。ここでｔＲＥＦ時間経過したことを調べる
のは、リフレッシュ時間ｔＲＥＦが経過しても不良動作
によるデータ変化が起こらなければ、それ以上の長時間
に対する動作を試験しなくても、半導体記憶装置の動作
上問題がないと判断できるからである。またステップＳ
５及びＳ６に於て、中央のワード線の選択活性化・非活
性化を繰り返すのは、一般にワード線の活性化状態を持
続できる時間が限られているためであり、仮にワード線
を持続的に活性化できるのであればそれでかまわない。

【００４８】ステップＳ８に於て、テストモードを解除
する。即ち、ワード線多重選択が可能な状態から、一本
のワード線のみを選択可能な状態へ移行する。ステップ
Ｓ９に於て、７本のワード線の全てのセルをリードす
る。ステップＳ１０に於て、次の行のセルアレイブロッ
クに移動し、ステップＳ９を実行する。これを繰り返し
て、合計８行のセルアレイブロックに対してステップＳ
９を実行する。

【００４９】ステップＳ１１に於て、読み出されたデー
タが最初に書き込んだデータと一致するか否かを判定す
る。一致しない場合にはステップＳ１２に進み、データ
不一致をもたらしたセルを欠陥セルと判断して製品をリ
ジェクトする。全てのデータが一致する場合には、ステ
ップＳ１３に進む。ステップＳ１３に於て、活性化する
中央のワード線を一本進める。即ち、図５の例に於いて
は、ワード線ＷＬ５が次の中央のワード線となる。

【００５０】ステップＳ１４に於て、選択されたセルア
レイブロックに於いて、全てのワード線に対して試験を
実行したかを判断する。ＹＥＳの場合はステップＳ１５
に進み、ＮＯの場合はステップＳ２に戻る。ステップＳ
１５に於て、選択されるセルアレイブロックを８行進め
る。ステップＳ１６に於て、全てのセルアレイブロック
の行に対して試験が行われたかを判定する。ＹＥＳの場
合はステップＳ１７に進み、ＮＯの場合はステップＳ２
に戻る。

【００５１】ステップＳ１７に於て、製品を良品と判断
する。以上で処理を終了する。このように周囲のセルに
影響がでるか否かを確認するためにワード線の活性化・
非活性化を繰り返す処理を、多重ワード線選択機能を利
用して複数行（例えば８行）のセルアレイブロックに対
して同時に実行することで、メモリセル欠陥を検出する
試験を約１／８の時間で実行することが可能になる。

【００５２】この試験時間を更に削減することが、以下
に説明するようにバンクインターリーブ動作を用いるこ
とで可能になる。図２の半導体記憶装置ＭＤに於いて、
ワード線を立ち上げてメモリセルアレイ１２４のメモリ
セルからのデータをセンスアンプ・データ入出力ゲート
１２３のセンスアンプ列に読み込むためにコマンドＡＣ
Ｔを入力し、センスアンプ列のデータをセンスアンプ・
データ入出力ゲート１２３のデータ入出力ゲートを介し
てＩ／Ｏデータバッファ１０４に読み出すためにコマン
ドＲＥＡＤを入力するとする。またデータ読み出し後
に、ビット線をプリチャージすると共にワード線を非活
性化するためにコマンドＰＲＥを入力するとする。

【００５３】この場合、図４のステップＳ５に於いて
は、コマンドＡＣＴを入力して、対応したローアドレス
を指定することで、中央のワード線を選択活性化するこ
とになる。またステップＳ６に於いては、コマンドＰＲ
Ｅを入力して、ワード線を非活性化することになる。図
６（Ａ）は、バンクインターリーブを行わない場合にワ
ード線活性化・非活性化をするコマンド入力を示し、図
６（Ｂ）は、バンクインターリーブを行う場合にワード
線活性化・非活性化をするコマンド入力を示す。

【００５４】図６（Ａ）に於て、まずあるバンク１０８
（図２参照）を選択して、コマンドＡＣＴの入力によっ
て、指定されたワード線を選択活性化する。次にコマン
ドＰＲＥを入力して、このワード線を非活性化する。図
６（Ｂ）に於いては、まず第１のバンク１０８を選択
し、コマンドＡＣＴの入力によって、指定されたワード
線を選択活性化する。次に第２のバンク１０８を選択
し、コマンドＡＣＴの入力によって、指定されたワード
線を選択活性化する。これを第４のバンク１０８まで実
行する。

【００５５】４つのバンク１０８の全てに於いて選択ワ
ード線を活性化したら、第１のバンク１０８を選択し、
コマンドＰＲＥを入力して、選択状態にあるワード線を
非活性化させる。次に第２のバンク１０８を選択し、コ
マンドＰＲＥを入力して、選択状態にあるワード線を非
活性化させる。これを第４のバンク１０８まで実行す
る。

【００５６】このようにバンクインターリーブでワード
線の活性化・非活性化を実行すれば、周囲のセルに影響
がでるか否かを確認するためにワード線の活性化・非活
性化を繰り返す処理を、更に時間短縮することが出来
る。具体的には、この処理時間を、１／バンク数に削減
することが出来る。以上、本発明を実施例に基づいて説
明したが、本発明は上記実施例に限定されることなく、
特許請求の範囲に記載される範囲内で自由に変形・変更
が可能である。

【００５７】

【発明の効果】請求項１及び７の発明に於ては、あるワ
ード線を活性化してその周囲のワード線のメモリセルの
データが影響を受けるか否かを判断する際に、半導体記
憶装置のワード線多重選択機能を利用して複数のワード
線を同時に活性化するので、欠陥セル検出試験に要する
時間を大幅に短縮することが出来る。

【００５８】請求項２及び８の発明に於ては、同時に選
択活性化されるワード線の周囲のワード線のメモリセル
に予めデータを書き込んでおき、ワード線を同時活性化
した後に、メモリセルからデータを読み出して、同時活
性化の前後でデータ変化があったか否かを容易に判定す
ることが出来る。請求項３及び９の発明に於ては、複数
行のメモリセルブロックの各行に於いて一本のワード線
を選択して同時に活性化するので、欠陥セル検出のため
の試験時間を大幅に短縮することが出来ると共に、同時
活性化する複数のワード線の各々に対して逐一アドレス
を指定する必要がなく、容易にワード線の同時活性化を
実行することが可能である。

【００５９】請求項４及び１０の発明に於ては、ワード
線の連続活性化時間に制限がある場合であっても、ワー
ド線の活性化及び非活性化を繰り返すことで、ワード線
が活性化されている時間を累積的に長くすることが出来
る。請求項５及び１１の発明に於ては、ワード線の連続
活性化時間或いは活性化・非活性化を繰り返す時間は、
リフレッシュ周期に略等しい時間間隔だけ実行される。
リフレッシュ周期に等しい時間が経過してもセルの不良
動作が検出されなければ、通常の動作上何等問題がない
ので、必要最低限の時間だけをかけて試験を実行するこ
とが可能になる。

【００６０】請求項６及び１２の発明に於ては、複数の
バンクに対してワード線活性化及びワード線非活性化を
バンクインターリーブさせて実行するので、セル欠陥を
検出する試験に要する時間を更に短縮することが出来
る。

【図面の簡単な説明】

【図１】本発明による欠陥セルを検出する試験方法を実
行するシステムの構成図である。

【図２】図１の半導体記憶装置の構成を示すブロック図
である。

【図３】（Ａ）及び（Ｂ）は、ワード線を多重選択する
機構を説明するための図である。

【図４】本発明によるセル欠陥を検出する試験方法を示
すフローチャートである。

【図５】本発明の試験方法を説明するための図である。

【図６】（Ａ）及び（Ｂ）は、ワード線活性化・非活性
化をするコマンド入力を、バンクインターリーブを行わ
ない場合及びバンクインターリーブを行う場合について
示した図である。

【図７】欠陥セルの不良動作を説明するための図であ
る。

【図８】半導体記憶装置に於てセル欠陥を試験する従来
の方法を示すフローチャートである。

【符号の説明】

１０ テスター本体 １１ テストヘッド １２ コンピュータ １３ 記憶装置 １４ モデム １０１ クロックバッファ １０２ コマンドデコーダ １０３ アドレスバッファ １０４ Ｉ／Ｏデータバッファ １０５ 制御信号ラッチ １０６ モードレジスタ １０７ コラムアドレスカウンタ １０８ バンク １２１ コラムデコーダ １２２ ワードデコーダ １２３ センスアンプ・データ入出力ゲート １２４ メモリセルアレイ １３１、１３２、１３３、１３４、１３５ ラッチ １３８ メモリセルブロック １３９ センスアンプ列

Claims (12)

【特許請求の範囲】
1. 【請求項１】ワード線多重選択機能を有した半導体記憶
   装置のメモリセル欠陥を試験する方法であって、 ａ）複数のワード線を選択して同時に活性化し、 ｂ）該複数のワード線の周囲のワード線のメモリセルに
   於いてデータが変化したか否かを判定する各段階を含む
   ことを特徴とする方法。
2. 【請求項２】前記段階ｂ）は、 ｂ１）前記複数のワード線が同時に活性化される前に前
   記周囲のワード線のメモリセルに対して所定のデータを
   書き込み、 ｂ２）該複数のワード線が同時に活性化された後に該周
   囲のワード線のメモリセルからデータを読み出し、 ｂ３）書き込んだデータと読み出したデータが一致する
   か否かを判定する各段階を含むことを特徴とする請求項
   １記載の方法。
3. 【請求項３】前記段階ａ）は、 ａ１）複数行のメモリセルブロックを選択し、 ａ２）該複数行のメモリセルブロックの各々に対して一
   本のワード線を選択して同時に活性化する各段階を含む
   ことを特徴とする請求項１記載の方法。
4. 【請求項４】前記段階ａ）は、前記複数のワード線を選
   択して該複数のワード線の同時活性化及び同時非活性化
   を繰り返すことを特徴とする請求項１記載の方法。
5. 【請求項５】前記段階ａ）はメモリセルに対するリフレ
   ッシュ周期に略等しい時間間隔だけ実行されることを特
   徴とする請求項１又は４記載の方法。
6. 【請求項６】前記段階ａ）は、 ａ１）あるバンクに於て複数のワード線を選択して同時
   に活性化し、 ａ２）段階ａ１）を複数のバンクに対して順次実行し、 ａ３）前記段階ａ２）の後にあるバンクに於いて該複数
   のワード線を同時に非活性化し、 ａ４）段階ａ３）を該複数のバンクに対して順次実行す
   る各段階を含むことを特徴とする請求項４記載の方法。
7. 【請求項７】ワード線多重選択機能を有した半導体記憶
   装置のメモリセル欠陥をテスターに試験させるプログラ
   ムを記録した機械読み取り可能な記憶媒体であって、該
   プログラムは、 複数のワード線を選択して同時に活性化する活性化プロ
   グラムコード手段と、 該複数のワード線の周囲のワード線のメモリセルに於い
   てデータが変化したか否かを判定する判定プログラムコ
   ード手段を含むことを特徴とする記憶媒体。
8. 【請求項８】前記判定プログラムコード手段は、 前記複数のワード線が同時に活性化される前に前記周囲
   のワード線のメモリセルに対して所定のデータを書き込
   むプログラムコード手段と、 該複数のワード線が同時に活性化された後に該周囲のワ
   ード線のメモリセルからデータを読み出すプログラムコ
   ード手段と、 書き込んだデータと読み出したデータが一致するか否か
   を判定するプログラムコード手段を含むことを特徴とす
   る請求項７記載の記憶媒体。
9. 【請求項９】前記活性化プログラムコード手段は、 複数行のメモリセルブロックを選択するプログラムコー
   ド手段と、 該複数行のメモリセルブロックの各々に対して一本のワ
   ード線を選択して同時に活性化するプログラムコード手
   段を含むことを特徴とする請求項７記載の記憶媒体。
10. 【請求項１０】前記活性化プログラムコード手段は、前
    記複数のワード線を選択して該複数のワード線の同時活
    性化及び同時非活性化を繰り返すことを特徴とする請求
    項７記載の記憶媒体。
11. 【請求項１１】前記活性化プログラムコード手段は、メ
    モリセルに対するリフレッシュ周期に略等しい時間間隔
    だけ前記同時活性化及び同時非活性化を繰り返すことを
    特徴とする請求項７又は１０記載の記憶媒体。
12. 【請求項１２】前記活性化プログラムコード手段は、 あるバンクに於て複数のワード線を選択して同時に活性
    化する動作を複数のバンクに対して順次実行する第１の
    プログラムコード手段と、 該第１のプログラムコード手段が実行された後に、ある
    バンクに於いて該複数のワード線を同時に非活性化する
    動作を該複数のバンクに対して順次実行するプログラム
    コード手段を含むことを特徴とする請求項１０記載の記
    憶媒体。