KR20010099733A

KR20010099733A - 반도체 기억장치

Info

Publication number: KR20010099733A
Application number: KR1020010021726A
Authority: KR
Inventors: 고시까와야스지
Original assignee: 가네꼬 히사시; 닛뽕덴끼 가부시끼가이샤
Priority date: 2000-04-24
Filing date: 2001-04-23
Publication date: 2001-11-09
Also published as: KR100405076B1; JP2001307499A; US6385104B2; US20010033519A1; TW520516B

Abstract

본 발명에 의한 반도체 기억장치는 복수의 비트선들과 복수의 비트선들에 수직으로 설치된 복수의 워드선들, 및 워드선들과 비트선들의 교점에 배치된 복수의 메모리 셀들을 구비하는 메모리 셀 어레이, 제어 신호가 여기된 상태에 있을 때 로 어드레스에 응답하여 복수의 워드선들중 소정의 워드선을 선택하여, 제어 신호가 여기되지 않은 상태로 변경될 때 모든 워드선들을 비선택 상태로 하는 로 디코더, 장치가 테스트 모드인지를 판정하여 테스트 신호를 발생시키는 테스트 모드 판정회로, 및 제어 신호를 여기된 상태로 하고, 지시 신호에 응답하여 소정 시간 동안 제어 신호를 여기된 상태로 유지시키는 제어 신호 발생회로를 구비하며, 이러한 제어 신호 발생회로는 통상 동작에서보다 더 빨리 테스트 신호의 발생에 응답하여 제어 신호를 여기되지 않은 상태로 변경시키는 수단을 구비한다.

Description

반도체 기억장치{SEMICONDUCTOR MEMORY DEVICE}

본 발명은 반도체 기억 장치에 관한 것으로, 특히 선별 시험을 행하는 경우, 라이트 리커버리 타임에 대한 요구조건에 대처하기 어려운 유결함 메모리 셀 등을 검출하는 역할을 갖는 반도체 기억장치에 관한 것이다.

도 5 는 종래의 반도체 기억장치의 구성을 나타내는 블록도이다. 도 5 에서, 내부 클록 발생회로 (1) 는 입력 외부 클록 (CLK) 에 기초한 동기 내부 클록을 발생시키는 회로이고, 커맨드 디코더 (2) 는 입력 단자들 (/RAS, /CAS, /WE 및 /CS) 로의 데이터 입력에 기초하여 커맨드를 디코딩하는 디코더이며, 내부 어드레스 발생회로 (3) 는 ADD 단자로의 어드레스 데이터 입력에 기초하여 메모리 셀 어레이 (4) 의 로 어드레스와 칼럼 어드레스에 대한 내부 어드레스를 발생시키는 회로이다. 메모리 셀 어레이 (4) 는 매트릭스 형태로 배열된 복수의 메모리 셀들을 갖는다.

또, 로계 제어 신호 발생회로 (5) 는 메모리 셀 어레이 (4) 의 워드선의 선택을 제어하는 제어회로이다. 로계 제어신호 발생회로 (5) 에서는 도 6 에 도시된 바와 같이, 딜레이 회로 (6a), NAND 회로 (6b) 및 인버터 회로 (6c) 로 이루어진 회로가 형성된다. 이 회로는 워드선의 선택 타이밍과 워드선의 비선택 타이밍을 설정한다. 로 디코더 (6) 는 메모리 셀 어레이 (4) 의 로 어드레스를디코딩하는 회로이고, 칼럼 디코더 (7) 는 메모리 셀 어레이 (4) 의 칼럼 어드레스를 디코딩하는 회로이다.

센스 앰프회로 (8) 는 메모리 셀 어레이 (4) 로부터 판독된 신호를 증폭하는 앰프회로이고, 데이터 앰프회로 (9) 는 센스 앰프회로 (8) 의 출력신호를 CMOS 레벨로 더 증폭하는 앰프회로이며, 칼럼계 회로 (10) 는 칼럼 선택선을 제어하는 제어회로이다. 칼럼계 회로 (10) 는 칼럼 디코더 (7) 의 칼럼 선택선의 상승 및 하강 타이밍 등에 대한 결정을 제어한다. 입출력 회로 (11) 는 단자 (DQ) 로의 데이터 입력과 단자 (DQ) 로부터의 데이터 출력을 제어하는 회로이다.

다음, 도 7 에서의 타이밍도를 참조하면서 도 5 에서의 종래 장치의 동작을 설명한다. 도 7a 와 도 7b 는 각각 외부 클록 (CLK) 과 커맨드 디코더 (2) 에서 디코딩된 커맨드를 나타내고 있다. 먼저, 클록 (CLK) 의 C1 사이클의 상승시에 커맨드 디코더 (2) 의 입력 단자에 입력된 데이터 (RASB, CASB, WEB, CSB) 가 도 7b 에 나타낸 바와 같이 액티브 커맨드로서 디코딩된다고 가정한다. 액티브 커맨드는 외부로부터 입력된 로 어드레스에 해당하는 워드선을 선택하는 커맨드이다.

장치가 액티브 커맨드 상태가 되면, 도 7c 에 나타낸 바와 같이 커맨드 디코더 (2) 로부터 로계 제어신호 발생회로 (5) 에 출력되는 신호 (RAS2B) 가 로우 레벨로 하강한다. 또, 뒤이어 로계 제어신호 발생회로 (5) 로부터 칼럼 디코더 (6) 에 출력되는 신호 (RAS3B) 가 도 7b 에 나타낸 바와 같이 로우 레벨로 하강한다. 한편, 내부 어드레스 발생회로 (3) 에서는, 장치가 액티브 커맨드에 있을때의 데이터 입력에 기초하여 로 어드레스 신호가 발생되고, 이 어드레스는 로 디코더 (6) 에 공급된다.

로 디코더 (6) 에서는, 도 7e 에 나타낸 바와 같이 입력된 로 어드레스에 해당하는 워드선을 하이 레벨로 하고, 로 어드레스에 해당하는 워드선을 선택한다. 워드선이 선택될 때, 상기 워드선에 접속된 메모리 셀 (4) 에서의 데이터가 도 7f 에 나타낸 비트선 쌍을 통해 센스 앰프회로 (8) 에서 판독되고, 센스 앰프회로 (8) 에 의해 데이터가 증폭된다.

그 다음, 외부 클록 (CLK) 의 C2 사이클의 상승시에서의 입력 데이터의 디코딩 결과가 도 7a 에 도시된 라이트 커맨드라고 가정하면, 도 7g 에 도시된 바와 같이 내부 어드레스 발생회로 (3) 로부터 칼럼 디코더 (7) 로의 칼럼 어드레스 입력에 해당하는 칼럼 선택선 (1) 이 선택되고, 칼럼 선택선 (1) 은 소정 시간 동안 하이 레벨로 유지된다. 칼럼 선택선 (1) 이 선택되면, 라이트 커맨드의 입력시에 DQ 단자로 입력된 데이터가 입출력 회로 (11), 데이터 앰프회로 (9) 를 통해 센스 앰프 회로 (8) 에 공급되고, 센스 앰프회로 (8) 내의 칼럼 선택선 (1) 에 의해 선택된 센스 앰프에 라이트된다. 이 라이트된 데이터 (도 7f) 는 동시에 비트선 쌍을 통해 메모리 셀 어레이 (4) 에 공급되고, 워드선에 의해 선택되어 있는 메모리 셀에 라이트된다.

다음에는, 도 7a 에 도시되어 있는 바와 같이 외부 클록 (CLK) 의 C3 사이클의 상승시에 입력 데이터의 디코딩 결과가 다시 라이트 커맨드라면, 내부 어드레스 발생회로 (3) 로부터의 칼럼 어드레스 입력에 해당하는 칼럼 선택선 (2) 이 도 7i에 도시된 바와 같이 칼럼 디코더 (7) 에 의해 소정 시간 동안 선택된다(하이 레벨). 칼럼 선택선 (2) 이 선택되면, 라이트 커맨드 입력시에 DQ 단자에 입력된 데이터가 입출력 회로 (11), 데이터 앰프회로 (9) 를 통하여 센스 앰프회로 (8) 에 공급되고, 센스 앰프회로 (8) 내의 칼럼 선택선 (2) 에 의해 선택된 센스 앰프에 라이트된다.

이 라이트된 데이터 (도 7h) 는 동시에 비트선 쌍을 통해 메모리 셀 어레이 (4) 에 공급되고, 워드선에 의해 선택되어 있는 메모리 셀에 라이트된다. 여기에서, 칼럼 선택선 (1, 2) 이 하이 레벨로 유지되는 시간 즉, 센스 앰프회로 (8) 에의 라이트 시간은 미리 설정되어 있다.

다음에는, 도 7a 에 나타낸 바와 같이 외부 클록 (CLK) 의 C4 사이클 상승시에 입력 데이터의 디코딩 결과가 프리차지 커맨드라고 하면, 도 7c 에 도시된 바와 같이 신호 (RAS2B) 는 하이 레벨로 상승한다. 계속해서, 로계 제어 신호 발생회로 (5) 로부터의 신호 (RAS3B) 는 도 7d 에 도시된 바와 같이 하이 레벨로 상승하고, 이것에 응답하여 도 7e 에 도시된 바와 같이 선택되어진 워드선이 비선택 상태(로우 레벨)로 된다. 여기에서, 도 5 의 반도체 기억장치에서 칼럼 선택선이 하이 레벨에 있는 시간 즉, 센스 앰프회로 (8) 로의 라이트 시간은 그 상승 시간으로부터 소정 시간이 경과한 후에 하강하도록 미리 설정된다.

이 외에, 칼럼 선택선의 하이 레벨 지속시간 즉, 센스 앰프회로 (8) 로의 라이트 시간을 외부 클록 (CLK) 에 동기하여 설정하는 종래의 장치도 알려져 있다. 도 8 은 이와 같은 반도체 기억장치의 동작을 나타내는 타이밍도이다. 도 8a내지 도 8i 는 각각 도 7a 내지 도 7i 에 해당한다. 이 경우, 도 7 과 도 8 의 차이점은 도 8g 와 도 8i 에 도시된 칼럼 선택선의 하이 레벨 지속 시간이고, 그 외는 도 7 과 동일하다. 이 종래예에서, 칼럼 선택선들의 하이 레벨 지속시간 즉, 센스 앰프회로로의 라이트 시간은, 외부 클록 (CLK) 의 사이클과 거의 일치한다. 도 7 과 도 8 의 어느 경우에도, 센스 앰프회로로부터 비트선 쌍을 통하여 메모리 셀로의 라이트 시간은 외부 클록의 사이클 시간 (tCK) 에 의존하고 있다.

이제, 종래의 반도체 기억장치에서는 센스 앰프 또는 메모리 셀 중에는, 결함 때문에 라이트 시간이 다른 것보다 길게 필요로 하는 것이 존재하고, 이와 같은 결함 센스 앰프나 결함 메모리 셀은 출하 전의 선별 시험에서 불합격시켜야 할 필요가 있다. 또, 라이트 커맨드 입력으로부터 프리차지 커맨드 입력까지의 최소 시간이 tDPL(라이트 리커버리 타임)이라고 불리는 규격으로 규정되고, 이 tDPL 에 대하여 마진이 없는 센스 앰프나 메모리 셀은 불량품으로서 불합격될 필요가 있다.

tDPL에 관한 요구조건에 대처하기 어려운 유결함 센스 앰프나 유결함 메모리 셀을 검출하는 방법으로서, 예컨대 tDPL치가 표준치보다 작게되는 테스트를 생각할 수 있다. 그러나, 외부 클록의 사이클 시간 (tCK) 이 동일한 시각에서 감소되어만 하므로, tCK와 tDPL중 어느 것이 결함의 진짜 원인이었는지를 구분하는 것은 가능하지 않았다.

본 발명의 목적은 tDPL의 작은 값에 기인하여 발생된 유결함 센스 앰프나 유결함 메모리 셀을 간단하고도 정확하게 검출할 수 있는 반도체 기억장치를 제공하는 것이다.

도 1 은 본 발명의 반도체 기억 장치의 일 실시예의 구성을 나타내는 블록도.

도 2 는 도 1 의 로계 제어 신호 발생회로의 일부를 나타내는 회로도.

도 3 은 도 1 의 실시예의 동작을 나타내는 타이밍도.

도 4 는 tDPL치의 함수로서의 불량 비트의 분포를 나타내는 도.

도 5 는 종래의 반도체 기억장치의 구성을 나타내는 블록도.

도 6 은 도 5 의 로계 제어 신호 발생회로의 일부를 나타내는 회로도.

도 7 은 도 5 의 종래 장치에서의 동작을 나타내는 타이밍도.

도 8 은 종래 장치의 동작을 나타내는 타이밍도의 또다른 예.

※ 도면의 주요부분에 대한 부호의 설명 ※

1 : 내부 클록 발생회로 2 : 커맨드 디코더

3 : 내부 어드레스 발생회로 4 : 메모리 셀 어레이

5 : 로계 제어신호 발생회로 6 : 로 디코더

7 : 칼럼 디코더 8 : 센스 앰프회로

9 : 데이터 앰프회로 10 : 칼럼계 회로

11 : 입출력 회로 12 : 테스트 모드 판정회로

12a : 딜레이 회로 12c, 12e : NAND 회로

본 발명에 의한 반도체 기억장치는 복수의 비트선들과 복수의 비트선들에 수직으로 설치된 복수의 워드선들, 및 워드선들과 비트선들의 교점에 배치된 복수의 메모리 셀들을 구비하는 메모리 셀 어레이, 제어 신호가 여기된 상태에 있을 때 로 어드레스에 응답하여 복수의 워드선들중 소정의 워드선을 선택하여, 제어 신호가 여기되지 않은 상태가 될 때 모든 워드선들을 비선택 상태로 하는 로 디코더, 테스트 모드인지를 판정하여 테스트 신호를 발생시키는 테스트 모드 판정회로, 및 지시 신호에 응답하여 소정 시간 동안 제어 신호를 여기되지 않은 상태로 하는 제어 신호 발생회로를 구비하며, 이러한 제어 신호 발생회로는 테스트 신호의 발생에 응답하여 통상 동작에서보다 더 빨리 제어 신호를 여기되지 않은 상태로 변경시키는 수단을 구비한다.

이제, 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 도 1 은 본 발명에 의한 반도체 기억장치의 실시예의 구성을 나타내는 블록도이다. 도 1 에서, 도 5 의 종래 장치의 성분들과 동일한 성분들은 그에 대한 설명을 생략하기 위해 동일한 기호로 표시하였다. 즉, 내부 클록 발생회로 (1), 커맨드 디코더 (2), 내부 어드레스 발생회로 (3), 메모리 셀 어레이 (4), 로계 제어 신호 발생회로 (5), 로 디코더 (6), 칼럼 디코더 (7), 센스 앰프회로 (8), 데이터 앰프회로 (9), 칼럼계 회로 (10) 및 입출력 회로 (11) 는 도 5 에서의 종래 장치의 성분들과 각각 동일한 것이다.

또, 본 실시예에서는 커맨드 디코더 (2) 와 내부 어드레스 발생회로 (3) 로부터 데이터를 수신하여 동작 모드가 통상 모드인지 테스트 모드인지를 판정하고 동작 모드에 해당하는 테스트 신호를 로계 제어 신호 발생회로 (5) 에 출력시키는 테스트 모드 판정회로 (12) 가 설치되어 있다. 테스트 모드 판정회로 (12) 는 나중에 더 상세히 설명되는 바와 같이, 동작 모드가 테스트 모드인지를 판정했을 때 워드선을 비선택 상태로 하는 타이밍을 통상 모드의 경우보다도 빨리함으로써, 라이트 리커버리 타임 (tDPL) 을 전체적으로 악화시켜 tDPL에 대한 요구조건에 대처기 어려운 결함 센스 앰프나 결함 메모리 셀을 용이하게 불합격시킬 수 있도록 하는 것이다.

로계 제어 신호 발생회로 (5) 에서의 구성은 도 5 에서의 종래 장치의 구성과 부분적으로 상이하다, 즉 도 2 의 회로는 도 6 에 도시된 회로 대신에 채택된다. 상술한 바와 같은 워드선에 대한 선택 타이밍과 비선택 타이밍을 설정하기 위한 도 2 의 회로는, 이 실시예에서 딜레이 회로 (12a), 인버터 회로 (12b, 12d, 12f) 및 NAND 회로들 (12c, 12e) 로 이루어져 있다.

딜레이 회로 (12a) 와 NAND 회로 (12e) 에는 커맨드 디코더 (2) 로부터 신호 (RAS2B) 가 입력되고, 인버터 회로 (12d) 에는 테스트 모드 판정회로 (12) 로부터 TEST 신호가 입력되며, 로계 제어신호 발생회로 (5) 는 이들 신호에 응답하여 로 디코더 (6) 에 신호 (RAS3B) 를 출력한다. 여기서, 테스트 모드 판정회로 (12) 로부터의 TEST 신호는 통상 모드에서는 로우 레벨에 있고, 테스트 모드에서는 하이 레벨에 있으며, 통상 모드에서의 동작은 종래와 동일하다.

한편, 테스트 모드에서는 테스트 모드 판정회로 (12) 로부터 인버터 회로 (12d) 에 하이 레벨의 TEST 신호가 공급되고, 딜레이 회로 (12a) 와 인버터 회로 (12b) 가 무효가 되므로, 신호 (RAS2B) 의 상승에 대한 신호 (RAS3B) 의 상승이 빨리 일어나게 된다. 즉, 테스트 모드에서는 강제적으로 워드선을 비선택 상태로 하는 타이밍을 빠르게 하고, 라이트 리커버리 타임 (tDPL) 이 불리하게 된다.

다음에는 도 3 에 도시된 타이밍도를 참조하여, 본 발명의 동작을 설명한다. 여기서, 도 3 에서의 클록의 C1 사이클로부터 C3 사이클까지의 동작이 종래 장치의 해당 동작 (도 7) 과 동일하므로, 간단하게 설명한다. 도 3a 는 외부 클록 (CLK) 이고, 도 3b 는 커맨드 디코더 (2) 로부터의 커맨드이다. 또, 도 3j 는 테스트 모드 판정회로 (12) 로부터의 TEST 신호이다. 먼저, C1 사이클 전에 동작 모드가 테스트 모드로 설정되었다고 가정된다. 이에 따라, 테스트 모드 판정회로 (12) 는 도 3j 에 도시된 바와 같이 하이 레벨의 TEST 신호를 로계 제어신호 발생회로 (5) 에 출력한다.

여기서, 테스트 모드는 제품 출하전에 반도체 기억장치의 시험을 행하여 결함 센스앰프나 결함 메모리셀 등을 검출하는 동작 모드이다. 또, 통상 모드는 유저가 실제로 반도체 기억장치를 사용하는 동작 모드를 말한다. 테스트 모드 판정회로 (12) 는 상술한 바와 같이 커맨드 디코더 (2) 와 내부 어드레스 발생회로 (3) 로부터의 데이터에 기초하여 동작 모드를 판정한다. 이어지는 설명은 동작 모드가 테스트 모드라고 판정된 것으로 가정하여 행해진다. 또, 통상 모드에서의 테스트 모드 판정회로 (12) 는 로우 레벨에 있는 TEST 신호를 출력한다.

이제, 도 3a 에 나타낸 바와 같이 클록 (CLK) 의 C1 사이클의 상승시에 커맨드가 액티브 커맨드라고 가정하면, 도 3c 에 도시된 바와 같이 커맨드 디코더 (2) 로부터의 신호 (RAS2B) 가 로우 레벨로 하강하고, 계속해서 도 3d 에 도시된 바와 같이 로계 제어신호 발생회로 (5) 로부터의 신호 (RAS3B) 가 로우 레벨로 하강한다. 이것에 응답하여, 도 3e 에 나타낸 바와 같이 액티브 커맨드시에 내부 어드레스 발생회로 (3) 로부터 입력된 어드레스에 해당하는 워드선이 선택된다(하이 레벨).

워드선이 선택되면 워드선에 접속된 메모리 셀에서 데이터가 비트선 쌍(도 3f)을 통해 센스 앰프회로 (8) 로 판독되고 센스 앰프회로 (8) 에 의해 증폭된다. 그 다음, 클록의 C2 사이클의 상승시에 커맨드가 라이트 커맨드라고 가정하면, 어드레스 입력에 해당하는 칼럼 선택선 (1) 이 소정 시간 동안 하이 레벨이 되도록 선택된다(도 3g). 또, 라이트 커맨드 입력시에 DQ 단자에 입력된 데이터가 센스 앰프회로 (8) 내의 칼럼 선택선 (1) 에 의해 선택된 센스 앰프에 라이트되고, 동시에 그 라이트된 데이터는 비트선 쌍을 통하여 워드선에 의해 선택되는 메모리 셀에 라이트된다.

다음에, 클록의 C3 사이클의 상승시에 커맨드가 라이트 커맨드라면, 마찬가지로 이 때에 입력된 어드레스에 해당하는 칼럼 선택선 (2) 이 소정 시간 동안 하이 레벨로 선택된다. 또, 라이트 커맨드 입력시에 DQ 단자에 입력된 데이터가 센스 앰프회로 (8) 내의 칼럼 선택선 (2) 에 의해 선택된 센스 앰프에 라이트되고, 동시에 이 라이트된 데이터는 도 3h 에 도시된 바와 같이 비트선 쌍을 통해 워드선에 의해 선택되어 있는 메모리 셀에 라이트된다.

다음에, 클록의 C4 사이클의 상승시에 프리차지 커맨드로 되어있다면 도 3c 에 도시된 바와 같이 커맨드 디코더 (2) 로부터의 신호 (RAS2B) 가 하이 레벨로 상승한다. 이것에 동기하여, 도 3d 에 도시된 바와 같이 로계 제어 신호 발생회로 (5) 로부터의 신호 (RAS3B) 가 하이 레벨로 상승하고, 이에 응답하여 도 3e 에 나타낸 바와 같이 선택되어 있는 워드선이 로우 레벨로 하강하며, 비선택 상태로 된다.

여기에서, 본 실시예에서는 테스트 모드시에 도 2 의 인버터 회로 (12d) 에 하이 레벨의 TEST 신호 (도 3j) 가 입력되어 있으므로, 딜레이 회로 (12a) 의 지연 시간이 무효로 되어 있다. 이 때문에, 신호 (RAS3B) 의 상승이 빨라지고, 이에 응답하여 워드선을 비선택 상태 (로우 레벨) 로 하는 타이밍이 빨리 발생하게 된다. 즉, 도 3c, 도 3d 에 도시된 바와 같이 신호 (RAS2B) 의 상승으로부터 신호 (RAS3B) 의 상승까지의 시간이 단축되고, 메모리 셀로의 라이트 시간을 라이트 리커버리 타임 (tDPL) 을 실질적으로 변화시키지 않고 단축시킬 수 있다.

이와 같이, 본 실시예에서는 테스트 모드시에 라이트 리커버리 타임 (tDPL) 을 변화시키지 않고 라이트 시간이 단축될 수 있으므로, tCK 를 변화시키지 않고 TDPL 의 단축으로 인해 발생되는 유결함 센스앰프 또는 유결함 메모리 셀을 용이하게 검출할 수 있게 된다.

본 실시예에서, tDPL 이 실제로 단축되지 않을지라도 그것의 감소 방향으로 tDPL 을 가속시키는 것과 동일한 효과가 얻어지므로, tCK 를 단축시킬 필요가 없다. 따라서, tck 의 과도한 단축으로 인해 야기되는 다른 회로에서의 동작 불능을 방지할 수 있다.

또, 본 실시예에 의하면 긴 테스트 시간을 요하는 매우 복잡한 테스트 패턴을 사용해야만 결함이 검출될 수 있는 경우라도 짧은 테스트 패턴을 사용함으로써 유결함 메모리 셀 등을 검출할 수 있다.

또, tDPL 이 변경될 필요가 없으므로, 주파수 변경이 이루어질 수 없는 저 주파수 테스터를 이용하여 선별 테스트가 수행될 수 있다.

도 4 는 종래 장치와 본 실시예 사이의 tDPL 을 단축시킴으로써 발생되는 불량 비트 분포의 비교를 나타낸다. 가로축은 tDPL값이고 세로축은 불량 비트수이다. 점선으로 된 곡선과 실선으로 된 곡선은 각각, 종래 장치와 본 실시예에 대한 테스트 모드에서의 분포를 나타낸다. 도 4 로부터 명백한 바와 같이, 일반적인 경향은 불량 비트의 분포가 tDPL치가 더 큰 쪽으로 이동하는 것이다.

상술한 바와 같이 본 발명에 의하면, 테스트 모드에서 워드선을 비선택 상태로 하는 타이밍을 통상 모드에서보다 더 빨리 발생하도록 설정하고 라이트 리커버리 타임 (tDPL) 을 단축시킴으로써 발생되는 유결함 센스 앰프와 유결함 메모리 셀을 tDPL 을 실제로 변경시키지 않고 용이하게 검출할 수 있다.

비록, 본 발명이 특정 실시예를 참조하여 설명되었지만, 한정적인 의미로 해석되어서는 않된다. 본 발명의 설명을 참조하여 기재된 실시예의 다양한 변형이 이루어질 수 있음은 당업자들에게 명백한 것이다. 그러므로, 첨부된 청구항들은 본 발명의 범위 내에서 어떠한 변형들이나 실시예들도 포함할 것으로 고려된다.

Claims

복수의 비트선들, 상기 복수의 비트선들에 수직으로 설치된 복수의 워드선들, 및 상기 비트선들과 상기 워드선들의 교점에 배치된 복수의 메모리 셀들을 구비하는 메모리 셀 어레이,

제어 신호가 여기된 상태에 있을 때 로 어드레스에 응답하여 상기 복수의 워드선들중 소정의 워드선을 선택하여, 상기 제어 신호가 여기되지 않은 상태가 될 때 모든 워드선들을 비선택 상태로 하는 로 디코더,

상기 장치가 테스트 모드인지를 판정하여 테스트 신호를 발생시키는 테스트 모드 판정회로, 및

상기 제어 신호를 여기되지 않은 상태로 하고, 지시 신호에 응답하여 소정 시간 동안 그 상태로 유지시키는 제어 신호 발생회로를 구비하며,

상기 제어 신호 발생회로에는 통상 동작에서보다 더 빨리 테스트 신호의 발생에 응답하여 상기 제어 신호를 여기되지 않은 상태로 변경시키는 수단이 제공되는 것을 특징으로 하는 반도체 기억장치.
제 1 항에 있어서,

상기 제어신호 발생회로는 상기 테스트 신호의 인가에 응답하여 상기 지시 신호를 그대로 출력하는 것 또는 소정 시간 동안 상기 지시 신호를 지연시켜 출력하는 것중 하나를 선택하는 수단을 구비하는 것을 특징으로 하는 반도체 기억장치.
제 2 항에 있어서,

소정 시간 동안 상기 지시 신호를 지연시키는 딜레이 회로, 상기 딜레이 회로로부터의 지연된 신호 출력과 상기 테스트 신호를 입력으로 갖는 제 1 논리 게이트, 및 상기 제 1 논리 게이트의 출력과 상기 지시 신호를 입력으로 갖는 제 2 논리 게이트를 포함하는 것을 특징으로 하는 반도체 기억장치.
제 2 항에 있어서,

상기 지시 신호는 로 어드레스 스트로브 신호인 것을 특징으로 하는 반도체 기억장치.