JP2008059718A - 半導体記憶装置 - Google Patents

Abstract

【課題】テストモード時にアドレスを非固定状態にする回路を提供し、ＮＯＲ型フラッシュメモリ等について、Ｒｅａｄテストによってアドレス多重選択の不良モードの検出を可能とすることを目的とする。
【解決手段】本発明の一実施形態においては、入力されたアドレス情報に基づいて内部アドレスを生成する内部アドレス生成回路３と、第１内部アドレス制御信号を生成し、一定時間の経過に伴って前記第１内部アドレス制御信号を所定のレベルに固定する機能を有する内部アドレス制御信号発生部４と、所定のコマンドの入力に対応して第２内部アドレス制御信号を生成する第２内部アドレス制御信号発生部１１と、前記第１内部アドレス制御信号と前記第２内部アドレス制御信号のいずれかを前記内部アドレス生成回路３に伝送するＯＲゲートトランジスタ１２を有する内部アドレス制御信号選択回路１０とを備える半導体記憶装置１００が提供される。
【選択図】 図1

Description

本発明は、半導体記憶装置、特にＮＯＲ型フラッシュメモリ及びＳＲＡＭのスクリーニングテストにおいて使用される技術に関する。

半導体記憶装置の出荷時のスクリーニングテストにおいては、アドレス多重選択と呼ばれる不良モードの検出を目的として、一般にＲｅａｄテストと呼ばれるテストが行われる。

また、大規模かつ複雑な半導体集積回路のテストの困難性を解決するテスト容易化手法の一つとして、特許文献１に示されたようなＢｕｉｌｔ Ｉｎ Ｓｅｌｆ Ｔｅｓｔ（組み込み自己テスト。以下、ＢＩＳＴと記す。）制御回路を半導体記憶装置自身に組み込むことも行われる。

しかし、オートマチックスリープ機能を有するＮＯＲ型フラッシュメモリやＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）においては、テスターやＢＩＳＴ制御回路でテストする場合、前記オートマチックスリープ機能が働き内部アドレスが一定時間を越えると固定されるモードになるため、テスト結果上、不良モードの発生に起因するアドレス多重選択と同じ状態が起きるためＲｅａｄテストでは不良モードの検出ができなくなってしまう。
特開２００４-２９４２２４号公報

本発明は、テストモード時に内部アドレス制御信号を非固定状態にする回路を提供し、ＮＯＲ型フラッシュメモリやＳＲＡＭ及びＢＩＳＴ制御回路を有するＮＯＲ型フラッシュメモリやＳＲＡＭのテスト時において、Ｒｅａｄテストによってアドレス多重選択の不良モードの検出を可能とすることを目的とする。

本発明の一実施形態においては、入力されたアドレス情報に基づいて内部アドレスを生成する内部アドレス生成回路と、第１内部アドレス制御信号を生成し、一定時間の経過に伴って前記第１の内部アドレス制御信号を所定のレベルに固定する機能を有する内部アドレス制御信号発生部と、所定のコマンドの入力に対応して第２内部アドレス制御信号を生成する第２内部アドレス制御信号発生部と、前記第１内部アドレス制御信号と前記第２内部アドレス制御信号のいずれかを前記内部アドレス生成回路に伝送するＯＲゲートトランジスタを有する内部アドレス制御信号選択回路とを備える半導体記憶装置が提供される。

本発明の一実施形態によって、テストモード時に内部アドレス制御信号を非固定状態にする回路が提供され、ＮＯＲ型フラッシュメモリやＳＲＡＭ及びＢＩＳＴ制御回路を有するＮＯＲ型フラッシュメモリやＳＲＡＭのテスト時において、Ｒｅａｄテストによってアドレス多重選択の不良モードの検出が可能となる。

半導体記憶装置の出荷時のテストにおいては、半導体記憶装置のメモリセルに対して所定の書き込み読み出しを行う一般にＲｅａｄテストと呼ばれるテストが行われる。このＲｅａｄテストにおいては、製造工程において異常な高抵抗が載ることに起因して発生するアドレス多重選択と呼ばれる不良モードの検出が目的の一つとされる。

Ｒｅａｄテストは、所定のテスターを用いて概略次のような手順で行われる。まず、前記テスターにテストすべき半導体記憶装置をセットする。通常テスターは、テスト結果を分析する関係上フェイルメモリを備え、前記フェイルメモリにテストする半導体記憶装置のメモリセルに対応したＦａｉｌ Ｍｅｍｏｒｙアドレスが割り当てられる。即ち、メモリセルは半導体記憶装置内の複数のワード線及び複数のビット線の交差点に配置されるため、テスターにおいては、テストする半導体記憶装置のメモリセル又は前記メモリセルが複数個で構成されるメモリセルブロックを単位にして不良箇所を把握する。そのため、前記Ｆａｉｌ Ｍｅｍｏｒｙアドレスを割り当て、不良箇所を把握し易くしている。従って、前記Ｆａｉｌ Ｍｅｍｏｒｙアドレスは、基本的にワード線及びビット線を基準にして割り当てられる。

テストプログラム及びテスト対象メモリセル又はメモリセルブロックのアドレスに対応したＦａｉｌ Ｍｅｍｏｒｙアドレスをテスターに入力する。入力されたアドレスは、外部アドレスとしてテストされる半導体記憶装置に伝送される。前記テスターに入力された外部アドレスは、テストされる半導体記憶装置内部にて、メモリセル又はメモリセルブロックに対応した内部アドレスに変換されて、目的のメモリセル又はメモリセルブロックが選択される。

目的のメモリセル又はメモリセルブロックが選択されたら、所定のデータを書き込む。この書き込みによってＬレベルのＦｉｘ信号（または、ＨレベルのＦｉｘ信号であってもよい）が印加されることになる。同様にして、テストする半導体記憶装置の全てのメモリセル又はメモリセルブロックに対して所定のデータを書き込む。

続いて、テスターにテストするＦａｉｌ Ｍｅｍｏｒｙアドレスを入力して、書き込みと同様に目的のメモリセル又はメモリセルブロックを選択し、前記書き込みデータの読出しを行なう。

上記のような方法によってデータを書き込み、その後データを読み出して、書込んだデータと読出したデータとの一致又は不一致を検査する。読出したデータと書込んだデータとを比較して不一致となる場合は、不良品とされる。一方、読出したデータが期待値（即ち、書込みデータに対応した数値）と一致していれば、良品とされる。以上のような方法によってスクリーニングテストが行われる。

ところで、ＮＯＲ型フラッシュメモリやＳＲＡＭは、オートマチックスリープと呼ばれる機能を有している。即ち、低消費電力化を図るため、ある一定時間を超えるとデバイス内部でのアドレスをＦｉｘＬ又はＦｉｘＨに固定する機能である。前記機能は、リード動作中の消費電力を抑える機能で、非同期リード時は、アドレス入力が一般的に１５０ｎｓ以上の間変化しないときにデバイスが自動的にスリープモードとなり、電流はスタンバイ電流になり、これに伴いデバイス内部の内部アドレス制御信号（ＤＥＣＥＮ）が強制的にＦｉｘＬ又はＦｉｘＨに固定される機能である。アドレスを変化させるとスリープモードは自動的に解除され、変化したアドレスのデータが出力される。「Ｌ」レベルに固定するか「Ｈ」レベルに固定するかは、デバイスによって予め定められているが、かかる固定によって、デバイス内部で電力消費を抑制しているのである。

本発明の一実施形態においては、所定の時間が経過するとデバイス内部の内部アドレス制御信号（ＤＥＣＥＮ）を強制的に「Ｌ」レベル又は「Ｈ」レベルに固定してしまうＮＯＲ型フラッシュメモリやＳＲＡＭにおいて、Ｒｅａｄテストによってアドレス多重選択（選択不良）の不良モードを検出し、故障の有無を判定することができる。なお、本実施形態は、本発明の一実施形態であり、本発明はこれに限定されるわけではない。また、本発明の効果は、一定時間経過によってデバイス内部の内部アドレス制御信号（ＤＥＣＥＮ）を「Ｌ」又は「Ｈ」に固定する機能を有するデバイスであれば、半導体記憶装置はＮＯＲ型フラッシュメモリ及びＳＲＡＭに限定されない。

以下、本発明の一実施形態に係る半導体記憶装置について、図を基に説明する。
図１は、本発明の一実施形態に係るＮＯＲ型フラッシュメモリの概略構成図である。図１に示すように、本発明の一実施形態に係る半導体記憶装置１００は、概略メモリセルアレイ１、デコーダ２、内部アドレス生成回路３、内部アドレス制御信号発生部４、内部アドレス制御信号選択回路１０で構成され、テスト時には外部のテスター２０によってテストが行われる。

メモリセルアレイ１は、ｍ個のブロック（ＢＬＯＣＫ０、ＢＬＯＣＫ１・・・ＢＬＯＣＫｍ）に分割されている。ここで「ブロック」とは、データ消去の最小単位である。そして各ブロックＢＬＯＣＫ０〜ＢＬＯＣＫｍは、ｋ個のＮＯＲセルユニット０〜ｋで構成され、各ＮＯＲセルユニットは、複数のメモリセルが並列に接続されて構成される。これらｋ個のメモリセルが「ページ」という単位を構成する。

デコーダ２は、図１においては図示していないが、複数のロウデコーダ及び複数のカラムデコーダから構成される。前記複数のロウデコーダは、それぞれがワード線に接続され、外部アドレスに基づいて内部アドレス生成回路３で生成された信号を受けて、書き込み時、消去時にそれぞれのワード線に所定の電圧を印加することで目的のワード線を選択する。前記複数のカラムデコーダは、それぞれがビット線に接続され、外部アドレスに基づいて内部アドレス生成回路３で生成された信号を受けて、書き込み時、消去時にそれぞれのビット線に所定の電圧を印加することで目的のビット線を選択する。

デコーダ２は、上述したようにワード線及びビット線を介してメモリセルアレイ１に接続され、テスター等の外部装置から伝達される外部アドレス及び内部アドレス生成回路３から伝達されるアドレス情報に基づいて、目的のメモリセルに接続するワード線及びビット線を選択し、選択した前記ワード線及び前記ビット線に対して所定の電圧を印加して、目的のメモリセルに対して書き込み、消去等を行う。

内部アドレス生成回路３は、一端がデコーダ２に接続され、他端が内部アドレス制御信号選択回路１０に接続される。また、内部アドレス生成回路３には、テスター２０より外部アドレスが伝達される。

内部アドレス生成回路３は、テスター２０から伝達される外部アドレスを内部アドレスに変換し、目的のメモリセルを選択する内部アドレス信号を生成して、デコーダ２に伝送する。メモリセルは、ワード線とビット線の交差点に形成されるため、それぞれが交差する複数のワード線及び複数のビット線を指定することによって目的のメモリセルを特定することができる。従って、外部から入力されるアドレス情報をワード線及びビット線で特定する内部アドレスに変換するとともに、目的のメモリセルを指定する内部アドレスを生成して伝達するのである。

内部アドレス制御信号発生部４は、内部アドレス制御信号選択回路１０に接続される。前記内部アドレス制御信号発生部４は、第１内部アドレス制御信号（ＤＥＣＥＮ１）を生成し、前記内部アドレス制御信号選択回路１０を介して内部アドレス生成回路３に伝達する。ここで、本発明の一実施形態に係る半導体記憶装置１００は、ある一定時間を超えるとデバイス内部でのアドレスをＦｉｘＬ又はＦｉｘＨに固定する第１内部アドレス制御信号（ＤＥＣＥＮ１）を生成する機能を有する。本実施例においては前記内部アドレス制御信号発生部４が、この役割を果たしている。但し、本発明の一実施例はこれに限定されるわけではない。

通常のモード（テストモードでないモード）においては、半導体記憶装置１００は、内部アドレス制御信号発生部４が生成する第1内部アドレス制御信号（ＤＥＣＥＮ１）に基づいて制御される。即ち、内部アドレス制御信号選択回路１０を介して伝達される前記第1内部アドレス制御信号（ＤＥＣＥＮ１）を受信した内部アドレス生成回路３が、該第１内部アドレス制御信号（ＤＥＣＥＮ１）及び外部から入力される外部アドレスに基づいて、目的のメモリセルを選択するための内部アドレス信号を生成してデコーダ２に伝達し、前記内部アドレス信号を受けたデコーダ２が、指定された内部アドレスに基づいて目的のワード線及びビット線を選択して所定の電圧を印加することで、目的のメモリセルが選択される。

内部アドレス制御信号選択回路１０は、第２内部アドレス制御信号発生部１１とＯＲゲートトランジスタ１２から構成される。本発明の一実施形態に係る半導体記憶装置は、この内部アドレス制御信号選択回路１０を有することを特徴とする。

まず、内部アドレス制御信号選択回路１０の構成要素について説明する。第２内部アドレス制御信号発生部１１は、テストモード時において、テスター２０からのコマンドを受けて、第２内部アドレス制御信号（ＤＥＣＥＮ２）を生成する。該第２内部アドレス制御信号（ＤＥＣＥＮ２）は、内部アドレス生成回路３に対して外部から入力される外部アドレスに基づき内部アドレス信号を生成するように命じる信号である。また、前記２内部アドレス制御信号（ＤＥＣＥＮ２）は、内部アドレス制御信号発生部４で生成される第１内部アドレス制御信号（ＤＥＣＥＮ１）と異なり、一定レベルを維持する信号であり、所定の時間が経過しても「Ｌ」レベル又は「Ｈ」レベルに固定されることがない信号である。

内部アドレス制御信号選択回路１０内に設けられたＯＲゲートトランジスタトランジスタ１２は、一端が上述した内部アドレス制御信号発生部４に接続され、他端が前記第２内部アドレス制御信号発生部１１に接続され、もう一端が内部アドレス生成回路３に接続される。該ＯＲゲートトランジスタ１２は、前記内部アドレス制御信号発生部４からの前記第１内部アドレス制御信号（ＤＥＣＥＮ１）又は前記第２内部アドレス制御信号発生部１１からの前記第２内部アドレス制御信号（ＤＥＣＥＮ２）を前記内部アドレス生成回路３に伝達する。ＮＯＲ型フラッシュメモリやＳＲＡＭにおいては、所定の時間が経過すると、内部アドレス制御信号発生部４において第１内部アドレス制御信号(ＤＥＣＥＮ１)を「Ｌ」レベル（即ち、ＦｉｘＬ）又は「Ｈ」レベル（即ち、ＦｉｘＨ）に固定して消費電力を抑制している。しかし、本発明の一実施形態に係る半導体記憶装置は、前記第１内部アドレス制御信号が固定されても、前記ＯＲゲートトランジスタ１２が第２内部アドレス制御信号発生部１１からの一定レベルの第２内部アドレス制御信号（ＤＥＣＥＮ２）を常に内部アドレス生成回路３に伝達する。

上述したような機能を有する第２内部アドレス制御信号発生部１１とＯＲゲートトランジスタ１２を有する内部アドレス制御信号選択回路１０は、テストモード時にテスター２０からのコマンドを受けて、内部アドレス生成回路３に対して第２内部アドレス制御信号（ＤＥＣＥＮ２）を生成して伝送し続ける。従って、ＮＯＲ型フラッシメモリやＳＲＡＭのオートマチックスリープ機能が働いて、第１内部アドレス制御信号発生部４において第１内部アドレス制御信号（ＤＥＣＥＮ１）がＦｉｘＬ又はＦｉｘＨに固定されても、前記第２内部アドレス制御信号（ＤＥＣＥＮ２）が供給され続けるため、内部アドレス生成回路３において、外部アドレスの切り替わりに対応して内部アドレスが適切に切替えられる。従って、ＮＯＲ型フラッシュメモリやＳＲＡＭにおいても、Ｒｅａｄテストによってアドレス多重選択の選択不良の検出が可能となる。

ここで、テスター２０は、半導体記憶装置１００の動作を検査する装置であり、前記テスター２０によって前記半導体記憶装置１００の故障箇所の検出ができる。図１においてはテスター２０の詳細構成の図示を省略しているが、テスター２０は、概略以下のような構成である。テスト全体を制御する制御部、テストされる半導体記憶装置１００と接続され、制御部からの指示に基づいてテスター２０と半導体記憶装置１００とのデータの伝達を行うテスト部、テストされる半導体記憶装置１００からのテスト結果（Ｆａｉｌデータ）を記憶するフェイルメモリ、テストされる半導体記憶装置１００のテスト箇所を特定するアドレス発生回路等である。

テストされる半導体記憶装置１００は、前記テスター２０にセットされ、テスター２０からテスト箇所を指定する外部アドレス及びテスト用のテストデータが提供される。また、前記テスター２０は、テスト開始に当たって、前記半導体記憶装置に対してテストモードで動作することを命じるコマンドを発する。上述したように、前記コマンドを受けた内部アドレス制御信号選択回路１０は、内部の第２内部アドレス制御信号発生部１１において第２内部アドレス制御信号（ＤＥＣＥＮ２）を生成し、内部アドレス生成回路３に伝達する。

また、テスター２０は、予め設定されたテストプログラムをメモリセルアレイ１に伝達して所定のテストを行い、前記メモリセルアレイ１からテスト結果（Ｆａｉｌデータ）を受けて、テストによって不良と検出されたメモリセル又はメモリセルブロックを記憶する。

ここで、ＮＯＲ型フラッシュメモリ又はＳＲＡＭ等の、アドレス多重選択の不良モード、及び一定時間が経過し内部アドレス制御信号（ＤＥＣＥＮ）が「Ｌ」レベル又は「Ｈ」レベルに固定された場合の外部アドレスと内部アドレスの切替わりについて説明する。図３及び図４は、ＮＯＲ型フレッシュメモリのテスト時のアドレス多重選択を例示的に示すタイミングチャート図である。また、図５は、ＮＯＲ型フラッシュメモリにおける短周期でのＲｅａｄ時の外部アドレスと内部アドレスの切替りを示すタイミングチャート図である。図６は、ＮＯＲ型フラッシュメモリにおける長周期でのＲｅａｄ時の外部アドレスと内部アドレスの切替りを示すタイミングチャート図である。

図３において、Ｍ７３Ｂｂ、Ｍ７４Ｂａ、Ｍ７４Ｂｂは、ビット線を示す。また、図４において、ＷＬ２４Ｆ、ＷＬ２５０、ＷＬ２５１は、ワード線を示す。図３において、ビット線はＭ７４ＢａとＭ７４Ｂｂが対になっている。ビット線Ｍ７３Ｂｂについても、ビット線Ｍ７３Ｂａと対になっているが、説明上省略して表示している。

アドレス多重選択とは、本来外部アドレスの切替りに対応して切替るべき内部アドレスが、製造工程で高抵抗が載ることによって所定時間内に切り替わりが完了せず、一方が切替ったにも拘らず他方の切替えが遅れ、本来選択すべきメモリセルと、本来選択が終了し非選択に切替るべきメモリセルが、そのまま選択状態のままにあることにより、同時に複数のメモリセルが選択状態となる不良が発生することを言う。

内部アドレスの切替えは、電圧の切替えによって行われる。従って、高抵抗が載った場合、電圧を「Ｌ」レベルから「Ｈ」レベルに切替る際には電圧を上げることになるが、高抵抗が載っているため抵抗の影響により電位を「Ｌ」から「Ｈ」に所定時間内で引き上げることができず、ダラダラと引きあがる。これに対して、電圧を「Ｈ」レベルから「Ｌ」レベルに切替る場合は、高抵抗の影響がないため所定時間内で切替る。従って、切替えにおいてタイムラグが生じることになり、二つのアドレスが選択された状態の選択不良が発生する。この現象は、ワード線の選択においても、またビット線の選択においても発生する。

図３に基づいて、ビット線の多重選択について説明する。図３のタイミングｔ１において、ビット線対Ｍ７３Ｂa(図示せず)及びＭ７３Ｂｂに印加される電圧が、「Ｈ」レベルから「Ｌ」レベルに、ビット線対Ｍ７４Ｂａ及びＭ７４Ｂｂを「Ｌ」レベルから「Ｈ」レベルに切替るアドレス制御信号に対応して、Ｍ７３Ｂｂの電圧が「Ｈ」レベルから「Ｌ」レベルに切替る。一方、同様に「Ｌ」レベルから「Ｈ」レベルに切替るべきビット線Ｍ７４Ｂａ、Ｍ７４Ｂｂについては、Ｍ７４Ｂｂは対応して切替るものの、Ｍ７４Ｂａは切替えがスムーズに行われず、タイミングｔ２まで切替えに時間がかかっている。この状態がアドレス多重選択２００である。タイミングｔ１において、本来なら「Ｈ」レベルにあるべきビット線Ｍ７４Ｂａの電圧は、まだ「Ｌ」レベルにあり、一方「Ｈ」レベルから「Ｌ」レベルに切替るべきビット線Ｍ７３Ｂｂは、切替えに応じて正しく切替っている。従って、本来、異なるレベルの電圧であるべきビット線Ｍ７３ＢｂとＭ７４Ｂａが同じレベルとなり、選択不良が発生する。

ワード線のアドレス多重選択について説明する。図４のタイミングｔ１において、ワード線ＷＬ２５１が選択され、ワード線ＷＬ２５１に印加される電圧が「Ｌ」レベルから「Ｈ」レベルに切替る。タイミングｔ２において、ワード線の選択がワード線ＷＬ２５１からワード線ＷＬ２５０に切替えられることに対応して、ワード線ＷＬ２５１に印加される電圧が「Ｈ」レベルから「Ｌ」レベルに、ワード線ＷＬ２５０に印加される電圧が「Ｌ」レベルから「Ｈ」レベルに切替る。切替えは、ワード線を選択する内部アドレス制御信号を切替ることで行われる。ここで、一般に「０」レベルの電圧を「１」レベルに切替る（「０」レベルの電圧を「１」レベルに引き下げる）ことでワード線を選択し、一方「１」レベルの電圧を「０」レベルに切替る（「１」レベルの電圧を「０」レベルに引き上げる）ことで非選択とすることが行われる。従って、図４のタイミングｔ２においてはワード線ＷＬ２５０を選択するために、対応する内部アドレス制御信号は「０」レベルから「１」レベルに引き下げられる。一方選択が終了するワード線ＷＬ２５１に対応する内部アドレス制御信号は「０」レベルから「１」レベルに引き下げられる。

図４のタイミングｔ３において、ワード線ＷＬ２５０が非選択とされ（即ち印加される電圧が「Ｈ」レベルから「Ｌ」レベルに切替る）、一方ＷＬ２４Ｆが選択とされる（即ち印加される電圧が「Ｌ」レベルから「Ｈ」レベルに切替る）。この制御は、ワード線ＷＬ２５０のアドレス制御信号を「１」レベルから「０」レベルに引き上げ、一方ワード線ＷＬ２４Ｆの内部アドレス制御信号は「０」レベルから「１」レベルに引き下げることでなされる。しかし、高抵抗が載っていることに起因して、ワード線２５０の内部アドレス制御信号を「１」レベルから「０」レベルに引き上げることが所定時間内にできない結果、ワード線２５０の非選択への切替りがタイミングｔ５で開始され、タイミングｔ６で切替りが終了する。本来タイミングｔ３で切替りが終了すべきものが、タイミングｔ６まで終了しない状態となる。従って、この間ワード線２４Ｆとワード線２５０が選択状態となってしまう。これがワード線のアドレス多重選択２００である。

上述した、いわゆる多重選択と呼ばれる不良が発生する原因について説明する。ＮＯＲ型フラッシュメモリやＳＲＡＭはオートマチックスリープ機能と呼ばれる機能を有し、消費電力を抑制するためにある一定時間が経過するとデバイス内部での内部アドレス制御信号（ＤＥＣＥＮ）は、ＦｉｘＬ又はＦｉｘＨに固定される。ＮＯＲ型フレッシュメモリにおいては、数百ｎｓ（一般的には１５０ｎｓ）を経過すると前記の固定が行われる。ＳＲＡＭも所定の時間に差があるものの一定時間（数百ｎｓ）経過すると内部アドレス制御信号（ＤＥＣＥＮ）の固定が行われる点は同様である。

ＮＯＲ型フラッシュメモリは、短周期（ここでは、１５０ｎｓより短い周期）のクロックで動作している限り、内部アドレス制御信号（ＤＥＣＥＮ）は、ＦｉｘＬ又はＦｉｘＨに固定されることがない。従って図５に示すように、短周期のクロックで動作している場合、内部アドレス制御信号（ＤＥＣＥＮ）は、一旦立ち上がると動作をキープする。この状態で外部アドレスが切替った場合について図５を基に説明する。図５においては、外部アドレスａ１（６）に内部アドレスｂ１（８）が対応し、外部アドレスａ２（７）に内部アドレスｂ２（９）が対応する。

図５のタイミングｔ１において、それまで「Ｈ」レベルであった外部アドレスａ１(６)を「Ｌ」レベルに、「Ｌ」レベルであった外部アドレスａ２（７）を「Ｈ」レベルに切替る指示に応じて、内部アドレスｂ１（８）、ｂ２（９）は、それまで「Ｈ」レベルであった内部アドレスｂ１（８）を「Ｌ」レベルに、それまで「Ｌ」レベルであった内部アドレスｂ２（９）を「Ｈ」レベルに切替る指示が出される。

前記指示によって、タイミングｔ２において、外部アドレスａ１（６）が「Ｈ」から「Ｌ」に、外部アドレスａ２（７）が「Ｌ」から「Ｈ」に切替り、これに対応して内部アドレスｂ１（８）が「Ｈ」から「Ｌ」に、内部アドレスｂ２（９）が「Ｌ」から「Ｈ」に切替る。

更にタイミングｔ３において、それまで「Ｈ」レベルであった外部アドレスａ２（７）を「Ｌ」レベルに、「Ｌ」レベルであった外部アドレスａ１（６）を「Ｈ」レベルに切替る指示に応じて、内部アドレスｂ１（８）、ｂ２（９）についても、それまで「Ｈ」レベルであった内部アドレスｂ２（９）を「Ｌ」レベルに、それまで「Ｌ」レベルであった内部アドレスｂ１（８）を「Ｈ」レベルに切替る指示が出される。

前記指示によって、タイミングｔ４において、外部アドレスａ１（６）が「Ｌ」から「Ｈ」に、外部アドレスａ２（７）が「Ｈ」から「Ｌ」に切替り、これに対応して内部アドレスｂ１（８）が「Ｌ」から「Ｈ」に、内部アドレスｂ２（９）が「Ｈ」から「Ｌ」に切替る。以下タイミングｔ５において外部アドレスを切替る指示が出され前記の切替えが行われる。

このように、ＮＯＲ型フラッシュメモリが短周期のクロックで動作している場合には、内部アドレス制御信号(ＤＥＣＥＮ)が固定されることがなく、内部アドレスｂ１（８）、ｂ２（９）は、外部アドレスａ１（６）、ａ２（７）に対応して切替る。

一方、ＮＯＲ型フラッシュメモリが長周期（ここでは、１５０ｎｓより長い周期）で動作している場合、内部アドレス制御信号（ＤＥＣＥＮ）は、所定の時間（ここでは、１５０ｎｓ）が経過するとＦｉｘＬ又はＦｉｘＨに固定される。この状態で外部アドレスが切替った場合について図６を基に説明する。図６においては、外部アドレスａ１（６）に内部アドレスｂ１（８）が対応し、外部アドレスａ２（７）に内部アドレスｂ２（９）が対応する。

図６のタイミングｔ１において、それまで「Ｈ」レベルであった外部アドレスａ１（６）を「Ｌ」レベルに、「Ｌ」レベルであった外部アドレスａ２（７）を「Ｈ」レベルに切替る指示に対応して、内部アドレスｂ１（８）、ｂ２（９）を、それまで「Ｈ」レベルであった内部アドレスｂ１（８）を「Ｌ」レベルに、それまで「Ｌ」レベルであった内部アドレスｂ２（９）を「Ｈ」レベルに切替る指示が出される。

前記指示によって、タイミングｔ２において、外部アドレスａ１（６）が「Ｈ」から「Ｌ」に、外部アドレスａ２（７）が「Ｌ」から「Ｈ」に切替り、これに対応して内部アドレスｂ１（８）が「Ｈ」から「Ｌ」に、内部アドレスｂ２（９）が「Ｌ」から「Ｈ」に切替る。内部アドレス制御信号（ＤＥＣＥＮ）は、長周期のクロックで動作しているため、所定の時間（ここでは、１５０ｎｓ）が経過するとＦｉｘＬ又はＦｉｘＨに固定される。図６のタイミングｔ１においては、ＦｉｘＬに固定された状態である。しかし、前記外部アドレスの切替え指示に対応して内部アドレス制御信号（ＤＥＣＥＮ）が立ち上がり「Ｈ」レベルに遷移する。

タイミングｔ３は、タイミングｔ２から１５０ｎｓ経過した時点である。従ってタイミングｔ３において、内部アドレス制御信号（ＤＥＣＥＮ）は、外部アドレスが切り替わっていないにも拘わらず、強制的にＦｉｘＬに固定される。

前記内部アドレス制御信号（ＤＥＣＥＮ）が強制的にＦｉｘＬに固定されることに伴い、それまで「Ｈ」レベルであった内部アドレスｂ２（９）は、「Ｌ」レベルに遷移し、タイミングｔ４において「Ｌ」レベルになる。一方、それまで「Ｌ」レベルであった内部アドレスｂ１（８）は、「Ｌ」レベルを維持する。従って、タイミングｔ４においては、内部アドレスｂ１（８）及びｂ２（９）は、いずれも「Ｌ」レベルとなる。

タイミングｔ５において、それまで「Ｌ」レベルであった外部アドレスａ１（６）を「Ｈ」レベルに、「Ｈ」レベルであった外部アドレスａ２（７）を「Ｌ」レベルに切替る指示に応じて、内部アドレスｂ１（８）、ｂ２は、それまで「Ｌ」レベルであった内部アドレスｂ１（８）を「Ｈ」レベルに、それまで「Ｈ」レベルであった内部アドレスｂ２（９）を「Ｌ」レベルに切替る指示が出される。これに伴って、タイミングｔ６において、外部アドレスの切替りの指示に対応して内部アドレス制御信号（ＤＥＳＥＮ）が立ち上がり、それまで「Ｌ」レベルであった内部アドレスｂ１（８）は「Ｈ」レベルに遷移する。一方、内部アドレスｂ２（９）は、既にタイミングｔ４において内部アドレス制御信号（ＤＥＣＥＮ）の強制的なＦｉｘＬへの固定に伴って「Ｌ」レベルに遷移しているため、対応する外部アドレスａ２（７）が「Ｈ」レベルから「Ｌ」レベルに遷移することに対応して切替りが行われるべきにも拘わらず、切替えが生じないこととなる。

タイミングｔ５及びタイミングｔ６において、外部アドレスａ２（７）が遷移しているにも拘らず対応する内部アドレスｂ２（９）の切替えが発生しないことは、高抵抗による不良モードがある場合と同一の現象（アドレス選択不良）であるため、テストの際に不良と判断されることになる。

タイミングｔ６から１５０ｎｓが経過したタイミングｔ７において、再び強制的に内部アドレス制御信号（ＤＥＣＥＮ）がＦｉｘＬに固定される。これに伴い、「Ｈ」レベルであった内部アドレスｂ１（８）が「Ｌ」レベルに遷移を始め、タイミングｔ８において「Ｌ」レベルに遷移する。一方、それまで「Ｌ」レベルであった内部アドレスｂ２（９）は、「Ｌ」レベルを維持する。従って、タイミングｔ８においては、内部アドレスｂ１（８）及びｂ２（９）は、いずれも「Ｌ」レベルとなる。

タイミングｔ９において、それまで「Ｈ」レベルであった外部アドレスａ１（６）を「Ｌ」レベルに、「Ｌ」レベルであった外部アドレスａ２（７）を「Ｈ」レベルに切替る指示に応じて、内部アドレスｂ１（８）、ｂ２（９）は、それまで「Ｈ」レベルであった内部アドレスｂ１（８）を「Ｌ」レベルに、それまで「Ｌ」レベルであった内部アドレスｂ２（９）を「Ｈ」レベルに切替る指示が出される。これに伴って、内部アドレスｂ２（９）は「Ｈ」レベルに遷移を開始し、一方、内部アドレスｂ１（８）は、既にタイミングｔ８において内部アドレス制御信号（ＤＥＣＥＮ）の強制的なＦｉｘＬへの固定に伴って「Ｌ」レベルに遷移しているため、対応する外部アドレスａ１（６）が「Ｈ」レベルから「Ｌ」レベルに遷移することに対応して切替りが行われるべきにも拘わらず、切替えが生じないこととなる。

一般的にデバイス内部に高抵抗がのった場合、アドレス多重選択と呼ばれる選択不良が発生することは、図３を用いて説明したとおりであるが、デバイスがオートマチックスリープ状態に入った場合、外部アドレスの切替りに対応して切替るべき内部アドレス信号（ＤＥＣＥＮ）が、全て「Ｌ」レベルからの立ち上がりとなって、外部アドレスの切替りに内部アドレス（ＤＥＣＥＮ）が対応して切替らない状態は、Ｒｅａｄテストにおいて外形的にはアドレス多重選択と同様の状態として把握される。従って、被テスト半導体メモリが、アドレス多重選択の選択不良を抱えたデバイスなのか（即ち、テスト不合格のデバイス）否かを、Ｒｅａｄテストで把握できないことになり、別途異なるテストが必要になって、効率的なテストの障害となるのである。

本発明の第１の実施形態に係る半導体記憶装置は、内部アドレス制御信号選択回路１０を有しているため、ＮＯＲ型フラッシュメモリやＳＲＡＭ等のいわゆるオートマチックスリープ機能を有しているデバイスであっても、Ｒｅａｄテストによって、アドレス多重線と呼ばれる選択不良を検出することができる。図２を基に、ＮＯＲ型フラッシュメモリのテストにおいて外部アドレスが切替った場合の本発明の効果を説明する。図２は、本発明の第１の実施形態に係るＮＯＲ型フラッシュメモリにおけるＲｅａｄ時の外部アドレスと内部アドレスの切替りを図示するタイミングチャート図である。図２においては、外部アドレスａ1（６）に内部アドレスｂ１（８）が対応し、外部アドレスａ２（７）に内部アドレスｂ２（９）が対応する。

図２のタイミングｔ１において、それまで「Ｈ」レベルであった外部アドレスａ１（６）を「Ｌ」レベルに、「Ｌ」レベルであった外部アドレスａ２（７）を「Ｈ」レベルに切替る指示に応じて、内部アドレスｂ１（８）、ｂ２（９）は、それまで「Ｈ」レベルであった内部アドレスｂ１（８）を「Ｌ」レベルに、それまで「Ｌ」レベルであった内部アドレスｂ２（９）を「Ｈ」レベルに切替る指示が出される。

前記指示によって、タイミングｔ２において、外部アドレスａ１（６）が「Ｈ」から「Ｌ」に、外部アドレスａ２（７）が「Ｌ」から「Ｈ」に切替り、これに対応して内部アドレスｂ１（８）が「Ｈ」から「Ｌ」に、内部アドレスｂ２（９）が「Ｌ」から「Ｈ」に切替る。

更に、タイミングｔ３において、それまで「Ｈ」レベルであった外部アドレスａ２（７）を「Ｌ」レベルに、「Ｌ」レベルであった外部アドレスａ１（６）を「Ｈ」レベルに切替る指示に応じて、内部アドレスｂ１（８）、ｂ２（９）についても、それまで「Ｈ」レベルであった内部アドレスｂ２（９）を「Ｌ」レベルに、それまで「Ｌ」レベルであった内部アドレスｂ１（８）を「Ｈ」レベルに切替る指示が出される。

前記指示によって、タイミングｔ４において、外部アドレスａ１（６）が「Ｌ」から「Ｈ」に、外部アドレスａ２（７）が「Ｈ」から「Ｌ」に切替り、これに対応して内部アドレスｂ１（８）が「Ｌ」から「Ｈ」に、内部アドレスｂ２（９）が「Ｈ」から「Ｌ」に切替る。以下タイミングｔ５において外部アドレスを切替る指示が出され前記の切替えが行われる。

ここで、被テスト半導体メモリはＮＯＲ型フラッシュメモリであるため、１５０ｎｓ経過時に内部アドレス制御信号（ＤＥＣＥＮ）がＦｉｘＬに固定される。しかし、本発明の第１の実施形態に係る半導体記憶装置においては、内部アドレス制御信号選択回路１０を有しているため、テスター２０からのテストモードコマンドを受信した第２内部アドレス制御信号発生部１１によって第２内部アドレス制御信号（ＤＥＣＥＮ２）が生成されているため、内部アドレス生成回路３で生成される内部アドレス信号（ＤＥＣＥＮ）は一定のレベルを維持し続ける。その結果、図２に示すタイミングｔ３は、タイミングｔ２から１５０ｎｓ以上経過しているが内部アドレス信号（ＤＥＣＥＮ）が、図６に示したようにＦｉｘＬ又はＦｉｘＨに固定されることがない。第２内部アドレス信号（ＤＥＣＥＮ２）は、一旦立ち上がると一定のレベルを維持するため、本発明の第１の実施形態によれば、ＮＯＲ型フラッシュメモリであっても外部アドレスの切替りに対応して内部アドレスが切替る。従って、内部アドレスが全てＦｉｘＬ状態からの立ち上がりとなることがなく、アドレス多重選択といわれる選択不良をＲｅａｄテストで検出することができる。

この効果は、上述したように本発明の第１の実施形態に掛かる半導体記憶装置が、内部アドレス制御信号選択回路１０を有することによるものである。外部からのコマンドを受けた第２内部アドレス制御信号発生部１１が、一定レベルを維持する第２内部アドレス制御信号であり、前記第２内部アドレス制御信号と通常の第１内部アドレス制御信号のいずれかを常に内部アドレス生成回路３に伝送するＯＲゲートトランジスタ１２を有することによるものである。

本発明の第１の実施形態によれば、一定時間（一般的に１５０ｎｓ）を経過すると、いわゆるオートマチックスリープ機能が働くＮＯＲ型フラッシュメモリ及びＳＲＡＭについて、Ｒｅａｄテストによってアドレス多重選択といわれる選択不良を検出することができる。本発明の第１の実施形態に係る内部アドレス制御信号選択回路を用いれば、ＢＩＳＴ制御回路を有するＮＯＲ型フラッシュメモリ及びＳＲＡＭについても同様の効果を得ることができる。

近年、半導体記憶装置の大容量化及び微細化に伴い、出荷時の製品検査は、多様な検査が要求され、テスターと呼ばれる検査装置もより複雑な装置となっている。例えば、メモリセルアレイのテストでは、前記テスターは、メモリセルのテストアドレスやメモリセルに書き込むデータ、読み出し、書き込みを特定する制御信号、テスト結果を判定するための読み出しデータ等を、メモリセルアレイが搭載されたチップに外部から与えたり、また取り出したりしなければならない。ところが、物理的にチップに付加できる入出力ピン数には制限があり、十分なテストが困難になる。また、高性能のチップにおいては、被テスト半導体メモリとテスターとを接続する転送ラインのインピーダンス等が障害となり、性能に合わせた高いスループットで外部からテストデータを供給できない場合がある。

かかる状況に対応するために、いわゆるＢＩＳＴ制御回路（組み込み自己テスト回路）と呼ばれるテストを行う回路自体をチップ内部に設けるＢＩＳＴ（機見込み自己テスト）方法が採用されている。

ＢＩＳＴ制御回路は、概略内部にテスト対象回路に与えるテストパターンを発生するテストパターン生成回路、テスト対象回路からの出力パターンを圧縮するテストパターン圧縮回路、及び圧縮されたテストパターンを期待出力パターンと比較する比較回路等が組み込まれる。前期ＢＩＳＴ制御回路は、テスト時においてテストされる半導体記憶装置へ与えるテストパターンの生成と、被テスト半導体記憶装置からのテスト結果の解析を、被テスト半導体記憶装置内部で全て自動的に行うものであり、ＢＩＳＴ制御回路によって被テスト半導体記憶装置における故障の有無の判定を行うことができる。

上述したＢＩＳＴ制御回路を有する半導体記憶装置においては、テストパターンの生成及びテスト結果の解析を一連の動作として行うが（以下この動作を、ＢＩＳＴ動作と記す。）、ＢＩＳＴ動作はデバイス内部の内部タイマーを基準として行われる。従って、ＢＩＳＴ動作を行う場合、数百ｎｓ程度の長周期での内部動作となる。

上述したように、ＢＩＳＴ動作は数百ｎｓ程度の長周期での内部動作となるため、かかるＢＩＳＴ制御回路をＮＯＲ型フラッシュメモリ及びＳＲＡＭに搭載した場合に問題が生じる。即ち、ＢＩＳＴ制御回路を動作させるために長周期での内部動作とした場合に、ＮＯＲ型フラッシュメモリやＳＲＡＭは消費電力を抑制するためにオートマチックスリープ機能を有するため、該オートマチックスリープ機能が作動してしまうのである。

前記機能は一般的に１５０ｎｓ経過すると自動的に内部アドレス制御信号（ＤＥＣＥＮ）をＦｉｘＬ又はＦｉｘＨに固定するため、この結果Ｒｅａｄテストにおいて、外部アドレスの切替わりに対応して切替わるべき内部アドレスが、全て固定された「Ｌ」又は「Ｈ」からの切替わり動作しか行われないことになる。これは外見上、製造工程で異常な高抵抗が載るために発生するアドレス多重選択と同様の現象である。従って、Ｒｅａｄテストにおいては、良品であるにもかかわらず高抵抗によるアドレスの多重選択（選択不良）と判断されることになり、Ｒｅａｄテストによってはアドレス多重選択の不良を検出することができないのである。この点は、第１の実施形態において図６を用いて説明した通りである。

本発明の第２の実施形態に係る半導体記憶装置においては、ＢＩＳＴ制御回路を有するＮＯＲ型フラッシュメモリ及びＳＲＡＭにおいても、Ｒｅａｄテストでアドレス多重選択による故障検知が可能となる。

図７は、本発明の第２の実施形態に係る半導体記憶装置の、概略構成図である。図７においては、ＢＩＳＴ制御回路を有するＮＯＲ型フラッシュメモリを図示しているが、ＢＩＳＴ回路を有するＳＲＡＭであってもよい。また、ＮＯＲ型フラッシュメモリやＳＲＡＭに限定されるわけではなく、一定時間経過後に内部アドレスを「Ｌ」レベル又は「Ｈ」レベルに固定する機能を有する半導体記憶装置で内部にＢＩＳＴ制御回路を有する半導体記憶装置であれば、効果は同様である。

図７を基に本発明の第２の実施形態に係る半導体記憶装置について説明する。本発明の第２の実施形態に係る半導体記憶装置１００は、メモリセルアレイ１、デコーダ２、内部アドレス生成回路３、内部アドレス制御信号発生部４、ＢＩＳＴ制御回路５及び内部アドレス制御信号選択回路１０から構成される。

ＢＩＳＴ制御回路５は、図示しないが、内部にテスト対象回路に与えるテストパターンを発生するテストパターン生成回路、テスト対象回路からの出力パターンを圧縮するテストパターン圧縮回路、及び圧縮されたテストパターンを期待出力パターンと比較する比較回路等が組み込まれ、自己テストを行う回路である。

ＢＩＳＴ制御回路５は、入力された外部アドレスとテストプログラム情報を基に、テストパターンを生成して内部アドレス生成回路３に伝送する。また、内部アドレス制御信号選択回路１０の第２内部アドレス制御信号発生部１１に対してテストモードのコマンドを出力する。

前記テストパターンを受けた内部アドレス生成回路３は、テストパターンで指示された外部アドレスに基づいて内部アドレスを生成して、デコーダ２に伝送し、デコーダ２が指定された内部アドレスに対応するメモリセルを選択することでテストが行われる。

前記内部アドレスの生成に際しては、ＢＩＳＴ制御回路５からのテストモードコマンドを受けた第２内部アドレス制御信号発生部１１が、第２内部アドレス制御信号（ＤＥＣＥＮ２）を生成して出力する。前記第２内部アドレス制御信号（ＤＥＣＥＮ２）は、一定レベルを維持する信号である。一方、内部アドレス制御信号発生部４で生成される第１内部アドレス制御信号（ＤＥＣＥＮ１）は、ＮＯＲ型フラッシュメモリ及びＳＲＡＭにおいては、消費電力を抑制するために、一定時間経過後に強制的に第１内部アドレス制御信号（ＤＥＣＥＮ１）が「Ｌ」レベル又は「Ｈ」レベルに固定される。ところが、本発明の第２の実施形態に係る半導体記憶装置においては、内部アドレス制御信号選択回路１０内のＯＲゲートトランジスタ１２において、第1内部アドレス制御信号（ＤＥＣＥＮ１）と第２内部アドレス制御信号（ＤＥＣＥＮ２）のいずれかを常に内部アドレス生成回路３に伝送している。従って、第１内部アドレス制御信号（ＤＥＣＥＮ１）が１５０ｎｓ経過後に強制的に「Ｌ」レベルに固定されても、第２内部アドレス制御信号（ＤＥＣＥＮ２）が内部アドレス生成回路３に伝送されるため、外部アドレスの切替りに対応して内部アドレスが切替る。

この効果は、本発明の第１の実施形態で図２を基に説明したとおりであり、本発明の第２の実施形態についても、第２内部アドレス制御信号（ＤＥＣＥＮ２）が一旦立ち上がると一定レベルを維持するため、内部アドレス制御信号が強制的にＦｉｘＬに固定されることにより、内部アドレスが全てＦｉｘＬ状態からの切替りとなって高抵抗による不良モードと同一の現象が起きることがない。省電力モードになっても、外部アドレスの切替りに対応して内部アドレスが適切に切替る。従って、ＢＩＳＴ制御回路によって自己テストを行った場合であっても、Ｒｅａｄテストによってアドレス多重選択等の選択不良を検出することができる。

本発明の第１の実施形態に係るＮＯＲ型フラッシュメモリの概略構成図である。 本発明の第１の実施形態に係るＮＯＲ型フラッシュメモリにおけるＲｅａｄ時の外部アドレスと内部アドレスの切替りを図示するタイミングチャート図である。 ＮＯＲ型フレッシュメモリのテスト時のビット線におけるアドレス多重選択を例示的に示すタイミングチャート図である。 ＮＯＲ型フレッシュメモリのテスト時のワード線におけるアドレス多重選択を例示的に示すタイミングチャート図である。 ＮＯＲ型フラッシュメモリにおける短周期でのＲｅａｄ時の外部アドレスと内部アドレスの切替りを示すタイミングチャート図である。 ＮＯＲ型フラッシュメモリにおける長周期でのＲｅａｄ時の外部アドレスと内部アドレスの切替りを示すタイミングチャート図である。 本発明の第２の実施形態に係る半導体記憶装置の、概略構成図である。

符号の説明

１：メモリセルアレイ
２：デコーダ
３：内部アドレス生成回路
４：内部アドレス制御信号発生部
５：ＢＩＳＴ制御回路
６：外部アドレスａ１
７：外部アドレスａ２
８：内部アドレスｂ１
９：内部アドレスｂ２
１０：内部アドレス制御信号選択回路
１１：第２内部アドレス制御信号発生部
１２：ＯＲゲートトランジスタ
２０：テスター
１００：半導体記憶装置
２００：アドレス多重選択

Claims (4)

1. 入力されたアドレス情報に基づいて内部アドレスを生成する内部アドレス生成回路と、
   第１内部アドレス制御信号を生成し、一定時間の経過に伴って前記第１内部アドレス制御信号を所定のレベルに固定する機能を有する内部アドレス制御信号発生部と、
   所定のコマンドの入力に対応して第２内部アドレス制御信号を生成する第２内部アドレス制御信号発生部と、
   前記第１内部アドレス制御信号と前記第２内部アドレス制御信号のいずれかを前記内部アドレス生成回路に伝送するＯＲゲートトランジスタを有する内部アドレス制御信号選択回路とを備える半導体記憶装置。
2. 入力されたアドレス情報に基づいて内部アドレスを生成する内部アドレス生成回路と、
   テストパターンを生成しテスト結果を自己判定する組み込みテスト制御回路と、
   第１内部アドレス制御信号を生成し、一定時間の経過に伴って前記第１内部アドレス制御信号を所定のレベルに固定する機能を有する内部アドレス制御信号発生部と、
   所定のコマンドの入力に対応して第２内部アドレス制御信号を生成する第２内部アドレス制御信号発生部と、
   前記第１内部アドレス制御信号と前記第２内部アドレス制御信号のいずれかを前記内部アドレス生成回路に伝送するＯＲゲートトランジスタを有する内部アドレス制御信号選択回路とを備える半導体記憶装置。
3. 前記第２内部アドレス制御信号は、テストモード時において所定の電位で一定して発信される信号であることを特徴とする請求項１又は請求項２記載の半導体記憶装置。
4. 前記半導体記憶装置は、ＮＯＲ型フラッシュメモリ又はＳＲＡＭであることを特徴とする請求項１又は請求項２記載の半導体記憶装置。

Images