JPWO2008001543A1

JPWO2008001543A1 - 半導体試験装置および半導体メモリの試験方法

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Publication number: JPWO2008001543A1
Application number: JP2007541571A
Authority: JP
Inventors: 藤新哉佐; 幡誠太
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 2006-06-27
Filing date: 2007-04-20
Publication date: 2009-11-26
Also published as: WO2008001543A1; CN101313366A; TW200802395A; KR100922422B1; US20100008170A1; KR20080016994A

Abstract

本実施形態の試験装置は、複数のビットをページとし、複数のページからなるブロックごとにデータを書き換えることができるブロック機能を備えた被試験メモリを試験する試験装置であり、ページのアドレス情報を生成し、試験パターンを発生するパターン発生部ＡＬＰＧと、試験パターンを整形し、該試験パターンに基づく試験信号を出力する波形整形部ＦＣと、被試験メモリから出力された結果信号を期待値と比較する比較部ＬＣと、被試験メモリの不良ブロックの情報を予め記憶し、アドレス情報で特定されるページが不良ブロックに含まれている場合に、アドレス情報を該不良ブロックの次の試験対象ブロックに含まれるページのアドレス情報へスキップさせるために用いられる不良信号を出力するバットブロックメモリＢＢＭとを備えている。

Description

本発明は、半導体試験装置に係り、例えば、ＮＡＮＤ型フラッシュメモリ等のようにブロックごとに書き換え可能なデータストレージタイプのメモリを試験する半導体試験装置に関する。

半導体メモリ試験装置は、タイミング発生器、パターン発生器、波形整形器および論理比較器を備えている。タイミング発生器は、パターン発生器から出力されるタイミングセット信号（以下、ＴＳ信号という）によって指定されたタイミングデータにより周期クロックおよび遅延クロックを発生する。パターン発生器は、タイミング発生器からの周期クロックに従って被試験メモリ（ＭＵＴ（Memory Under Tester））に与える試験パターンデータを出力する。試験パターンデータは波形整形器に与えられ、波形整形器は、遅延クロックを用いて試験に必要なタイミングの波形に整形し、整形後の試験信号を被試メモリへ印加する。被試験メモリから出力された結果信号は、論理比較器に与えられる。論理比較器は、パターン発生器からの期待値データと被試験メモリからの結果信号とを比較し、それらの一致／不一致に基づいて被試験メモリの良否判定を行う。

従来の半導体メモリ試験装置は、バッドブロックメモリ（ＢＢＭ(Bad Block Memory)）を備え、バッドブロック情報を格納していた。バッドブロック情報は、ウェハ工程で既に不良と判明しているブロックのアドレス情報である。従って、ＢＢＭは、少なくともブロックアドレスの数を記憶する容量を備えたメモリである。ＢＢＭは、バッドブロックを試験対象外とするために、バッドブロック情報に従い、被試験メモリへの書込み動作を禁止する命令を波形整形器へ送り、尚且つ、結果信号の比較動作を禁止する命令を論理比較器へ送っていた。これにより、バッドブロック内のメモリセルへの書込みおよびバッドブロック内のメモリセルからの結果信号の比較を実行する必要がなくなるので、メモリの試験時間が短縮された（特許文献１参照）。

しかし、バッドブロックへの書込みおよび結果信号の比較はともに禁止されるものの、依然として、バッドブロック内の各ページに対するアクセスは実行されていた。各アクセス時間は、グッドブロックに対する通常の試験時間よりも短時間ではあるが、アクセスは、バッドブロック内の各ページに対して実行されるため、相当の時間を浪費する。

特に、ＮＡＮＤ型フラッシュメモリの容量は、近年、年２倍の割合で増大しているため、それに伴い試験時間も増大する傾向にある。従って、不必要なバッドブロックへのアクセスはテストコストを増大させる結果につながる。

そこで、本発明は、上記課題を解決すべく、バッドブロックへのアクセス時間を省略し、試験時間を短縮することができる半導体試験装置を提供する。

本発明に係る実施形態に従った半導体試験装置は、複数のメモリセルに格納された複数のビットをページとし、複数の前記ページからなるブロックごとにデータを書き換えることができるブロック機能を備えた被試験メモリを試験する半導体試験装置において、
前記ページのアドレス情報を生成し、試験パターンを発生するパターン発生部と、前記試験パターンを整形し、前記アドレス情報で特定されたページ内の前記メモリセルへ該試験パターンに基づく試験信号を出力する波形整形部と、前記試験信号を受けた前記被試験メモリから出力された結果信号を期待値と比較する比較部と、前記被試験メモリの不良ブロックの情報を予め記憶し、前記アドレス情報で特定される前記ページが前記不良ブロックに含まれている場合に、前記アドレス情報を該不良ブロックの次の試験対象ブロックに含まれるページのアドレス情報へスキップさせるために用いられる不良信号を出力するバットブロックメモリとを備えている。

前記バッドブロックメモリは、前記アドレス情報で特定される前記メモリセルが前記不良ブロックに含まれている場合に、前記試験信号の出力動作を禁止する命令を前記波形整形部へ出力し、並びに、前記結果信号と前記期待値との比較動作を禁止する命令を前記比較部へ出力してもよい。

当該半導体試験装置は、前記アドレス情報の生成パターンを変更する条件分岐命令を前記パターン生成部から受け、前記不良信号に基づいて条件分岐命令を変更する条件分岐命令変更部をさらに備えていてもよい。

前記不良信号は、前記パターン生成部において生成され、前記アドレス情報の生成パターンを変更する条件分岐命令として前記パターン発生部へ出力されてもよい。

当該半導体試験装置は、前記被試験メモリから出力された結果信号を期待値と比較し、該結果信号と該期待値との一致または不一致を示すマッチ信号を出力するマッチ検出部をさらに備え、前記条件分岐命令変更部は、前記不良信号または前記マッチ検出部とのいずれかを前記条件分岐命令として選択するマルチプレクサを備えていてもよい。

本発明に係る実施形態に従った半導体メモリの試験方法は、複数のメモリセルに格納された複数のビットをページとし、複数の前記ページからなるブロックごとにデータを書き換えることができるブロック機能を備えた被試験メモリを、半導体試験装置を用いて試験する方法であって、
前記半導体試験装置は、前記ページのアドレス情報を生成し、試験パターンを発生するパターン発生部と、前記試験パターンを整形し、前記アドレス情報で特定されたページ内の前記メモリセルへ該試験パターンに基づく試験信号を出力する波形整形部と、前記試験信号を受けた前記被試験メモリから出力された結果信号を期待値と比較する比較部と、前記被試験メモリの不良ブロックの情報を予め記憶するバッドブロックメモリとを備え、
当該方法は、前記アドレス情報で特定される前記ページが前記不良ブロックに含まれている場合に、前記バッドブロックメモリが前記アドレス情報を該不良ブロックの次の試験対象ブロックに含まれるページのアドレス情報へスキップさせるために用いられる不良信号を出力するステップを具備する。

前記バッドブロックメモリは、前記不良信号出力ステップにおいて、前記試験信号の出力動作を禁止する命令を前記波形整形部へ出力し、並びに、前記結果信号と前記期待値との比較動作を禁止する命令を前記比較部へ出力してもよい。

当該方法は、前記パターン生成部において生成され前記アドレス情報の生成パターンを変更する条件分岐命令として前記不良信号を前記パターン発生部へ出力するステップをさらに具備してもよい。

本発明による半導体試験装置は、バッドブロックへのアクセス時間を省略し、試験時間を短縮することができる。

第１図は、本発明に係る実施形態に従った半導体メモリ試験装置１００の概略的なブロック図である。第２図は、データストレージタイプのフラッシュメモリの内部構成を示す概念図である。第３図は、本実施形態による装置１００の動作を示すフロー図である。

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。

図１は、本発明に係る実施形態に従った半導体メモリ試験装置１００（以下、装置１００という）の概略的なブロック図である。装置１００は、タイミング発生器ＴＧ、パターン発生器ＡＬＰＧ、波形整形器ＦＣ、論理比較器ＬＣ、フェイルビットメモリＦＭ、ブロックアドレス選択部ＢＡＳ、マッチ検出部ＭＤおよび条件分岐命令変更部ＢＣＣを備えている。

パターン発生器ＡＬＰＧはタイミングセット信号(ＴＳ信号)をタイミング発生器ＴＧへ出力する。タイミング発生器ＴＧはＴＳ信号を受けて、デバイス試験プログラムで記述されたタイミングセットに基づいて規定される、様々な多数チャネルのタイミングエッジを発生する。これにより、タイミング発生器ＴＧは、周期クロックおよび遅延クロックを発生する。パターン発生器ＡＬＰＧは、被試験メモリＭＵＴ内のメモリセルのアドレス情報を生成し、周期クロックに従ってそのメモリセルに与える試験パターンデータを出力する。

波形整形器ＦＣは、試験パターンデータを遅延クロックにより試験に必要なタイミングの波形に整形し、整形後の試験パターンをアドレス情報に従って被試験メモリＭＵＴに印加する。

被試験メモリＭＵＴは、試験信号を受けて所定のデータをメモリセルに書込み、さらに、そのデータを読み出す。被試験メモリＭＵＴから読み出された信号は論理比較器ＬＣに与えられる。論理比較器ＬＣは、パターン発生器ＡＬＰＧからの期待値データと被試験メモリＭＵＴから出力された結果信号とを比較し、その一致、不一致により被試験メモリＭＵＴの良否判定を行う。論理比較器ＬＣにおける比較結果は、フェイルビットメモリＦＭ内の不良解析メモリＡＦＭにアドレスごとに格納される。不良解析メモリＡＦＭは、被試験メモリＭＵＴの全ビットの良否判定結果を格納することができるように構成されている。不良解析メモリＡＦＭは、被試験メモリＭＵＴ内の不良セル数や不良ブロック数によって、被試験メモリが救済可能か否かの処理に利用される。

ブロックアドレス選択部ＢＡＳは、パターン発生器ＡＬＰＧからのページアドレス情報を受け、このアドレス情報で特定される試験対象ページが含まれるブロックアドレスを出力する。バッドブロックメモリＢＢＭは、被試験メモリＭＵＴのブロックごとにその良否を示すデータを格納する。例えば、ブロックの良否を示すデータは、１ビットのデータで表すことができる。従って、バッドブロックメモリＢＢＭは、被試験メモリのブロック数と同等以上の記憶容量を有し、ブロックアドレスごとに１ビット以上の容量を有するメモリで構成すればよい。

バッドブロックメモリＢＢＭはバッドフラグ信号ＢＡＤを出力する。バッドフラグ信号ＢＡＤは、バイナリデータ“０”または“１”の一方でバッドブロックを示し、他方でグッドブロックを示す。バッドフラグ信号ＢＡＤは、試験パターンの発生シーケンスを変更するために用いられる。例えば、バッドフラグ信号ＢＡＤは、ブロックアドレスで特定されるブロックがバッドブロックである場合に、該バッドブロックの次のブロックへアドレスをスキップさせるために用いられる。バッドブロックメモリＢＢＭは、バッドフラグ信号ＢＡＤと同時に、試験データの書込み動作を禁止する書込み禁止命令を波形整形器ＦＣへ出力し、結果信号と基準値との比較を禁止する比較禁止命令を論理比較器ＬＣへ出力する。

マッチ検出部ＭＤは、被試験メモリＭＵＴからの結果信号と期待値との一致／不一致を検出し、マッチフラグ信号ＭＡＴＣＨを出力するように構成されている。マッチフラグ信号は、結果信号と期待値との一致／不一致を示す信号であり、ブランク状態のブロック内のデータに基づいてバイナリデータの一方でバッドブロックを示し、他方でグッドブロックを示すことができる。マッチフラグ信号は、バッドフラグ信号ＢＡＤと同様に試験パターンの発生シーケンスを変更するために用いられる。

条件分岐命令変更部ＢＣＣは、ＡＮＤゲートＧ１、Ｇ２およびマルチプレクサＭＵＸを備えている。ＡＮＤゲートＧ１は、バッドブロックメモリＢＢＭからのバッドフラグ信号ＢＡＤとパターン発生器ＡＬＰＧからのＦＬＡＧセンス命令とのＡＮＤ演算を実行し、その結果をマルチプレクサＭＵＸへ出力する。ＡＮＤゲートＧ２は、マッチ検出部ＭＤからのマッチフラグ信号ＭＡＴＣＨとＦＬＡＧセンス命令とのＡＮＤ演算を実行し、その結果をマルチプレクサＭＵＸへ出力する。マルチプレクサＭＵＸは、パターン発生器ＡＬＰＧからのフラグセンス選択信号ＭＵＴを入力し、このフラグセンス選択信号ＭＵＴに基づいてバッド信号ＢＡＤまたはマッチ信号ＭＡＴＣＨのいずれかを選択するように構成されている。マルチプレクサＭＵＸで選択された信号は、条件分岐命令としてパターン発生器ＡＬＰＧへ出力される。これにより、マルチプレクサＭＵＸは、テストサイクル（試験周期）ごとにバッド信号ＢＡＤまたはマッチ信号ＭＡＴＣＨのいずれかを条件分岐命令として選択することができる。

パターン発生器ＡＬＰＧは、この条件分岐命令に基づいて試験パターンの発生シーケンスを変更する。例えば、試験対象ブロックがグッドブロックである場合、バッドフラグ信号ＢＡＤがデータ“０”であり、あるいは、マッチフラグ信号ＭＡＴＣＨがデータ“１”であるとする。この場合、パターン発生器ＡＬＰＧは、そのブロックの試験シーケンスを進める（ＮＯＰ命令）。

一方、試験対象のブロックがグッドブロックである場合、バッドフラグ信号ＢＡＤがデータ“１”であり、あるいは、マッチフラグ信号ＭＡＴＣＨがデータ“０”であるとする。この場合、パターン発生器ＡＬＰＧは、そのブロックの試験シーケンスを実行することなく、次のブロック内のページへアドレスをスキップさせる（ＪＵＭＰ命令）。

図２は、データストレージタイプのフラッシュメモリの内部構成を示す概念図である。フラッシュメモリは複数のページからなるブロックで構成されており、各ページは複数のメモリセルに格納された複数のビットで構成されている。データ書込み動作およびデータ読出し動作では、メモリ内に設けられたページレジスタとメモリセルアレイとの間においてページ単位でデータ転送を行う。データ消去／書換え動作は、ブロック単位で実行される。

データストレージタイプのメモリはＮＯＲ型フラッシュメモリに代表されるコードストレージタイプのメモリに比べて構造上集積化がしやすい。このため、データストレージタイプのメモリは、ビット当たりのコストが比較的低廉である。

一方、データストレージタイプのメモリはコードストレージタイプのメモリに比べてデータの信頼性において低い。このため、データストレージタイプのメモリでは、全メモリセルが動作した場合にのみ良品とすると、歩留まりが非常に悪くなる。そこで、例えば、チップ内のブロックの９８％がグッドブロックである場合に良品チップと判定している。このため、データストレージタイプのメモリでは、メモリセルの使用の可否をチップの出荷時にマーキングしなければならない。メモリセルの使用の可否はブロック単位で管理されている。使用不可のブロックはバッドブロックと呼ばれ、使用可能なブロックはグッドブロックと呼ばれる。メモリ出荷時には、バッドブロックにデータ“０”が書き込まれ、グッドブロックにはデータ“１”が書き込まれている。この状態をブランク状態と呼ぶ。

図２には、ブランク状態のフラッシュメモリの内部構造を示している。本実施形態によるメモリのブロックは、１０２４個あり、ブロックアドレス０〜１０２３によってそれぞれ特定され得る。例えば、ブロックアドレス３で特定されるブロックは、バッドブロックであり、データ“０”がこのブロック内の全ページのメモリセルに書き込まれている。ブロックアドレス１０２２で特定されるブロックはグッドブロックであり、データ“１”がこのブロック内の全ページのメモリセルに書き込まれている。

図３は、本実施形態による装置１００の動作を示すフロー図である。装置１００は、図２に示すブランク状態のメモリの試験を実行する。まず、ブランク状態における各ブロックの良否情報を、バッドブロックメモリＢＢＭへロードする（Ｓ１０）。バッドブロックメモリＢＢＭは、ブロック毎にその良否を格納する。例えば、ブロックアドレス３で特定されるブロックはバッドブロックであるので、バッドブロックメモリＢＢＭはブロックアドレス３に対応するビットをデータ“０”にする。ブロックアドレス１０２２で特定されるブロックはグッドブロックであるので、バッドブロックメモリＢＢＭはブロックアドレス１０２２に対応するビットをデータ“１”にする。

次に、被試験メモリＭＵＴの試験が開始される。タイミング発生器ＴＧは、ＴＳ信号を受け、パターン発生器ＡＬＰＧへ周期クロックを出力するとともに、波形整形器ＦＣへ遅延クロックなどの制御信号を出力する（Ｓ２０）。パターン発生器ＡＬＰＧは、被試験メモリのアドレス情報を生成し、そのアドレス情報をフェイルメモリＦＭおよびブロックアドレス選択部ＢＡＳへ出力する（Ｓ３０）。ブロックアドレス選択部ＢＡＳは、パターン発生器ＡＬＰＧからのアドレス情報によって特定される試験対象のメモリセルを含むブロックアドレスを特定し、このブロックアドレスをバッドブロックメモリＢＢＭに出力する（Ｓ４０）。バッドブロックメモリＢＢＭは、ブロックアドレス選択部ＢＡＳからのブロックアドレスによって特定された試験対象ブロックの良否を判定する（Ｓ５０）。

試験対象ブロックがグッドブロックである場合、バッドブロックメモリＢＢＭは、バッドフラグ信号ＢＡＤ、書込み禁止命令および比較禁止命令を非活性状態とする（Ｓ５５）。これにより、波形整形器ＦＣは被試験メモリＭＵＴに試験信号を出力する（Ｓ６０）。論理比較器ＬＣは被試験メモリＭＵＴからの試験結果を入力し、これを期待値と比較する（Ｓ７０）。比較結果としての良否データは、不良解析メモリＡＦＭにアドレスごとに格納される（Ｓ８０）。

アドレスが最終ページでない場合、ページアドレス情報をインクリメントして（Ｓ８２）、試験（Ｓ６０〜Ｓ８０）を繰り返す。このようにして試験対象ブロック内の全ページに対してステップＳ５５〜Ｓ８０が実行される。

アドレスが最終ページであることを示している場合、そのページの読出しが終了した後に、パターン発生器ＡＬＰＧがブロックアドレスをインクリメントする（Ｓ８３）。これにより、装置１００は、次のブロックの試験を実行する。

試験対象のブロックがバッドブロックである場合、バッドブロックメモリＢＢＭは、バッドフラグ信号ＢＡＤ、書込み禁止命令および比較禁止命令を活性化する（Ｓ９０）。これにより、形整形器ＦＣは試験信号の出力を停止し、尚且つ、論理比較器ＬＣはバッドブロックから読み出されたデータの比較動作を停止する。一方、マッチ検出部ＭＤは、バッドブロックから読み出されたデータと期待値との一致／不一致を検出し、これを出力する（Ｓ９１）。このとき、図２を参照して説明したようにバッドブロック内のデータは “０”であるので、期待値が “０”であるときには一致（例えば、“０”）を示し、期待値が“１”であるときには不一致（たとえば、“１”）を示す。即ち、バッドフラグ信号ＢＡＤだけでなく、マッチフラグ信号ＭＡＴＣＨによってもバッドブロックであるか否かを検出することができる。

条件分岐命令変更部ＢＣＣは、バッドフラグ信号ＢＡＤおよびマッチフラグ信号ＭＡＴＣＨを入力し、フラグセンス命令時にこれらを有効にする（Ｓ９５）。これにより、バッドフラグ信号ＢＡＤおよびマッチフラグ信号ＭＡＴＣＨはマルチプレクサＭＵＸへ入力される。

マルチプレクサＭＵＸは、ＭＵＴ信号に基づいてバッドフラグ信号ＢＡＤまたはマッチフラグ信号ＭＡＴＣＨのいずれかを選択することができる（Ｓ１００）。例えば、ＭＵＴ信号がバッドフラグ信号ＢＡＤを選択した場合、マルチプレクサＭＵＸはバッドフラグ信号ＢＡＤを条件分岐命令としてパターン発生器ＡＬＰＧへ出力する。これにより、パターン発生器ＡＬＰＧは、試験対象であるブロックがバッドブロックであることを識別することができる。パターン発生器ＡＬＰＧは、そのブロックの試験を実行せず、アドレス情報を次のブロック内のメモリセルのアドレス情報へスキップさせるように、試験パターンの発生シーケンスを変更する（Ｓ１１０）。即ち、試験対象ブロックがバッドブロックである場合には、ステップＳ８３へ進み、パターン発生器ＡＬＰＧがブロックアドレスをインクリメントする。

ＭＵＴ信号がマッチフラグ信号を選択した場合、マルチプレクサＭＵＸはマッチフラグ信号を条件分岐命令としてパターン発生器ＡＬＰＧへ出力する。パターン発生器ＡＬＰＧは、マッチフラグ信号によっても試験対象であるブロックがバッドブロックであることを識別することができる。従って、パターン発生器ＡＬＰＧは、マッチフラグ信号によってもステップＳ１１０を実行することができる。尚、ＭＵＴ信号の設定は、ユーザにおいて任意に設定してよい。例えば、ＭＵＴ信号は、テストサイクルごとにバッドフラグ信号またはマッチフラグ信号のいずれかを選択するように設定してもよい。

ブロックアドレスが最終ブロックを示している場合には、装置１００は試験を終了する。

従来、バッドブロックメモリＢＢＭは、波形整形器ＦＣによる書込み禁止、および、論理比較器ＬＣによる比較禁止を行っていたが、試験パターンの発生シーケンスの変更は行っていなかった。このため、従来の試験装置は、バッドブロックの各ページごとにアクセスを行っていた。例えば、１回の書込みアクセス時間をｔ１とし、１回の読出し時間をｔ２とする。１ブロックが６４ページから構成されている場合、従来の装置では、バッドブロックへのアクセス時間は、６４×（ｔ１＋ｔ２）となる。

本実施形態によれば、パターン発生器ＡＬＰＧから出力される試験パターンの発生シーケンス自体が変更されるので、バッドブロックへのアクセスをスキップすることができる。従って、本実施形態による装置１００は、バッドブロックへのアクセス時間をほぼゼロにすることができる。即ち、装置１００は、バッドブロックへのアクセス時間を省略することができるので、試験時間を短縮することができる。

尚、上記の装置１００は、複数の被試験メモリＭＵＴ間において、非同期で個別の試験パターンを発生することができるパーサイトテスタである。装置１００がパーサイトテスタであることによって、並行して試験を受けている或る被試験メモリがグッドブロックを試験している場合であっても、装置１００は、他の被試験メモリのバッドブロックをスキップして次のブロックの試験を実行することができる。

Claims

複数のメモリセルに格納された複数のビットをページとし、複数の前記ページからなるブロックごとにデータを書き換えることができるブロック機能を備えた被試験メモリを試験する半導体試験装置において、
前記ページのアドレス情報を生成し、試験パターンを発生するパターン発生部と、
前記試験パターンを整形し、前記アドレス情報で特定されたページ内の前記メモリセルへ該試験パターンに基づく試験信号を出力する波形整形部と、
前記試験信号を受けた前記被試験メモリから出力された結果信号を期待値と比較する比較部と、
前記被試験メモリの不良ブロックの情報を予め記憶し、前記アドレス情報で特定される前記ページが前記不良ブロックに含まれている場合に、前記アドレス情報を該不良ブロックの次の試験対象ブロックに含まれるページのアドレス情報へスキップさせるために用いられる不良信号を出力するバットブロックメモリとを備えた半導体試験装置。
前記バッドブロックメモリは、前記アドレス情報で特定される前記メモリセルが前記不良ブロックに含まれている場合に、前記試験信号の出力動作を禁止する命令を前記波形整形部へ出力し、並びに、前記結果信号と前記期待値との比較動作を禁止する命令を前記比較部へ出力することを特徴とする請求項１に記載の半導体試験装置。
前記アドレス情報の生成パターンを変更する条件分岐命令を前記パターン生成部から受け、前記不良信号に基づいて条件分岐命令を変更する条件分岐命令変更部をさらに備えたことを特徴とする請求項１に記載の半導体試験装置。
前記アドレス情報の生成パターンを変更する条件分岐命令を前記パターン生成部から受け、前記不良信号に基づいて条件分岐命令を変更する条件分岐命令変更部をさらに備えたことを特徴とする請求項２に記載の半導体試験装置。
前記不良信号は、前記パターン生成部において生成され前記アドレス情報の生成パターンを変更する条件分岐命令として前記パターン発生部へ出力されることを特徴とする請求項１に記載の半導体試験装置。
前記不良信号は、前記パターン生成部において生成され前記アドレス情報の生成パターンを変更する条件分岐命令として前記パターン発生部へ出力されることを特徴とする請求項２に記載の半導体試験装置。
前記不良信号は、前記パターン生成部において生成され前記アドレス情報の生成パターンを変更する条件分岐命令として前記パターン発生部へ出力されることを特徴とする請求項３に記載の半導体試験装置。
前記被試験メモリから出力された結果信号を期待値と比較し、該結果信号と該期待値との一致または不一致を示すマッチ信号を出力するマッチ検出部をさらに備え、
前記条件分岐命令変更部は、前記不良信号または前記マッチ検出部とのいずれかを前記条件分岐命令として選択するマルチプレクサを備えたことを特徴とする請求項３に記載の半導体試験装置。
前記被試験メモリから出力された結果信号を期待値と比較し、該結果信号と該期待値との一致または不一致を示すマッチ信号を出力するマッチ検出部をさらに備え、
前記条件分岐命令変更部は、前記不良信号または前記マッチ検出部とのいずれかを前記条件分岐命令として選択するマルチプレクサを備えたことを特徴とする請求項５に記載の半導体試験装置。
複数のメモリセルに格納された複数のビットをページとし、複数の前記ページからなるブロックごとにデータを書き換えることができるブロック機能を備えた被試験メモリを、半導体試験装置を用いて試験する方法であって、
前記半導体試験装置は、前記ページのアドレス情報を生成し、試験パターンを発生するパターン発生部と、前記試験パターンを整形し、前記アドレス情報で特定されたページ内の前記メモリセルへ該試験パターンに基づく試験信号を出力する波形整形部と、前記試験信号を受けた前記被試験メモリから出力された結果信号を期待値と比較する比較部と、前記被試験メモリの不良ブロックの情報を予め記憶するバッドブロックメモリとを備え、
当該方法は、
前記アドレス情報で特定される前記ページが前記不良ブロックに含まれている場合に、前記バッドブロックメモリが前記アドレス情報を該不良ブロックの次の試験対象ブロックに含まれるページのアドレス情報へスキップさせるために用いられる不良信号を出力するステップを具備した方法。
前記バッドブロックメモリは、前記不良信号出力ステップにおいて、前記試験信号の出力動作を禁止する命令を前記波形整形部へ出力し、並びに、前記結果信号と前記期待値との比較動作を禁止する命令を前記比較部へ出力することを特徴とする請求項１０に記載の方法。
前記パターン生成部において生成され前記アドレス情報の生成パターンを変更する条件分岐命令として前記不良信号を前記パターン発生部へ出力するステップをさらに具備することを特徴とする請求項１０に記載の方法。
前記パターン生成部において生成され前記アドレス情報の生成パターンを変更する条件分岐命令として前記不良信号を前記パターン発生部へ出力するステップをさらに具備することを特徴とする請求項１１に記載の方法。