JP2003194891A - 半導体集積回路試験装置及び方法 - Google Patents

Abstract

(57)【要約】 【課題】 フラッシュメモリ等の特定の大きさのブロッ
クを単位として、データの書き込み、読み出し、及び消
去を行う被試験対象の試験を効率的に行うことができる
半導体集積回路試験装置及び方法を提供する。 【解決手段】 被試験メモリ２０からの出力信号ＳＧ６
の内容と期待信号ＳＧ５に含まれる期待値とを比較する
比較部１３の比較結果に基づいて、被試験メモリ２０の
使用不可能なブロック（バッドブロック）の判定を行
い、そのブロックを特定するブロックアドレスを記憶す
るバッドブロック判定部１５を備える。シーケンス制御
部１０は、パターン発生部１１から出力されるアドレス
がバッドブロック判定部１５に記憶されているブロック
アドレスで特定されるブロックに含まれる場合には、そ
のブロックに対する試験を中止する制御を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路試
験装置及び方法に係り、特にフラッシュメモリ等の記憶
装置の試験を行う際に用いて好適な半導体集積回路試験
装置及び方法に関する。

【０００２】

【従来の技術】記憶装置（メモリ）の一種としてのフラ
ッシュメモリは、ブロック単位でデータの書き込み、読
み出し、及び消去を行い、電源を切断してもその記憶内
容が失われない不揮発性メモリである。このフラッシュ
メモリは、記憶内容の保持に電源が不要であるため、搭
載する機器の小型化・軽量化・省電力化が可能である。
このような特徴を有する、フラッシュメモリは、携帯電
話、デジタルスチルカメラ、ＰＤＡ（Personal Data As
sistance）等の携帯性が必要とされる電子機器のみなら
ず、パーソナルコンピュータの周辺機器等の種々の用途
に用いられており、その需要は急激に増大している。

【０００３】フラッシュメモリは、その構造上、例えば
“１”のビットを“０”に書き換えることはできるが、
“０”のビットを“１”に書き換えることはできないと
いう書き込み動作の非対称性を有する。このため、デー
タの電気的な書き換えは１回の書き換え動作では成功せ
ず、複数回の書き換え動作が必要となる。フラッシュメ
モリには、上記の複数回の書き換え動作を内部で制御
し、データの書き換え終了後又は規定回数の動作を終了
した後に書き換え動作の良否判定を行い、その結果を外
部に出力する自動プログラム機能が設けられる。

【０００４】また、フラッシュメモリは、例えば数百バ
イト分のデータを１ページ単位で取り扱い、更に数ペー
ジ分のデータを１ブロック単位で取り扱っており、この
ブロックが数千ブロックその内部に設けられている。フ
ラッシュメモリの製造において、全てのメモリセルが設
計通りに製造されることが理想であるが、メモリセルの
欠陥を皆無にすることはできない。この欠陥があるメモ
リセルを１つでも含んでいるブロックは使用不可能なブ
ロック（バッドブロック）となるが、製造時の歩留まり
を向上させるため、予め多めにブロックの数を設定して
おき、バッドブロックが数十あっても、良品として扱う
ことがある。

【０００５】

【発明が解決しようとする課題】ところで、上述したバ
ッドブロックを含むフラッシュメモリの試験は、従来以
下のようにして行われていた。つまり、被試験対象とし
てのフラッシュメモリのアドレスを指定して試験パター
ンを印加し、フラッシュメモリから出力される信号と予
め定められた期待値とを比較して、パス・フェイルを判
定するという動作を、フラッシュメモリの全アドレスに
対して行っていた。また、そのフラッシュメモリが良品
であるか否かの判定は、以上の試験によって得られた全
てのアドレスに対するパス・フェイルの判定結果を解析
して、バッドブロックの数が規定以下であれば良品と判
定し、規定数より多ければ不良品と判定していた。

【０００６】このように、被試験対象としてのフラッシ
ュメモリの試験において良否判定を行うためには、その
フラッシュメモリ内に含まれるバッドブロックの数が分
かれば良い。上述した従来の方法は全てのアドレスのパ
ス・フェイルを判定しているため、例えばあるブロック
に対する試験を行っている最中にそのブロック内のある
アドレスを指定して行った試験結果がフェイルとなった
場合であっても、そのブロックの残りの全てのアドレス
について試験を行っていたため、試験時間を無駄に費や
しており、試験効率が悪いという問題があった。また、
上述したように、全てのアドレスに対するパス・フェイ
ルの判定結果を用いて被試験対象としてのフラッシュメ
モリが良品であるか否かの判定を行っていたため、この
判定に要する時間も無駄となり、試験効率を悪化させて
いた。

【０００７】本発明は上記事情に鑑みてなされたもので
あり、フラッシュメモリ等の特定の大きさのブロックを
単位として、データの書き込み、読み出し、及び消去を
行う被試験対象の試験を効率的に行うことができる半導
体集積回路試験装置及び方法を提供することを目的とす
る。

【０００８】

【課題を解決するための手段】上記課題を解決するため
に、本発明の半導体集積回路試験装置は、特定の大きさ
のブロックを単位としてデータを取り扱う被試験対象
（２０）の試験を行う半導体集積回路試験装置であっ
て、前記被試験対象（２０）の試験を行うアドレス、試
験パターン、及び期待値を発生する信号発生部（１１）
と、前記アドレス及び前記試験パターンを前記被試験対
象（２０）に印加して得られる信号と前記期待値とを比
較する比較部（１３）と、前記比較部（１３）の比較結
果に基づいて、前記被試験対象（２０）に印加したアド
レスが含まれるブロックの良否を判定する良否判定部
（１５）と、前記良否判定部（１５）で不良と判定され
た場合に、不良と判定されたブロックに対する試験を終
了する制御を行う制御部（１０）とを備えることを特徴
としている。この発明によれば、被試験対象に印加した
アドレスが含まれるブロックの良否を判定し、そのブロ
ックが不良のブロックの場合には、そのブロックに対す
る試験を終了するようにしたので、試験効率を向上させ
ることができる。また、本発明の半導体集積回路試験装
置は、前記良否判定部（１５）が、不良と判定したブロ
ックの数を計数する計数部（３５）を備えることを特徴
としている。この発明によれば、不良のブロックの数を
計数しており、この計数結果と予め定められた規定数と
を比較するだけで被試験対象の良否を判定することがで
きるため、更なる試験効率の向上を図ることができる。
また、本発明の半導体集積回路試験装置は、前記良否判
定部（１５）が、前記信号発生部（１１）が発生するア
ドレスから、当該アドレスが含まれることとなるブロッ
クのブロックアドレスを選択する選択部（３０）と、不
良と判定したブロックのブロックアドレスを記憶する記
憶部（３２）と、前記選択部（３０）で選択されたブロ
ックアドレスと前記記憶部（３２）に記憶されているブ
ロックアドレスとを比較するブロックアドレス比較部
（３３）と、前記ブロックアドレス比較部（３３）の比
較結果が一致せず、前記比較部（１３）の比較結果がフ
ェイルを示すものである場合に、前記計数部（３５）の
計数をインクリメントさせる信号を出力する演算部（３
４）とを備えることを特徴としている。また、本発明の
半導体集積回路試験装置は、前記記憶部（３２）が複数
設けられており、前記良否判定部（１５）は、前記計数
部（３５）の計数に応じて、不良と判定したブロックの
ブロックアドレスを記憶させる記憶部（３２）を制御す
る記憶制御部（３１）を更に備えることを特徴としてい
る。上記課題を解決するために、本発明の半導体集積回
路試験方法は、特定の大きさのブロックを単位としてデ
ータを取り扱う被試験対象の試験を行う半導体集積回路
試験方法であって、前記被試験対象の試験を行うアドレ
ス、試験パターン、及び期待値を発生する信号発生ステ
ップと、前記アドレス及び前記試験パターンを前記被試
験対象に印加して得られる信号と前記期待値とを比較す
る比較ステップと、前記比較ステップの比較結果に基づ
いて、前記被試験対象に印加したアドレスが含まれるブ
ロックの良否を判定する良否判定ステップと、前記良否
判定ステップで不良と判定されたときに、不良と判定さ
れたブロックに対する試験を終了する制御を行う制御ス
テップとを含むことを特徴としている。また、本発明の
半導体集積回路試験方は、前記良否判定ステップにおい
て不良と判定されたブロックの数を計数する計数ステッ
プを更に含むことを特徴としている。

【０００９】

【発明の実施の形態】以下、図面を参照して本発明の一
実施形態による半導体集積回路試験装置及び方法につい
て詳細に説明する。図１は、本発明の一実施形態による
半導体集積回路試験装置の主要部の構成を示すブロック
図である。図１に示すように、本発明の一実施形態によ
る半導体集積回路試験装置は、シーケンス制御部１０、
パターン発生部１１、波形整形部１２、比較部１３、不
良解析メモリ部１４、及びバッドブロック判定部１５を
含んで構成され、例えばワークステーション等のコンピ
ュータシステムによって作成された試験プログラムに従
って試験条件を設定しつつ被試験メモリ２０の試験を行
う。

【００１０】ここで、被試験メモリ２０は、例えばフラ
ッシュメモリであり、所定の大きさ（例えば、数キロバ
イト）のブロックを単位としてデータの書き込み、読み
出し、及び消去を行う。また、被試験メモリ２０には、
データの電気的な書き換えを行うために、複数回の書き
換え動作を内部で制御し、データの書き換え終了後又は
規定回数の動作を終了した後に書き換え動作の良否判定
を行い、その結果を外部に出力する自動プログラム機能
が設けられているとする。

【００１１】シーケンス制御部１０は、試験プログラム
に記述されたシーケンス制御命令を記憶するインストラ
クションメモリを備え、このインストラクションメモリ
に記憶されたシーケンス制御命令に従って、プログラム
カウンタ信号ＳＧ１を出力する。また、比較部１３から
出力される比較結果を示す信号ＳＧ７に応じて特定のシ
ーケンスを制御する命令を実行し、バッドブロック判定
部１５から出力される信号ＳＧ８に応じて試験のシーケ
ンスを変更する。尚、バッドブロック判定部１５から出
力される信号ＳＧ８は、被試験メモリ２０のブロックの
良否判定結果を示す信号である。

【００１２】パターン発生部１１はテストプログラムに
記述されたパターン発生命令を記憶するインストラクシ
ョンメモリを備え、シーケンス制御部１０から出力され
るプログラムカウンタ信号ＳＧ１によって指定されたア
ドレスに記憶されているパターン発生命令に従って、被
試験対象としての被試験メモリ２０に印加するためのア
ドレス、試験パターン、及び期待値の元となるパターン
信号ＳＧ２を発生する。更に、不良解析メモリ部１４及
びバッドブロック判定部１５に対して、被試験メモリ２
０に印加するアドレスと同じアドレスを示すアドレス信
号ＳＧ３を出力する。

【００１３】波形整形部１２は、試験プログラムに記述
されたタイミング設定及び波形フォーマット設定に従
い、パターン発生部１１から出力されるパターン信号Ｓ
Ｇ２の波形整形を行い、被試験メモリ２０に対してアド
レス及び試験パターンを含む試験信号ＳＧ４を出力する
とともに、比較部１３に対して期待値が含まれる期待信
号ＳＧ５を出力する。比較部１３は、被試験メモリ２０
に試験信号ＳＧ４を印加して得られる出力信号ＳＧ６と
波形整形部１２から出力される期待信号ＳＧ５との内容
を比較して、その比較結果を示す信号ＳＧ７を出力す
る。

【００１４】不良解析メモリ部１４は、比較部１３の比
較結果（パス又はフェイル）を記憶するフェイルメモリ
を備えており、パターン発生部１１から出力されるアド
レス信号ＳＧ３で指定されるアドレスに比較部１３から
出力される信号ＳＧ７の内容（パス又はフェイル）を記
憶する。尚、フェイルメモリのアドレス空間は、被試験
メモリ２０のアドレス空間よりも大に設定され、被試験
メモリ２０の全アドレスに対する比較部１３の比較結果
（パス又はフェイル）を全て記憶することが可能であ
る。

【００１５】バッドブロック判定部１５は、パターン発
生部１１から出力されるアドレス信号ＳＧ３から、その
アドレス信号で示されるアドレスが含まれることとなる
被試験メモリ２０のブロックのアドレスを示すブロック
アドレスを選択し、比較部１３から出力される信号ＳＧ
７の内容に基づいて、そのブロックアドレスで示される
ブロックが使用不可能なブロック（バッドブロック）で
あるか否かを判定し、その判定結果を示す信号ＳＧ８を
シーケンス制御部１０へ出力する。また、バッドブロッ
ク判定部１５は、バッドブロックであると判定したブロ
ックの数を計数する。

【００１６】図２は、バッドブロック判定部１５の内部
構成を示すブロック図である。図２に示すように、バッ
ドブロック判定部１５は、選択回路３０、制御回路３
１、複数のバッドブロックアドレスレジスタ３２、比較
回路３３、演算回路３４、及びバッドブロックカウンタ
３５を含んで構成される。選択回路３０は、パターン発
生部１１から出力されるアドレス信号ＳＧ３から、その
アドレス信号で示されるアドレスが含まれることとなる
被試験メモリ２０のブロックのアドレスを示すブロック
アドレスを選択して信号ＳＧ１０として出力する。

【００１７】制御回路３１は、バッドブロックカウンタ
３５から出力されるカウンタ信号ＳＧ１３で示されるカ
ウント値に応じて、選択回路３０で選択されたブロック
アドレスを、複数設けられたバッドブロックアドレスレ
ジスタ３２内の何れに記憶させるかを制御する。この制
御回路３１は、ブロックアドレスを記憶させる場合に
は、記憶させるバッドブロックアドレスレジスタ３２に
対してイネーブル信号ＳＧ１１を出力する。

【００１８】バッドブロックアドレスレジスタ３２は、
制御回路３１の制御の下、選択回路３０で選択されたブ
ロックアドレスを記憶する。尚、詳細は後述するが、バ
ッドブロックアドレスレジスタ３２に記憶されるブロッ
クアドレスは、被試験メモリ２０のバッドブロックを特
定するブロックアドレスである。比較回路３３は、選択
回路３０から出力される信号ＳＧ１０で示されるブロッ
クアドレスと、各バッドブロックアドレスレジスタ３２
に記憶されているブロックアドレスとを比較しその比較
結果をバッドブロック判定部１５の判定結果を示す信号
ＳＧ８として出力する。

【００１９】演算回路３４は、入力端の一方が反転入力
端とされているＡＮＤ回路を含んで構成されている。Ａ
ＮＤ回路の反転入力端には比較回路３３から出力される
信号ＳＧ８が入力され、他方の入力端には比較部１３か
ら出力される信号ＳＧ７が入力されており、出力端はバ
ッドブロックカウンタ３５に接続されている。バッドブ
ロックカウンタ３５は、被試験メモリ２０のバッドブロ
ックの数を計数（カウント）するものであり、演算回路
３４から信号ＳＧ１２が出力されるとカウント値をイン
クリメントさせる。バッドブロックカウンタ３５のカウ
ント値は、カウンタ信号ＳＧ１３として制御信号３１に
出力される。

【００２０】次に、上記構成における本発明の一実施形
態による半導体集積回路試験装置の動作について説明す
る。図３は、本発明の一実施形態による半導体集積回路
試験装置のデータ書き込み試験の一例を示すフローチャ
ートである。このフローチャートのフローは、主に図１
に示したシーケンス制御部１０により制御される。尚、
図３に示したフローチャートに従った動作が開始される
前には、図２中のバッドブロックアドレスレジスタ３２
の何れにもブロックアドレスは記憶されていないとし、
バッドブロックカウンタ３５のカウント値が「０」であ
るとする。

【００２１】試験が開始すると、シーケンス制御部１０
の制御によりパターン発生部１１から書き込みを開始す
るアドレスがパターン信号ＳＧ２として出力され、波形
整形部１２で整形されて試験信号ＳＧ４として被試験メ
モリ２０に印加されるとともに、被試験メモリ２０に印
加したアドレスと同一のアドレスがアドレス信号ＳＧ３
としてバッドブロック判定部１５へ出力される（ステッ
プＳ１０）。

【００２２】パターン発生部１１から出力されたアドレ
ス信号ＳＧ３がバッドブロック判定部１５に入力される
と、バッドブロック判定部１５内の選択回路３０は、こ
のアドレス信号ＳＧ３で示されるアドレスが含まれるこ
ととなる被試験メモリ２０のブロックのアドレスを示す
ブロックアドレスを選択して信号ＳＧ１０として出力す
る。この信号ＳＧ１０は比較回路３３に入力され、バッ
ドブロックアドレスレジスタ３２各々の記憶内容と比較
される。

【００２３】この比較によって、ステップＳ１０で出力
されたアドレスが、バッドブロックに含まれるアドレス
であるか否かが、いわば判定される。比較回路３３の比
較結果は、信号ＳＧ８としてシーケンス制御部１０へ出
力され、この信号ＳＧ８の内容に基づいて、アドレス信
号ＳＧ３で示されるアドレスがバッドブロックであるか
否かが判断される（ステップＳ１１）。ここでは、バッ
ドブロックアドレスレジスタ３２の何れにもブロックア
ドレスは記憶されていないため、ステップＳ１１の判断
結果は「ＮＯ」となる。尚、ステップＳ１１の判断結果
が「ＮＯ」となる場合には、演算回路３４に含まれるＡ
ＮＤ回路は開状態になっている。

【００２４】次に、パターン発生部１１から試験パター
ンがパターン信号ＳＧ２として出力されて波形整形部１
２で整形されて試験信号ＳＧ４として被試験メモリ２０
に印加され（ステップＳ１２）、更にシーケンス制御部
１０から被試験メモリ２０に対して自動プログラム命令
が出力される（ステップＳ１３）。この自動プログラム
命令により、被試験メモリ２０は自動プログラム機能を
用いて、ステップＳ１０で印加されたアドレス（書き込
みを開始するアドレス）に、ステップＳ１２で印加され
た試験パターンを書き込む。

【００２５】被試験メモリ２０の自動プログラム機能の
実行開始とほぼ同じ時刻に、パターン発生部１１から自
動プログラム終了を検出するための期待値が期待信号Ｓ
Ｇ５として比較部１３に出力される（ステップＳ１
４）。自動プログラム終了を検出するための期待値を示
す期待信号ＳＧ５が入力されると、比較部１３は被試験
メモリＳＧ６から出力される出力信号ＳＧ６の内容と期
待信号ＳＧ５で示される期待値とを比較する。比較部１
３の比較結果はシーケンス制御部１０へ出力され、シー
ケンス制御部１０はこの比較結果に基づいて、被試験メ
モリ２０で行われている自動プログラム機能の動作が終
了したか否か、つまり試験パターンの書き込みが終了し
たか否かを判断する（ステップＳ１５）。

【００２６】自動プログラム終了を検出していない場合
（ステップＳ１５の判断結果が「ＮＯ」の場合）にはス
テップＳ１５の判断を繰り返す。一方、自動プログラム
終了を検出した場合（判断結果が「ＹＥＳ」の場合）に
は、シーケンス制御部１０は比較部１３に自動プログラ
ム機能を実行させた結果を示すステータスを読み出すス
テータスリード命令を出力するとともに、パターン発生
部１１から波形整形部１２を介して比較部１３に対し、
読み出した自動プログラムの良否を判定するための期待
値を出力する（ステップＳ１６）。これにより比較部１
３は、被試験メモリ２０からステータスを読み出し、読
み出したステータスと期待値との比較を行う。

【００２７】シーケンス制御部１０は、比較部１３の比
較結果に基づいて、自動プログラムの良否判定を行う
（ステップＳ１７）。また、比較部１３から出力される
信号ＳＧ７はバッドブロック判定部１５に入力されてい
るため、バッドブロック判定部１５においてステップＳ
１７の処理と並列して以下の処理が行われる。つまり、
比較部１３から出力される信号ＳＧ７がフェイルを示す
ものである場合には、ステップＳ１１における判断結果
が「ＮＯ」であるときに演算回路３４に含まれるＡＮＤ
回路は開状態となっているため、演算回路３４からは信
号ＳＧ１２が出力され、バッドブロックカウンタ３５の
カウント値がインクリメントされる（ステップＳ１
９）。これにより、カウント値は「１」となる。

【００２８】バッドブロックカウンタ３５のカウント値
は制御回路３１へ出力され、このカウント値に応じて、
制御回路３１は複数のバッドブロックアドレスレジスタ
３２の何れか１つに対してイネーブル信号ＳＧ１１を出
力し、選択回路３０から出力されている信号ＳＧ１０で
示されるブロックアドレスを記憶させる（ステップＳ２
０）。ここで、バッドブロックアドレスレジスタ３２に
記憶されるブロックアドレスは、ステップＳ１０で出力
したアドレスが含まれることとなる被試験メモリ２０の
ブロックのアドレスを示すブロックアドレスである。一
方、比較部１３から出力される信号ＳＧ７がパスを示す
ものである場合には、バッドブロック判定部１５におけ
るステップＳ２０，Ｓ２１の処理は実行されない。

【００２９】ステップＳ１７における自動プログラムの
良否判定が終了すると、シーケンス制御部１０は、次の
命令が試験終了を示す命令であるか否かを判断し（ステ
ップＳ１８）、試験終了を示す命令である場合には一連
の処理を終了する。一方、次の命令が試験終了を示す命
令でない場合には、ステップＳ１０の処理に戻る。

【００３０】次に、バッドアドレスブロックレジスタ３
２にバッドブロックのブロックアドレスが既に記憶され
ている場合のフローについて説明する。例えば、ステッ
プＳ１８からステップＳ１０へ処理が戻り、シーケンス
制御部１０の制御によりパターン発生部１１から書き込
みを開始するアドレスがパターン信号ＳＧ２として出力
されたとする。尚、ここで出力されたアドレスは、バッ
ドブロックアドレスレジスタ３２の何れかに記憶されて
いるブロックアドレスで指定されるブロックに含まれる
アドレスであるとする。

【００３１】このアドレスは波形整形部１２を介して被
試験メモリ２０に印加され、また被試験メモリ２０に印
加したアドレスと同一のアドレスがアドレス信号ＳＧ３
としてバッドブロック判定部１５へ出力される（ステッ
プＳ１０）。選択回路３０は、このアドレスが含まれる
こととなる被試験メモリ２０のブロックのアドレスを示
すブロックアドレスを選択して信号ＳＧ１０として出力
する。この信号ＳＧ１０は比較回路３３に入力され、バ
ッドブロックアドレスレジスタ３２各々の記憶内容と比
較される。

【００３２】比較回路３３の比較結果は、信号ＳＧ８と
してシーケンス制御部１０へ出力され、この信号ＳＧ８
の内容に基づいて、アドレス信号ＳＧ３で示されるアド
レスがバッドブロックであるか否かが判断される（ステ
ップＳ１１）。ここでは、バッドブロックアドレスレジ
スタ３２の何れかに信号ＳＧ１０で示されるブロックア
ドレスが記憶されているため、ステップＳ１１の判断結
果は「ＹＥＳ」となる。尚、ステップＳ１１の判断結果
が「ＹＥＳ」となる場合には、演算回路３４に含まれる
ＡＮＤ回路は閉状態となる。シーケンス制御部１０は、
ステップＳ１１において、ステップＳ１０で出力したア
ドレスが、バッドブロックに含まれるアドレスであると
判断した場合には、ステップＳ１２〜ステップＳ１７の
処理を省略してステップＳ１８の処理へ移行する。

【００３３】このように、本実施形態では、ステップＳ
１０で被試験メモリ２０に印加したアドレスが含まれる
ことになるブロックがフェイルブロックである場合に
は、そのブロック（バッドブロック）を特定するブロッ
クアドレスをステップＳ２０でバッドブロックアドレス
レジスタ３２に記憶しておく。そして、以降の処理にお
いて行われるステップＳ１０の処理で被試験メモリ２０
に印加したアドレスが、バッドブロックに含まれるか否
かをステップＳ１１で判断し、含まれる場合には、その
バッドブロックに対する試験を終了している。

【００３４】よって、予めバッドブロックと分かってい
るブロックに対する試験が行われないため、無駄な試験
を省略することができ、試験効率を向上させることがで
きる。また、本実施形態ではバッドブロックの数をバッ
ドブロックカウンタ３５でカウントしており、このカウ
ント値を読み出して被試験メモリ２０の良否判定の基準
となる規定数と比較するだけで、被試験メモリ２０の良
否判断を行うことができる。よって、不良解析メモリ部
１４に設けられているフェイルメモリの内容を解析して
被試験メモリ２０の良否判定を行う処理をせずに良否判
定を行うことができるため、更に試験効率を向上させる
ことができる。

【００３５】以上、本発明の一実施形態による半導体集
積回路試験装置及び方法について説明したが、本発明は
上記実施形態に制限されることなく、本発明の範囲内で
自由に変更が可能である。例えば、上記実施形態では、
被試験メモリ２０に対する書き込み試験時の動作につい
て説明したが、読み出し時の試験についても同様の処理
により行うことができる。

【００３６】

【発明の効果】以上説明したように、本発明によれば、
被試験対象に印加したアドレスが含まれるブロックの良
否を判定し、そのブロックが不良のブロックの場合に
は、そのブロックに対する試験を終了するようにしたの
で、試験効率を向上させることができるという効果があ
る。また、本発明によれば、不良のブロックの数を計数
しており、この計数結果と予め定められた規定数とを比
較するだけで被試験対象の良否を判定することができる
ため、更なる試験効率の向上を図ることができるという
効果がある。

【図面の簡単な説明】

【図１】 本発明の一実施形態による半導体集積回路試
験装置の主要部の構成を示すブロック図である。

【図２】 バッドブロック判定部１５の内部構成を示す
ブロック図である。

【図３】 本発明の一実施形態による半導体集積回路試
験装置のデータ書き込み試験の一例を示すフローチャー
トである。

【符号の説明】

１０ シーケンス制御部（制御部） １１ パターン発生部（信号発生部） １３ 比較部 １５ バッドブロック判定部（良否判定部） ２０ 被試験メモリ（被試験対象） ３０ 選択回路（選択部） ３１ 制御回路（記憶制御部） ３２ バッドブロックアドレスレジスタ（記憶部） ３３ 比較回路（ブロックアドレス比較部） ３４ 演算回路（演算部） ３５ バッドブロックカウンタ（計数部）

Claims (6)

【特許請求の範囲】
1. 【請求項１】 特定の大きさのブロックを単位としてデ
   ータを取り扱う被試験対象の試験を行う半導体集積回路
   試験装置であって、 前記被試験対象の試験を行うアドレス、試験パターン、
   及び期待値を発生する信号発生部と、 前記アドレス及び前記試験パターンを前記被試験対象に
   印加して得られる信号と前記期待値とを比較する比較部
   と、 前記比較部の比較結果に基づいて、前記被試験対象に印
   加したアドレスが含まれるブロックの良否を判定する良
   否判定部と、 前記良否判定部で不良と判定された場合に、不良と判定
   されたブロックに対する試験を終了する制御を行う制御
   部とを備えることを特徴とする半導体集積回路試験装
   置。
2. 【請求項２】 前記良否判定部は、不良と判定したブロ
   ックの数を計数する計数部を備えることを特徴とする請
   求項１記載の半導体集積回路試験装置。
3. 【請求項３】 前記良否判定部は、前記信号発生部が発
   生するアドレスから、当該アドレスが含まれることとな
   るブロックのブロックアドレスを選択する選択部と、 不良と判定したブロックのブロックアドレスを記憶する
   記憶部と、 前記選択部で選択されたブロックアドレスと前記記憶部
   に記憶されているブロックアドレスとを比較するブロッ
   クアドレス比較部と、 前記ブロックアドレス比較部の比較結果が一致せず、前
   記比較部の比較結果がフェイルを示すものである場合
   に、前記計数部の計数をインクリメントさせる信号を出
   力する演算部とを備えることを特徴とする請求項２記載
   の半導体集積回路試験装置。
4. 【請求項４】 前記記憶部は複数設けられており、 前記良否判定部は、前記計数部の計数に応じて、不良と
   判定したブロックのブロックアドレスを記憶させる記憶
   部を制御する記憶制御部を更に備えることを特徴とする
   請求項３記載の半導体集積回路試験装置。
5. 【請求項５】 特定の大きさのブロックを単位としてデ
   ータを取り扱う被試験対象の試験を行う半導体集積回路
   試験方法であって、 前記被試験対象の試験を行うアドレス、試験パターン、
   及び期待値を発生する信号発生ステップと、 前記アドレス及び前記試験パターンを前記被試験対象に
   印加して得られる信号と前記期待値とを比較する比較ス
   テップと、 前記比較ステップの比較結果に基づいて、前記被試験対
   象に印加したアドレスが含まれるブロックの良否を判定
   する良否判定ステップと、 前記良否判定ステップで不良と判定されたときに、不良
   と判定されたブロックに対する試験を終了する制御を行
   う制御ステップとを含むことを特徴とする半導体集積回
   路試験方法。
6. 【請求項６】 前記良否判定ステップにおいて不良と判
   定されたブロックの数を計数する計数ステップを更に含
   むことを特徴とする請求項５記載の半導体集積回路試験
   方法。