JPH10144095A - 半導体メモリ試験装置用不良解析メモリ - Google Patents

半導体メモリ試験装置用不良解析メモリ

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JPH10144095A
JPH10144095A JP8291400A JP29140096A JPH10144095A JP H10144095 A JPH10144095 A JP H10144095A JP 8291400 A JP8291400 A JP 8291400A JP 29140096 A JP29140096 A JP 29140096A JP H10144095 A JPH10144095 A JP H10144095A
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Abstract

(57)【要約】 【課題】 リムーブ動作に要する時間の短い不良解析メ
モリを提供する。 【解決手段】 過去の試験により不良箇所とされたフェ
イルデータ格納メモリ部の内容と当該試験により新たに
不良箇所とされたフェイルデータ格納メモリ部の内容と
を合成してマスクデータ発生メモリ部に書き込むリムー
ブ動作を実行する半導体メモリ試験装置用不良解析メモ
リにおいて、フェイルデータ格納メモリ部５１の読み出
しのアドレス指定とマスクデータ発生メモリ部５２の書
き込みのアドレス指定にタイミング差を与える遅延回路
を具備し、フェイルデータ格納メモリ部５１の出力をマ
スクデータ発生メモリ部５２のライトイネーブル生成部
５３４Ｂの入力に接続し、メモリ部５１の読み出しデー
タによりライトイネーブル信号を制御する構成を具備す
る半導体メモリ試験装置用不良解析メモリ。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体メモリ試
験装置用不良解析メモリに関し、特に、リムーブ動作を
高速化して半導体メモリの試験時間を短縮する半導体メ
モリ試験装置用不良解析メモリに関する。
【０００２】
【従来の技術】半導体メモリ試験装置の従来例を図３を
参照して簡単に説明する。半導体メモリの試験は、タイ
ミング発生器１が発生する基準クロックＣＬＫに従って
パターン発生器２から被試験メモリＭに対して、アドレ
ス信号ＡＤＳ、試験データ信号ＴＤＳ、制御信号ＣＳを
発生する。これらの信号は波形整形器３に供給され、こ
こで試験に必要な波形に整形して被試験メモリＭに印加
される。被試験メモリＭは、制御信号ＣＳにより試験デ
ータ信号ＴＤＳの書き込み、読み出しの制御が行なわれ
る。被試験メモリＭから読み出された読み出しデータＲ
Ｄは論理比較器４に供給され、ここでパターン発生器２
から出力される期待値データＥＤと読み出しデータＲＤ
とが比較され、その一致、不一致により被試験メモリＭ
の良否判定を行う。不一致のときは、不良解析メモリ８
にフェイルデータとして格納される。試験終了後、この
不良解析メモリ５の内容を調べることにより被試験メモ
リＭの不良アドレスの解析を行う。
【０００３】次に、図４を参照して半導体メモリ試験に
際して不良解析メモリを使用するところを説明する。試
験周期、タイミング、試験電圧、その他の試験条件を徐
々に厳しくした３種類の試験を実施した結果、被試験メ
モリＭの状態が図４の様に変化したものとする。ここ
で、ＴＥＳＴ１、ＴＥＳＴ２、ＴＥＳＴ３の順に試験条
件の厳しさが増大しているものとする。Ａ０ないしＡ７
をアドレスとし、「不良」と記載される箇所がパターン
発生器２から出力される期待値データＥＤと被試験メモ
リＭから出力された読み出しデータＲＤとが不一致であ
った箇所とする。ＴＥＳＴ１においては、被試験メモリ
ＭにはアドレスＡ２が不良箇所であると判断することが
できる。ＴＥＳＴ２においては、アドレスＡ２とアドレ
スＡ６とが不良箇所であると判断することはできるが、
このＴＥＳＴ２の結果のみを見て試験条件を変えたため
に不良となったアドレスがＡ２であるのか或はＡ６であ
るのかを判断することはできない。更に、アドレスＡ２
およびアドレスＡ６の双方がＴＥＳＴ２の試験条件によ
り不良と判定されたのか否かも判断することができな
い。ＴＥＳＴ３においては、アドレスＡ２、Ａ６、Ａ７
が不良箇所があると判断することはできるが、同様に、
試験条件をＴＥＳＴ３にしたがために不良となったアド
レスが何れであるかを判断することはできない。即ち、
前回の試験において不良となったアドレスについては、
条件を厳しくした次の試験においてはそのアドレスの良
否判定を無視して試験をする必要がある。ところで、半
導体メモリ試験装置においてこの試験制御を直接実行し
ている回路装置は論理比較器４と不良解析メモリ５であ
る。
【０００４】ここで、図５を参照してリムーブ動作によ
るマスクデータの作成について説明する。図５は試験終
了後の不良解析メモリ内のフェイルデータ格納メモリ部
およびマスクデータ発生メモリ部の状態を示す図であ
る。ＴＥＳＴ１の試験において、被試験メモリＭのアド
レスＡ２が不良である旨のフェイルデータが論理比較器
４から不良解析メモリ５のフェイルデータ格納メモリ部
５１に格納される。この時のフェイルデータ格納メモリ
部５１の状態は図５における（Ａ）に示される。
【０００５】ＴＥＳＴ２の試験開始前に、論理比較器４
内の良否判定を禁止するデータを発生するマスクデータ
発生メモリ部５２にフェイルデータ格納メモリ部５１の
フェイルデータがそのまま書き込まれる。この時のマス
クデータ発生メモリ部５２の状態は図５における（Ｂ）
に示される。即ち「マスク」と書き込まれているが、こ
の箇所はマスクされて次の試験において良否判定が禁止
される。次に、フェイルデータ格納メモリ部５１のフェ
イルデータを消去した後にＴＥＳＴ２の試験を実施す
る。ＴＥＳＴ２において、論理比較器４からアドレスＡ
２とアドレスＡ６が不良である情報が出力されるが、図
５の（Ｂ）のアドレスＡ２の論理比較を禁止するマスク
データにより、フェイルデータ格納メモリ部５１にはア
ドレスＡ６が不良である旨の情報のみが格納される。こ
の時のフェイルデータ格納メモリ部５１の状態は図５の
（Ｃ）に示される。ＴＥＳＴ３の試験開始前に、論理比
較器４の良否判定を禁止するデータを発生するマスクデ
ータ発生メモリ部５２にフェイルデータ格納メモリ部５
１のフェイルデータが書き込まれるが、この時はＴＥＳ
Ｔ２で良否判定を禁止したアドレスＡ２は禁止したまま
で、ＴＥＳＴ２の試験により新たに不良が発生したアド
レスＡ６を加えてマスクデータ発生メモリ部５２を書き
直す処理、即ちリムーブ動作が必要である。というの
は、ＴＥＳＴ３の試験はＴＥＳＴ２からＴＥＳＴ３へと
試験条件を厳しくした結果不良になった箇所を知る試験
であるので、ＴＥＳＴ３より試験条件が厳しくないＴＥ
ＳＴ２およびＴＥＳＴ１において不良になった箇所につ
いては良否判定を禁止する必要があるからである。即
ち、マスクデータ発生メモリ部５２は、図５の（Ｂ）の
アドレスＡ２の良否判定を禁止する情報と、図５の
（Ｃ）のアドレスＡ６の不良に対応する良否判定を禁止
する情報とを併せて出力する図５の（Ｄ）の状態にな
る。次に、フェイルデータ格納メモリ部５１のフェイル
データを消去した後、ＴＥＳＴ３の試験を実施する。Ｔ
ＥＳＴ３の試験においては、図５の（Ｄ）のマスクデー
タにより、フェイルデータ格納メモリ部５１の状態は図
５の（Ｅ）となる。
【０００６】以上の動作により、ＴＥＳＴ１から試験条
件を厳しくしたＴＥＳＴ２において不良となった箇所は
図５の（Ｃ）のフェイルデータ格納メモリ部５１の内容
を読み出せば解析することができ、ＴＥＳＴ２から試験
条件を厳しくしたＴＥＳＴ３において不良となった箇所
は図５の（Ｅ）のフェイルデータ格納メモリ部５１の内
容を読み出せば解析することができる。
【０００７】ここで、リムーブ動作、即ち、当該試験に
より新たに不良が発生したアドレスを加えてマスクデー
タ発生メモリ部を書き直す処理に着目して不良解析メモ
リの従来例を図６を参照して説明する。ブロックＡおよ
びブロックＢは同一機能を有するメモリのブロックであ
り、それぞれ、メモリコントロール部５３とメモリ部５
０より構成されている。ブロックＡおよびブロックＢ
は、動作モード選択部５４０のマスクモードレジスタＲ
ＥＧ（Ａ）およびマスクモードレジスタＲＥＧ（Ｂ）か
ら供給される動作モード選択信号により、フェイルデー
タ格納メモリ部として使用し、或はマスクデータ発生メ
モリ部として使用するものであり、この選択信号により
何れかの機能を実現することができる。メモリコントロ
ール部５３のライトイネーブル発生部５３１は、各ブロ
ックＡおよびＢをマスクデータ発生メモリ部として使用
する場合、メモリ部５０にデータを書き込むに際して或
る特定のタイミングでライトイネーブルを発生する。マ
ルチプレクサ５３２Ａおよびマルチプレクサ５３２Ｂ
は、マスクモードレジスタＲＥＧ（Ａ）およびマスクモ
ードレジスタＲＥＧ（Ｂ）の設定がなされていないとき
は通常のフェイル格納動作を行うために、論理比較器か
らのフェイルデータが選択され、設定がなされていると
きはマスクデータ発生メモリ部として使用し、ライトイ
ネーブル発生部５３１からのデータが選択される。ここ
から出力される信号はライトイネーブル生成部５３４に
よりメモリ部５０に書き込むためのライトイネーブル信
号を生成する。マルチプレクサ５３３Ａおよびマルチプ
レクサ５３３Ｂは、メモリ部５０Ａおよびメモリ部５０
Ｂに書き込むデータをマスクモードレジスタＲＥＧ
（Ａ）およびマスクモードレジスタＲＥＧ（Ｂ）の設定
により切り換えていて、設定がなされていないときは通
常のフェイル格納動作或はマスクデータ発生動作をす
る。このときはＡ側の“Ｈ”が選択されるが、これはフ
ェイルデータによりライトイネーブルを制御することに
よりメモリ部５０に書き込むからである。設定がなされ
ているときはメモリ部５０から読み出されたデータと他
のブロックから読み出されたデータの論理和をＡＮＤ回
路５３５により取ったデータが選択され、メモリ部への
書き込みデータとなる。アドレス選択部５５０は、リム
ーブ動作を設定するリムーブモードレジスタＲＥＧによ
り設定がなされていないとき、即ち通常のフェイル格納
動作時にはパターン発生器から供給されるアドレスがア
ドレスマルチプレクサ５５２を介して出力され、設定が
なされているときはリムーブ動作となりアドレスポイン
タ５５１から出力されるアドレスがアドレスマルチプレ
クサ５５２を介して出力される。アドレスポインタ５５
１は、リムーブ動作時にフェイルデータ格納メモリ部と
マスクデータ発生メモリ部の書き込み／読み出しに必要
なアドレスを発生する機能を有している。
【０００８】ここで、ブロックＡをフェイルデータ格納
メモリ部５１とし、ブロックＢをマスクデータ発生メモ
リ部５２としてリムーブ動作を実行した時、図６の
（Ａ）〜（Ｋ）で示した箇所の状態をタイミングチャー
トにしたものが図７である。図７において、（Ａ）はア
ドレスポインタからのアドレスであり、このアドレスを
フェイルデータ格納メモリ部５１およびマスクデータ発
生メモリ部５２をアクセスするためにフリップフロップ
５４Ａおよびフリップフロップ５４Ｂを介して出力した
ものがそれぞれ（Ｂ）、（Ｅ）である。このアドレスに
より、各メモリ部５０に記憶されている内容を読み出し
たデータがそれぞれ（Ｃ）、（Ｆ）であり、フリップフ
ロップ５５Ａおよびフリップフロップ５５Ｂを介して出
力したものが（Ｄ）、（Ｇ）である。リムーブ動作にお
いては、先に説明した如く過去に良否判定を禁止したア
ドレスと今回不良が発生したアドレスについて次の試験
で良否判定を禁止するマスクデータを作るので、フェイ
ルデータ格納メモリ部５１とマスクデータ発生メモリ部
５２から読み出されるデータ、即ち（Ｄ）と（Ｇ）の論
理和を取ったデータを新たにマスクデータ発生メモリ部
５２に書き込む必要がある。ここで、ＡＮＤ回路５３５
Ｂにより（Ｄ）と（Ｇ）の論理和を取ったデータが
（Ｈ）である。ブロックＢはマスクデータ発生メモリと
して動作させているので（Ｈ）がマルチプレクサ５３３
Ｂの出力信号（Ｉ）として出力され、それをフリップフ
ロップ５６Ｂを介して出力した信号が（Ｊ）である。こ
の信号（Ｊ）が新たにマスクデータ格納メモリ部５２に
書き込むデータである。メモリ５２に書き込むにはライ
トイネーブル信号が必要であるが、このライトイネーブ
ル信号が（Ｋ）である。アドレス（Ｅ）、データ
（Ｊ）、ライトイネーブル（Ｋ）によりマスクデータ格
納メモリ部５２に書き込まれ、“メモリ書き込み完了”
のタイミングで最終的なマスクデータに書き換えられ
る。
【０００９】
【発明が解決しようとする課題】近年、被試験メモリは
ＤＲＡＭに代表される様に大容量化が進んでおり、その
被試験メモリの不良解析に必要とされる不良解析メモリ
もこれに対応して同様に大容量化されることとなる。先
に説明したリムーブ動作も、１アドレス毎に一連の動作
を行う必要があるので、メモリが大容量化するにつれて
リムーブ動作時間も増大する。この様な状況のもとにお
いて、半導体メモリの試験時間を短縮するにはリムーブ
動作時間を如何にして短縮するかが重要な課題となって
いる。
【００１０】ところで、先のマスクデータを形成する一
連のリムーブ動作は、メモリ読み出しサイクル、読み出
しデータ合成サイクル、メモリ書き込みサイクルの３サ
イクルにより構成実行されるが、この３サイクルの間に
同一アドレスに対してメモリの読み出しおよび書き込み
の双方を実行するものであるので、その間はアドレスポ
インタの値を保持しておかなくてはならない。
【００１１】この発明は、この点に着目してリムーブ動
作を高速化し、半導体メモリの試験時間を短縮する半導
体メモリ試験装置用不良解析メモリを提供するものであ
る。
【００１２】
【課題を解決するための手段】過去の試験により不良箇
所とされたフェイルデータ格納メモリ部の内容と当該試
験により新たに不良箇所とされたフェイルデータ格納メ
モリ部の内容とを合成してマスクデータ発生メモリ部に
書き込むリムーブ動作を実行する半導体メモリ試験装置
用不良解析メモリにおいて、フェイルデータ格納メモリ
部５１の読み出しのアドレス指定とマスクデータ発生メ
モリ部５２の書き込みのアドレス指定にタイミング差を
与える構成を具備し、フェイルデータ格納メモリ部５１
の出力をマスクデータ発生メモリ部５２のライトイネー
ブル生成部５３４Ｂに入力し、フェイルデータ格納メモ
リ部５１の読み出しデータによりライトイネーブル信号
を制御する構成を具備する半導体メモリ試験装置用不良
解析メモリを構成した。
【００１３】そして、フェイルデータ格納メモリ部５１
およびマスクデータ発生メモリ部５２は切り替えにより
フェイルデータ格納メモリ部５１或いはマスクデータ発
生メモリ部５２として動作する一対のメモリのブロック
より成る半導体メモリ試験装置用不良解析メモリを構成
した。また、一対のメモリのブロックはデータを格納す
るメモリ部５０とメモリ部５０に格納するデータをフェ
イルデータとし或いはマスクデータとする選択動作を制
御すると共にデータ格納動作を制御するメモリコントロ
ール部５３より成る半導体メモリ試験装置用不良解析メ
モリを構成した。
【００１４】更に、一対のメモリのブロックのメモリコ
ントロール部５３を制御してこれらブロックをフェイル
データ格納メモリ部或いはマスクデータ発生メモリ部に
切り替える動作モード選択信号を発生する発生するマス
クモードレジスタＲＥＧ（Ａ）およびＲＥＧ（Ｂ）とリ
ムーブ動作を設定する信号を発生するリムーブモードレ
ジスタＲＥＧとを有する動作モード選択部５４０を具備
し、リムーブモードレジスタＲＥＧによりリムーブ動作
の設定がなされていないときである通常のフェイル格納
動作時にはリムーブモードレジスタＲＥＧにより制御さ
れるアドレスマルチプレクサ５５２を介してパターン発
生器から供給されるアドレスを出力し、設定がなされて
いるリムーブ動作時にはアドレスポインタ５５１から出
力されるアドレスを出力するアドレス選択部５５０を具
備する半導体メモリ試験装置用不良解析メモリを構成し
た。
【００１５】また、メモリコントロール部５３はマスク
モードレジスタＲＥＧの設定により切り替えられるマル
チプレクサ５３３を有し、その入力にはアドレスマルチ
プレクサ５５２の出力が直接入力されると共にフリップ
フロップ５３７および５３８を介して入力され、その出
力はフリップフロップ５４を介してメモリ部５０のアド
レス信号として入力され、フェイルデータ格納メモリ部
５１の出力をマスクデータ発生メモリ部５２のライトイ
ネーブル生成部５３４Ｂの入力に接続した半導体メモリ
試験装置用不良解析メモリを構成した。
【００１６】
【発明の実施の形態】この発明の実施の形態を図１の実
施例を参照して説明する。図１はリムーブ動作に着目し
たこの発明による不良解析メモリである。この発明によ
る不良解析メモリにより上述されたリムーブ動作時間を
短縮することができる。従来の不良解析メモリとは、メ
モリコントロール部５３の回路構成およびメモリ部５０
へデータを入力する回路構成を異にしている。以下、ブ
ロックＡをフェイルデータ格納メモリ部５１に設定し、
ブロックＢをマスクデータ発生メモリ部５２に設定した
ものとして説明する。
【００１７】従来の不良解析メモリのリムーブ動作は、
上述した通り、或るアドレスに対してブロックＡである
フェイルデータ格納メモリ部５１から読み出したデータ
とブロックＢであるマスクデータ発生メモリ部５２から
読み出したデータの論理和を取ったデータを、その読み
出しを行ったアドレスと同一アドレスに対してブロック
Ｂであるマスクデータ発生メモリ部５１へ書き込むこと
により行っていた。この発明の不良解析メモリは、或る
アドレスに対してブロックＡであるフェイルデータ格納
メモリ部５１を読み出し、その読み出したデータが
“１”の時にブロックＢであるマスクデータ発生メモリ
部５２への書き込みを制御するライトイネーブル信号を
生成するものとした。この時、入力データが“Ｈ”であ
るのでブロックＢであるマスクデータ発生メモリ部５２
にマスクデータが書き込まれる。
【００１８】以上のメモリ書き込み制御を行うことによ
り、マスクデータ発生メモリ部５２に書かれている過去
の不良箇所については、書き込みを行っても“０”が書
き込まれることはなくして“１”が書き込まれるだけで
不良のまま変らないので、従来必要であったマスクデー
タ発生メモリ部５２の内容を読み出す処理は必要なくな
る。また、従来の不良解析メモリは一連のリムーブ動作
が終了するまでアドレスポインタの値を保持しなければ
ならなかったが、この発明の不良解析メモリはフェイル
データ格納メモリ部５１の読み出しを行うアドレス指定
と、マスクデータ発生メモリ部５２の書き込みを行うア
ドレス指定との間にタイミング差を付けることにより、
アドレスポインタの値を保持する必要をなくした。
【００１９】図２はこの発明によるリムーブ動作を実行
した時の図１の（Ａ）〜（Ｉ）で示した箇所の状態を示
すタイミングチャートであり、これについて説明する。
（Ａ）はアドレスポインタ５５１から出力されるアドレ
スであり、このアドレスをフェイルデータ格納メモリ部
５１とマスクデータ発生メモリ部５２をアクセスするに
フリップフロップ５４を介して出力したものが（Ｂ）、
（Ｅ）である。（Ｂ）のアドレスはブロックＡであるフ
ェイルデータ格納メモリ部５１がマスクモードレジスタ
ＲＥＧ（Ａ）の設定によりマルチプレクサ５３３ＡのＡ
側を選択しているので、（Ａ）のアドレスをフリップフ
ロップ５４Ａで一段打抜いたものであり、（Ｅ）のアド
レスはブロックＢであるマスクデータ発生メモリ部５２
がマスクモードレジスタＲＥＧ（Ｂ）の設定によりマル
チプレクサ５３３ＢのＢ側を選択しているので、（Ａ）
のアドレスをフリップフロップ５３７Ｂ、フリップフロ
ップ５３８、フリップフロップ５４Ｂで三段打抜いたも
のである。（Ｂ）のアドレスによりフェイルデータ格納
メモリを読み出したデータが（Ｃ）であり、これをフリ
ップフロップ５５Ａで打抜いたデータが（Ｄ）である。
先に説明した通り、この発明によるリムーブ動作におい
ては、フェイルデータ格納メモリ部５１から読み出した
このデータ（Ｄ）により、マスクデータ発生メモリ部５
２のライトイネーブル信号を制御している。即ち、マル
チプレクサ５３２ＢはマスクモードレジスタＲＥＧ
（Ｂ）の設定によりＢ側を選択しているので、フェイル
データ格納メモリ部５１から読み出したこのデータ
（Ｄ）が（Ｆ）として出力され、このデータをフリップ
フロップ５３６Ｂで打抜いたデータが（Ｇ）である。こ
の（Ｇ）はライトイネーブル生成部５３４Ｂでマスクデ
ータ発生メモリ部５２のメモリ部５０Ｂに書き込むため
のライトイネーブルに変換され、それが（Ｈ）となる。
メモリ部５０Ｂへの書き込みは、メモリ部５０Ｂへ
（Ｅ）のアドレスおよび（Ｈ）のライトイネーブル信号
を与えることにより行われ、（Ｉ）の“メモリ書き込み
完了”と書かれているタイミングでメモリ部５０Ｂへの
書き込みは完了する。
【００２０】
【発明の効果】以上の通りであって、従来のリムーブ動
作はメモリ読み出しサイクル、読み出しデータ合成サイ
クル、メモリ書き込みサイクルより成る３サイクルであ
たが、この発明のリムーブ動作はフェイルデータ格納メ
モリ部５１の読み出しのためのアドレス指定とマスクデ
ータ発生メモリの書き込みのためのアドレス指定にタイ
ミング差を付け、そしてマスクデータ発生メモリの書き
込みを行う制御をフェイルデータ格納メモリからの読み
出しデータによりライトイネーブル信号を制御すること
により１サイクルにてリムーブ動作を実現することがで
きる。これにより被試験メモリの評価の時のリムーブ動
作に要する時間を大幅に短縮することができる。
【図面の簡単な説明】
【図１】実施例を説明する図。
【図２】実施例のタイミングチャート。
【図３】半導体メモリ試験装置を説明する図。
【図４】半導体メモリ試験に際して不良解析メモリを使
用するところを説明する図。
【図５】試験終了後の不良解析メモリ内のフェイルデー
タ格納メモリ部およびマスクデータ発生メモリ部の状態
を示す図。
【図６】不良解析メモリの従来例を説明する図。
【図７】従来例のタイミングチャート。
【符号の説明】
５０ メモリ部 ５１ フェイルデータ格納メモリ部 ５２ マスクデータ発生メモリ部 ５３ メモリコントロール部 ５３１ ライトイネーブル発生部 ５３２ マルチプレクサ ５３３ マルチプレクサ ５３４ ライトイネーブル生成部 ５３５ ＡＮＤ回路 ５３６ フリップフロップ ５３７ フリップフロップ ５３８ フリップフロップ ５４ フリップフロップ ５４０ 動作モード選択部 ５０ アドレス選択部 ５５１ アドレスポインタ ５５２ アドレスがマルチプレクサ ５５ フリップフロップ ５６ フリップフロップ ＲＥＧ リムーブモードレジスタ ＲＥＧ（Ａ） マスクモードレジスタ ＲＥＧ（Ｂ） マスクモードレジスタ

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 過去の試験により不良箇所とされたフェ
    イルデータ格納メモリ部の内容と当該試験により新たに
    不良箇所とされたフェイルデータ格納メモリ部の内容と
    を合成してマスクデータ発生メモリ部に書き込むリムー
    ブ動作を実行する半導体メモリ試験装置用不良解析メモ
    リにおいて、 フェイルデータ格納メモリ部の読み出しのアドレス指定
    とマスクデータ発生メモリ部の書き込みのアドレス指定
    にタイミング差を与える構成を具備し、 フェイルデータ格納メモリ部の出力をマスクデータ発生
    メモリ部のライトイネーブル生成部に入力し、フェイル
    データ格納メモリ部の読み出しデータによりライトイネ
    ーブル信号を制御する構成を具備することを特徴とする
    半導体メモリ試験装置用不良解析メモリ。
  2. 【請求項２】 請求項１に記載される半導体メモリ試験
    装置用不良解析メモリにおいて、 フェイルデータ格納メモリ部およびマスクデータ発生メ
    モリ部は切り替えによりフェイルデータ格納メモリ部或
    いはマスクデータ発生メモリ部として動作する一対のメ
    モリのブロックより成ることを特徴とする半導体メモリ
    試験装置用不良解析メモリ。
  3. 【請求項３】 請求項２に記載される半導体メモリ試験
    装置用不良解析メモリにおいて、 一対のメモリのブロックはデータを格納するメモリ部と
    メモリ部に格納するデータをフェイルデータとし或いは
    マスクデータとする選択動作を制御すると共にデータ格
    納動作を制御するメモリコントロール部より成ることを
    特徴とする半導体メモリ試験装置用不良解析メモリ。
  4. 【請求項４】 請求項３に記載される半導体メモリ試験
    装置用不良解析メモリにおいて、 一対のメモリのブロックのメモリコントロール部を制御
    してこれらブロックをフェイルデータ格納メモリ部或い
    はマスクデータ発生メモリ部に切り替える動作モード選
    択信号を発生するマスクモードレジスタとリムーブ動作
    を設定するリムーブモードレジスタとを有する動作モー
    ド選択部を具備し、 リムーブモードレジスタによりリムーブ動作の設定がな
    されていないときである通常のフェイル格納動作時には
    リムーブモードレジスタにより制御されるアドレスマル
    チプレクサを介してパターン発生器から供給されるアド
    レスを出力し、設定がなされているリムーブ動作時には
    アドレスポインタから出力されるアドレスを出力するア
    ドレス選択部を具備することを特徴とする半導体メモリ
    試験装置用不良解析メモリ。
  5. 【請求項５】 請求項４に記載される半導体メモリ試験
    装置用不良解析メモリにおいて、 メモリコントロール部はマスクモードレジスタの設定に
    より切り替えられるマルチプレクサを有し、その入力に
    はアドレスマルチプレクサの出力が直接入力されると共
    にフリップフロップを介して入力され、その出力はフリ
    ップフロップを介してメモリ部のアドレス信号として入
    力され、 フェイルデータ格納メモリ部の出力をマスクデータ発生
    メモリ部のライトイネーブル生成部の入力に接続したこ
    とを特徴とする半導体メモリ試験装置用不良解析メモ
    リ。
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