JP2007157303A - 試験装置および試験方法 - Google Patents

Abstract

【課題】これまでよりも効率的に複数の被試験メモリを試験する。
【解決手段】複数の被試験メモリを試験する試験装置を提供する。この試験装置は、複数の被試験メモリのデータ入出力端子にバス接続され、データ入出力端子との間でデータを授受するデータ入出力部と、データ入出力部を介して複数の被試験メモリに試験データを並列に供給する試験データ供給部と、試験データの供給と同期して複数の被試験メモリにライトイネーブル信号を並列に供給する書込制御部と、複数の被試験メモリのそれぞれに対して逐次リードイネーブル信号を供給する読出制御部と、それぞれの被試験メモリから逐次読み出された試験データを期待値と比較する比較部と、一の試験データが期待値と一致しないことを条件として、当該試験データを出力した被試験メモリに対する書込不良を検出する検出部とを備える。
【選択図】図３

Description

本発明は、試験装置および試験方法に関する。特に本発明は、複数の被試験メモリを並行に試験する試験装置および試験方法に関する。

従来、試験の効率を高めることを目的として、半導体メモリ試験装置は、複数の被試験メモリを並行に試験することが出来るように設計されている。具体的には、半導体メモリ試験装置は、複数の被試験メモリのそれぞれに対して試験データを書き込み、書き込んだその試験データを複数の被試験メモリのそれぞれから出力させる。そして、出力させた試験データのそれぞれが期待値データと一致するか否かを判断することによって、それぞれの被試験メモリの良否を判定する。

ここで、被試験メモリがフラッシュメモリである場合においては、読み書きのエラー発生によって、これら複数の被試験メモリの試験に要する時間は同一とはならない。このため、試験のフェイルが確定した被試験メモリについては、以降の試験を行わないように制御して他の被試験メモリの試験を妨害しないようにするなど、様々な機能が設けられ、試験の効率化が図られている。

なお、現時点で先行技術文献の存在を認識していないので、先行技術文献に関する記載を省略する。

従来、上述の半導体メモリ試験装置は、複数の被試験メモリのそれぞれに対応付けて、当該被試験メモリに対する試験データの入出力を制御する回路（以下、入出力回路）を有している。このため、複数の被試験メモリのそれぞれから試験データを並列に読み出して、被試験メモリ毎に良否を判定することができる。被試験メモリがフラッシュメモリである場合においては、試験データの読み出し手順は以下のようになる。まず、半導体メモリ試験装置は、それぞれの被試験メモリに読み出し開始のコマンドを発行し、フラッシュメモリがデータ出力の準備を終えるまで所定時間待機する。次に、半導体メモリ試験装置は、それぞれの被試験メモリから並列に、複数の試験データを順次読み出す。

ここで、試験データの読み出し所要時間に支配的なのは、読み出し開始のコマンドを発行してから最初のデータが読み出されるまでの待機時間となる。このため、複数の被試験メモリから並列に試験データを読み出したとしても、それによって短縮される読み出し所要時間は僅かである。更に、試験データの書き込み時には複数の被試験メモリに同時に同一のデータを書き込めば良い場合も多い。このように、これら複数の入出力回路は、試験効率化のために有効活用されていない場合がある。

これに対し、有効に活用されていない入出力回路を一部省略してその数を減少させることができれば、試験装置の規模や設置費用を節約できる。この結果、例えば、同時並行に試験できる被試験メモリの数を増加させ、試験全体のスループットを高めることができると考えられる。なお、入出力回路を一部省略したとしても、フラッシュメモリを並行に試験するための各種の機能が損なわれないようにすることが望まれる。

そこで本発明は、上記の課題を解決することのできる試験装置および試験方法を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

本発明の第１の形態によると、複数の被試験メモリを試験する試験装置であって、前記複数の被試験メモリのデータ入出力端子にバス接続され、前記データ入出力端子との間でデータを授受するデータ入出力部と、前記データ入出力部を介して前記複数の被試験メモリに試験データを並列に供給する試験データ供給部と、前記試験データの供給と同期して前記複数の被試験メモリにライトイネーブル信号を並列に供給することにより、前記複数の被試験メモリに対し前記試験データを並列に書き込む書込制御部と、前記複数の被試験メモリのそれぞれに対して逐次リードイネーブル信号を供給することにより、前記データ入出力部を介して前記複数の被試験メモリのそれぞれから前記試験データを逐次読み出す読出制御部と、それぞれの前記被試験メモリから逐次読み出された前記試験データを期待値と比較する比較部と、一の前記試験データが期待値と一致しないことを条件として、当該試験データを出力した前記被試験メモリに対する書込不良を検出する検出部とを備える試験装置を提供する。

また、前記被試験メモリは、一の読出コマンドに対して１メモリブロック分の複数の前記試験データを出力するものであり、前記読出制御部は、前記複数の被試験メモリに対して読出コマンドを並列に供給し、それぞれの前記被試験メモリに対して順に前記リードイネーブル信号を供給していくことにより、前記複数の被試験メモリから１メモリブロック分の前記試験データを並行して読み出してもよい。
また、前記検出部が書込不良を検出した場合に、前記試験データ供給部および前記書込制御部は、書込不良が発生した前記被試験メモリに対して試験データを再度書き込み、前記検出部が同一の前記被試験メモリについて予め設定された回数書込不良を検出した場合に、当該被試験メモリの試験をマスクして他の前記被試験メモリの試験を行わせる試験マスク部を更に備えてもよい。

また、前記検出部が書込不良を検出したことを条件として、前記書込不良が存在するメモリブロックが不良ブロックであることを示す不良情報を記録する記録部と、前記複数の被試験メモリのそれぞれが有する一のメモリブロックを試験する場合に、前記記録部に記録された不良情報に基づいて、当該メモリブロックが不良ブロックである前記被試験メモリの試験をマスクして他の前記被試験メモリの試験を行わせる試験マスク部を更に備えてもよい。

本発明の第２の形態によると、複数の被試験メモリを試験する試験方法であって、前記複数の被試験メモリのデータ入出力端子にバス接続され、前記データ入出力端子との間でデータを授受するデータ入出力部を介して、前記複数の被試験メモリに試験データを並列に供給する試験データ供給段階と、前記試験データの供給と同期して前記複数の被試験メモリにライトイネーブル信号を並列に供給することにより、前記複数の被試験メモリに対し前記試験データを並列に書き込む書込制御段階と、前記複数の被試験メモリのそれぞれに対して逐次リードイネーブル信号を供給することにより、前記データ入出力部を介して前記複数の被試験メモリのそれぞれから前記試験データを逐次読み出す読出制御段階と、それぞれの前記被試験メモリから逐次読み出された前記試験データを期待値と比較する比較段階と、一の前記試験データが期待値と一致しないことを条件として、当該試験データを出力した前記被試験メモリに対する書込不良を検出する検出段階とを備える試験方法を提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。

本発明によれば、これまでよりも効率的に複数の被試験メモリを試験することができる。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、試験装置１０の全体構成を示す。試験装置１０は、被試験メモリ１００−１〜２のメモリ機能を試験する。ここで、被試験メモリ１００−１〜２のそれぞれは、例えば半導体メモリ又はメモリ機能を付加したＳｏＣ（システム・オン・チップ）等であり、一例としてはフラッシュメモリである。フラッシュメモリにおいて、データの読出の所要時間は、読み出し開始のためのコマンドを発行してから最初のデータを読み出すまでの待機時間と、実際にデータを転送する時間との合計となる。そして、この待機時間はデータの転送に要する時間よりも極めて大きく、この待機時間がデータの読出の所要時間に対して支配的となる。このため、データの入出力のための回路を被試験メモリ毎に設けたとしても、それによって短縮される所要時間は僅かである。これに対し、本実施例における試験装置１０は、被試験メモリ毎の入出力回路に代えて複数の被試験メモリに対して１つの入出力用回路（本実施例ではデータ入出力部１６０）を設けることによって、試験の効率を低下させることなく試験装置１０の構成を簡略化することを目的とする。また、試験データの書き込みに際し、１つの入出力用回路から複数の被試験メモリに対して同一の試験データを並列に書き込むことで、試験の所要時間を削減することを目的とする。

試験装置１０は、タイミング発生器１１０と、パターン発生器１２０と、波形成形器１３０と、センスコントローラ１４０と、フェイルメモリ１５０と、データ入出力部１６０と、ドライバ１７０−１〜２と、電圧供給部１８０と、試験マスク部２６０とを備える。タイミング発生器１１０は、パターン発生器１２０から出力されるテストレート信号に基づいて、試験の１サイクルを示す周期クロックを生成して波形成形器１３０に供給する。また、タイミング発生器１１０は、ストローブ信号をセンスコントローラ１４０に対して出力する。このストローブ信号は、被試験メモリ１００−１〜２から出力される出力パターンを期待値パターンと比較するタイミングを制御する信号である。パターン発生器１２０は、被試験メモリ１００−１〜２に供給する試験パターンを生成して波形成形器１３０に供給する。また、パターン発生器１２０は、被試験メモリ１００−１〜２に試験データを書き込むためのコマンド、および、被試験メモリ１００−１〜２から試験データを読み出すためのコマンドを、センスコントローラ１４０に対し出力する。

波形成形器１３０は、供給を受けた周期クロックおよび試験パターンに基づいて、試験パターンの波形を成形してデータ入出力部１６０およびドライバ１７０−１〜２に出力する。センスコントローラ１４０は、本発明に係る検出部の一例であり、データ入出力部１６０から取得した試験データを、パターン発生器１２０から取得した期待値パターンと比較する。そして、センスコントローラ１４０は、一の試験データが期待値と一致しないことを条件として、当該試験データを出力した被試験メモリに対する書込不良を検出し、その検出結果をフェイルメモリ１５０に書き込む。フェイルメモリ１５０は、被試験メモリ１００−１〜２を構成する複数のブロックのそれぞれについて、そのブロックが所定の数以上のデータエラーを包含する不良ブロックか否かを記憶する。

データ入出力部１６０は、被試験メモリ１００−１〜２のデータ入出力端子に接続され、そのデータ入出力端子との間でデータを授受する。ドライバ１７０−１〜２のそれぞれは、被試験メモリ１００−１〜２のそれぞれに対応して設けられる。そして、ドライバ１７０−１〜２のそれぞれは、対応する被試験メモリに対してライトイネーブル信号またはリードイネーブル信号を出力することにより、被試験メモリ１００−１〜２を読み書きする。

電圧供給部１８０は、被試験メモリ１００−１〜２に対する入力信号の基準電圧（ＶＩ）を出力する。即ち例えば、波形成形器１３０から出力された入力信号は、データ入出力部１６０内のドライバによって基準電圧（ＶＩ）に基づいて増幅され、被試験メモリ１００−１〜２に入力される。また、電圧供給部１８０は、被試験メモリ１００−１〜２から出力される出力信号の電圧を比較する対象となる基準電圧（ＶＯ）を出力する。即ち例えば、被試験メモリ１００−１〜２からの出力は、データ入出力部１６０内のコンパレータによって基準電圧（ＶＯ）と比較され、パターン発生器１２０から出力された期待値パターンとセンスコントローラ１４０において比較される。比較の結果、被試験メモリに不良が検出された場合には、その旨を示す不良情報がフェイルメモリ１５０に記録される。また、試験マスク部２６０は、センスコントローラ１４０が同一の被試験メモリについて予め設定された回数書込不良を検出した場合に、当該被試験メモリの試験をマスクして他の被試験メモリの試験を行わせる。

図２は、被試験メモリ１００−１〜２周辺の接続回路の図である。波形成形器１３０は、データ出力部１３２と、タイミング出力部１３５−１〜２と、タイミング出力部１３８−１〜２とを有する。データ出力部１３２は、データ入出力部１６０を介して被試験メモリ１００−１〜２に試験データを並列に供給する。即ち、データ出力部１３２は、被試験メモリ１００−１〜２に対して一組の試験データのみを供給し、データ入出力部１６０は、供給を受けた試験データを、被試験メモリ１００−１〜２の何れにもバス接続された信号線に対して出力する。

タイミング出力部１３５−１〜２は、本発明に係る書込制御部として機能する。即ち、タイミング出力部１３５−１は、被試験メモリ１００−１に対応して設けられ、試験データの供給と同期して被試験メモリ１００−１にライトイネーブル信号を供給することにより、被試験メモリ１００−１に対し試験データを書き込む。また、タイミング出力部１３５−２は、被試験メモリ１００−２に対応して設けられ、タイミング出力部１３５−１と並列に、試験データの供給と同期して被試験メモリ１００−２にライトイネーブル信号を供給する。この結果、タイミング出力部１３５−２は、タイミング出力部１３５−１と並列に、被試験メモリ１００−２に対し試験データを書き込むことができる。

また、被試験メモリ１００−１〜２が例えばフラッシュメモリなどである場合において、一度の書込み／読出不良の検出によっては被試験メモリは不良とはされず、正しい読み出しができるまでのリトライ回数が問題となる。このため、試験装置１０は、一旦不良が検出された場合であっても、リトライ回数が上限回数に達するまでは書き込みを繰り返す。具体的には、データ出力部１３２およびタイミング出力部１３５−１〜２は、後述するセンスコントローラ１４０によって書込不良が検出された場合に、その書込み不良が発生した被試験メモリに対して試験データを再度書き込む。より詳細には、データ出力部１３２およびタイミング出力部１３５−１〜２は、後述するマッチ検出部２３０によってマッチ信号が出力された場合には、次の試験データを出力し、マッチ信号が出力されない限りは、所定の試験サイクルに基づいて同一の試験データを書き込み続ける。

タイミング出力部１３８−１〜２は、本発明に係る読出制御部として機能する。即ち、タイミング出力部１３８−１は、被試験メモリ１００−１に対応して設けられ、被試験メモリ１００−１に対して逐次リードイネーブル信号を供給することにより、データ入出力部１６０を介して被試験メモリ１００−１〜２のそれぞれから試験データを逐次読み出す。また、タイミング出力部１３８−２は、被試験メモリ１００−２に対応して設けられ、被試験メモリ１００−２に対して逐次リードイネーブル信号を供給することにより、データ入出力部１６０を介して被試験メモリ１００−１〜２のそれぞれから試験データを逐次読み出す。

データ入出力部１６０は、被試験メモリ１００−１および被試験メモリ１００−２のデータ入出力端子にバス接続される。そして、データ入出力部１６０は、データ出力部１３２から供給を受けた試験データを、これらのデータ入出力端子に対して出力する。また、データ入出力部１６０は、被試験メモリ１００−１〜２から出力される試験データを、センスコントローラ１４０に対して出力する。

ドライバ１７０−１〜２のそれぞれは、被試験メモリ１００−１〜２のそれぞれに対応して設けられる。ドライバ１７０−１は、タイミング出力部１３５−１から出力されたライトイネーブル信号を、入力信号の基準電圧（ＶＩ）に基づいて所定の電圧レベルに調整し、被試験メモリ１００−１のライトイネーブル信号入力用の端子（ＷＥ）に印加する。また、ドライバ１７０−１は、タイミング出力部１３８−１から出力されたリードイネーブル信号を、基準電圧（ＶＩ）に基づいて所定の電圧レベルに調整し、被試験メモリ１００−１のリードイネーブル信号入力用の端子（ＲＥ）に印加する。

同様に、ドライバ１７０−２は、タイミング出力部１３５−２から出力されたライトイネーブル信号を、基準電圧（ＶＩ）に基づいて所定の電圧レベルに調整し、被試験メモリ１００−１の端子（ＷＥ）に印加する。また、ドライバ１７０−２は、タイミング出力部１３８−２から出力されたリードイネーブル信号を、基準電圧（ＶＩ）に基づいて所定の電圧レベルに調整し、被試験メモリ１００−２の端子（ＲＥ）に印加する。

図３は、センスコントローラ１４０およびフェイルメモリ１５０の機能構成を示す。センスコントローラ１４０は、被試験メモリ１００−１〜２のデータ入出力端子毎に測定回路を有する。データ入出力端子ＩＯ１〜ＩＯｎのそれぞれに対応する測定回路を、端子別測定回路２００−１〜ｎのそれぞれとする。即ち、センスコントローラ１４０は、端子別測定回路２００−１〜ｎを有する。図３ではこれらの測定回路を代表して、ＩＯ１に対応する端子別測定回路２００−１について説明する。

端子別測定回路２００−１は、タイミング比較部２１０と、論理比較部２２０と、マッチ検出部２３０と、デマルチプレクサ２３２−１〜２と、ＤＵＴ別測定回路２４０−１〜２と、マルチプレクサ２５０−１〜２と、マルチプレクサ２５６と、マルチプレクサ２５８と、選択部２９０とを有する。タイミング比較部２１０は、被試験メモリ１００−１〜２のそれぞれから逐次読み出された試験データについて、その試験データを示す信号の出力タイミングを試験する。この試験には、データ入出力部１６０から提供を受けたストローブ信号が用いられる。論理比較部２２０は、被試験メモリ１００−１〜２のそれぞれから逐次読み出された試験データを、パターン発生器１２０から提供を受けた期待値と比較する。

マッチ検出部２３０は、データ入出力端子ＩＯ１〜ｎから出力されるそれぞれの試験データについて、論理比較部２２０によって比較された比較結果を入力とする。そして、マッチ検出部２３０は、入力した全ての比較結果が、試験データと期待値との一致を示す場合に、その旨を示すマッチ信号をパターン発生器１２０およびデマルチプレクサ２３２−１に出力する。また、マッチ検出部２３０は、比較結果に係らず、強制マッチ信号をマルチプレクサ２５８から受けた場合には、マッチ信号を出力する。

デマルチプレクサ２３２−１は、何れの被試験メモリを試験しているかを示す選択信号（ＳＥＬＣＭＤ）に基づいて、マッチ信号をＤＵＴ別測定回路２４０−１またはＤＵＴ別測定回路２４０−２に出力する。また、デマルチプレクサ２３２−２は、選択信号（ＳＥＬＣＭＤ）に基づいて、試験データと期待値との比較結果をＤＵＴ別測定回路２４０−１またはＤＵＴ別測定回路２４０−２に出力する。ＤＵＴ別測定回路２４０−１〜２のそれぞれは、被試験メモリ１００−１〜２のそれぞれに対応して設けられている。

ＤＵＴ別測定回路２４０−１〜２のそれぞれにおいて各被試験メモリの良否を判定する方法は従来公知であるが、被試験メモリ１００−１〜２がフラッシュメモリである場合には、ＤＵＴ別測定回路２４０−１〜２は概ね以下のような構成を採る。ＤＵＴ別測定回路２４０−１〜２のそれぞれは、オールパス検出部２４２−１〜２のそれぞれと、カウンタ部２４５−１〜２のそれぞれと、オアゲート２４８−１〜２のそれぞれを有する。オールパス検出部２４２−１は、被試験メモリ１００−１内で試験の対象となっているあるブロックについて、そのブロックからＩＯ１を介して出力される全ての試験データが正しく読み出された場合に、その旨を示す信号をマルチプレクサ２５０−１、および、オアゲート２４８−１に出力する。同様に、オールパス検出部２４２−２は、被試験メモリ１００−２内で試験の対象となっているあるブロックについて、そのブロックからＩＯ１を介して出力される全ての試験データが正しく読み出された場合に、その旨を示す信号をマルチプレクサ２５０−１、および、オアゲート２４８−２に出力する。

オアゲート２４８−１は、不良の検出回数が上限回数に達した旨を示す信号、および、試験対象のブロックからＩＯ１を介して出力される全ての試験データが正しく読み出された旨を示す信号を入力とし、それらの信号の論理和をオアゲート２６２−１に出力する。オアゲート２４８−２は、不良の検出回数が上限回数に達した旨を示す信号、および、試験対象のブロックからＩＯ１を介して出力される全ての試験データが正しく読み出された旨を示す信号を入力とし、それらの信号の論理和をオアゲート２６２−２に出力する。

カウンタ部２４５−１は、被試験メモリ１００−１について、全てのデータ入出力端子において試験データが期待値と一致するまで、読出をリトライした回数をカウントする。また、この回数が、予め定められた上限回数に達した場合には、カウンタ部２４５−１は、その回数をマルチプレクサ２５０−２に出力し、上限回数に達した旨を示す制御信号をオアゲート２４８−１に出力する。同様に、カウンタ部２４５−２は、被試験メモリ１００−２について、全てのデータ入出力端子において試験データが期待値と一致するまで、読出をリトライした回数をカウントする。また、この回数が、予め定められた上限回数に達した場合には、カウンタ部２４５−２は、その回数をマルチプレクサ２５０−２に出力し、上限回数に達した旨を示す制御信号をオアゲート２４８−２に出力する。

マルチプレクサ２５０−１は、選択信号（ＳＥＬＣＭＤ）に基づいて、オールパス検出部２４２−１またはオールパス検出部２４２−２の出力信号を選択してマルチプレクサ２５６に出力する。マルチプレクサ２５０−２は、選択信号（ＳＥＬＣＭＤ）に基づいて、カウンタ部２４５−１またはカウンタ部２４５−２の出力信号を選択してマルチプレクサ２５６に出力する。マルチプレクサ２５６は、論理比較部２２０の比較結果、マルチプレクサ２５０−１の出力信号、および、マルチプレクサ２５０−２の出力信号をシリアライズしてフェイルメモリ１５０に送る。

マルチプレクサ２５８は、被試験メモリ１００−１に対応する書込禁止信号、または、被試験メモリ１００−２に対応する書込禁止信号を、選択信号（ＳＥＬＣＭＤ）に基づいて選択して、強制マッチ信号としてマッチ検出部２３０に出力する。選択部２９０は、タイミング出力部１３８−１〜２のそれぞれによって出力されるリードイネーブル信号に同期して、選択信号（ＳＥＬＣＭＤ）を出力する。この選択信号は、デマルチプレクサ２３２−１〜２、マルチプレクサ２５０−１〜２、マルチプレクサ２５８、および、デマルチプレクサ２７２−１〜２に出力される。

また、フェイルメモリ１５０は、バッドブロックメモリ１５２−１〜２と、アドレスフェイルメモリ１５４−１〜２と、デマルチプレクサ２７２−１〜２とを有する。バッドブロックメモリ１５２−１〜２は、本発明に係る記録部の一例であり、センスコントローラ１４０が書込不良を検出したことを条件として、その書込不良が存在するメモリブロックが不良ブロックであることを示す不良情報を記録する。より具体的には、バッドブロックメモリ１５２−１は、被試験メモリ１００−１の不良情報を記録し、バッドブロックメモリ１５２−２は、被試験メモリ１００−２の不良情報を記録する。そして、デマルチプレクサ２７２−１は、選択信号（ＳＥＬＣＭＤ）によってバッドブロックメモリ１５２−１またはバッドブロックメモリ１５２−２を選択して、選択されたバッド・ブロック・メモリに対し、センスコントローラ１４０から提供された不良情報を記録する。これに代えて、１つのアドレス空間から成るメモリの一部の領域をバッドブロックメモリ１５２−１として機能させ、他の領域をバッドブロックメモリ１５２−２として機能させて、ＳＥＬＣＭＤに応じたアドレスによってこのメモリをアクセスしてもよい。

アドレスフェイルメモリ１５４−１〜２は、被試験メモリ１００−１〜２が出力したデータと期待値とが不一致である旨を、当該データに対応するアドレスに記憶する。より具体的には、アドレスフェイルメモリ１５４−１は、被試験メモリ１００−１が出力したデータについて、そのデータが期待値と不一致である旨を記憶し、アドレスフェイルメモリ１５４−２は、被試験メモリ１００−２が出力したデータについて、そのデータが期待値と不一致である旨を記憶する。そして、デマルチプレクサ２７２−２は、選択信号（ＳＥＬＣＭＤ）によって選択されたアドレス・フェイル・メモリに対し、センスコントローラ１４０から提供された、不良を示すデータを記憶させる。これに代えて、１つのアドレス空間から成るメモリの一部の領域をアドレスフェイルメモリ１５４−１として機能させ、他の領域をアドレスフェイルメモリ１５４−２として機能させてもよい。

試験マスク部２６０は、被試験メモリ１００−１〜２のそれぞれが有する一のメモリブロックを試験する場合に、バッドブロックメモリ１５２に記録された不良情報に基づいて、そのメモリブロックが不良ブロックである被試験メモリの試験をマスクして他の被試験メモリの試験を行わせる。具体的には、試験マスク部２６０は、オアゲート２６２−１〜２を有する。オアゲート２６２−１は、試験対象となっているブロックにおいて、不良の検出回数が上限回数に達した旨を示す信号、および、そのブロックからＩＯ１を介して出力される全ての試験データが正しく読み出された旨を示す信号、の論理和をオアゲート２４８−１から入力する。また、オアゲート２６２−１は、バッドブロックメモリ１５２−１に記録された不良情報を入力とする。何れかの入力信号が真である場合に、オアゲート２６２−１は、被試験メモリ１００−１に対する以降の試験を無効とするべく、書込禁止信号を出力する。

同様に、オアゲート２６２−２は、不良の検出回数が上限回数に達した旨を示す信号、および、そのブロックからＩＯ１を介して出力される全ての試験データが正しく読み出された旨を示す信号、の論理和をオアゲート２４８−２から入力する。また、オアゲート２６２−２は、バッドブロックメモリ１５２−２に記録された不良情報を入力とする。何れかの入力信号が真である場合に、オアゲート２６２−２は、被試験メモリ１００−２に対する以降の試験を無効とするべく、書込禁止信号を出力する。この書込み禁止信号を受けて、マルチプレクサ２５８は、強制マッチ信号をマッチ検出部２３０に出力する。この結果、以降の試験においては、試験データが期待値と常に一致しているかのように制御させる。これにより、既に不良と判定された被試験メモリの試験をマスクして他の被試験メモリの試験を行わせることができ、さらに、既に正常と判断されたブロックへの過剰なデータ書き込みを防止して試験効率を高めることができる。

選択部２９０は、試験の対象として、被試験メモリ１００−１または被試験メモリ１００−２を選択するための選択信号（ＳＥＬＣＭＤ）を出力する。この選択信号は、被試験メモリ１００−１〜２から試験データを読み出すためのリードイネーブル信号に同期して、被試験メモリ１００−１〜２から試験データが読み出されるタイミングで出力される。

なお、図３に示す機能構成によれば、被試験メモリ１００−１〜２のそれぞれに対応付けてＤＵＴ別測定回路２４０−１〜２を設ける必要があり、回路の必要面積が増加するとも考えられる。しかしながら、近年のＡＳＩＣの技術革新によれば、回路の実装密度は極めて高くなってきており、この程度の回路の増加によっては回路規模の増加は僅かである。一方で、試験装置１０の入出力端子を減少させることは、試験装置１０の導入・管理のコストを削減するために効果的であり、複数の被試験メモリに対して１つのデータ入出力部１６０のみを設けることでこれを実現することができる。

図４は、本発明の実施形態に係る試験装置１０の、データ書込み時における動作タイミングを示す。第０サイクルから第ｘ＋１サイクルのそれぞれにおいて、タイミング出力部１３５−１〜２は、ライトイネーブル信号を被試験メモリ１００−１〜２のそれぞれに対して並列に供給する。これと同期して、データ出力部１３２は、データ入出力部１６０を介して被試験メモリ１００−１〜２に試験データを並列に供給する。

供給される試験データのフォーマットは、被試験メモリ１００−１〜２の規格に応じて定まっている。図４の例において具体的には、データ出力部１３２は、まず、データの書き込みを指示するコマンド（ＣＭＤ）を出力する（第０サイクル）。続いて、データ出力部１３２は、書き込み対象となるカラムおよびローを指定するデータを逐次出力する（第１から第３サイクル）。更に、データ出力部１３２は、書き込み対象のデータとして試験データを逐次出力する（第４から第ｘサイクル）。最後に、データ出力部１３２は、書き込む対象となるデータの出力を終えた旨を示すコマンド（ＣＭＤ）を出力する（第ｘ＋１サイクル）。

この書込み処理を受けて、被試験メモリ１００−１は、書き込みの処理中である旨を示す信号Ｒ／Ｂを"０"とし、被試験メモリ１００−２は、書き込みの処理中である旨を示す信号Ｒ／Ｂを"０"とする。双方の被試験メモリにおいて信号Ｒ／Ｂが"１"となった時点で、試験装置１０による被試験メモリ１００−１〜２に対する試験データの書き込みが完了する。
以上、本図の例のように、試験装置１０は、被試験メモリ１００−１〜２のそれぞれに対して試験データの書き込みを行う。この書き込みの処理において、試験装置１０は、１つのデータ入出力部１６０を用いて、被試験メモリ１００−１〜２のそれぞれについて並列にかつ同一の試験データを書き込むことができる。

図５は、本発明の実施形態に係る試験装置１０の、データ読出し時における動作タイミングを示す。第０サイクルから第３サイクルのそれぞれにおいて、タイミング出力部１３５−１〜２は、データ読み出しのためのコマンドを被試験メモリ１００−１〜２に発行するべく、ライトイネーブル信号を出力する。これに同期して、データ出力部１３２は、被試験メモリから１メモリブロック分のデータの読出を指示するコマンド（ＣＭＤ）を出力する（第０サイクル）。続いて、データ出力部１３２は、読出の対象となるアドレスを出力する（第１から第３サイクル）。このコマンドによれば、指定されたアドレスに位置する、１メモリブロック分の試験データを出力可能とすることができる。

読出の対象となるアドレスが指定されると、被試験メモリ１００−１〜２は、そのアドレスのデータを出力可能な状態とするべく処理を開始する。この処理の処理中には、Ｒ／Ｂ信号が"０"となる。図５の例では、被試験メモリ１００−１〜２に対して並行に読み出しを指示したので、被試験メモリ１００−１のＲ／Ｂ、および、被試験メモリ１００−２のＲ／Ｂは共に"０"となる。そして、第ｘ＋１サイクルにおいて被試験メモリ１００−１の処理が完了し、第ｘ＋２サイクルにおいて被試験メモリ１００−２の処理が完了する。

次に、データ出力部１３２は、被試験メモリ１００−１〜２に対して読み出しコマンドを並列に供給する。図５の例において、データ出力部１３２は、まず、第ｎカラムのデータを読み出すコマンドを被試験メモリ１００−１に対して出力し、次に、第ｎカラムのデータを読み出すコマンドを被試験メモリ１００−２に対して出力する。続いて、データ出力部１３２は、第ｎ＋１カラムのデータを読み出すコマンドを被試験メモリ１００−１に対して出力し、次に、第ｎ＋１カラムのデータを読み出すコマンドを被試験メモリ１００−２に対して出力する。

これに同期して、タイミング出力部１３８−１〜２は、被試験メモリ１００−１〜２のそれぞれに対して順にリードイネーブル信号を供給していく。例えば、まず、タイミング出力部１３８−１は、被試験メモリ１００−１に対してリードイネーブル信号を供給する（第ｘ＋１〜２サイクル）。次に、タイミング出力部１３８−２は、被試験メモリ１００−２に対してリードイネーブル信号を供給する（第ｘ＋３〜４サイクル）。次に、タイミング出力部１３８−１は、被試験メモリ１００−１に対してリードイネーブル信号を供給する（第ｘ＋５〜６サイクル）。次に、タイミング出力部１３８−２は、被試験メモリ１００−２に対してリードイネーブル信号を供給する（第ｘ＋７〜８サイクル）。このように、タイミング出力部１３８−１〜２は、リードイネーブル信号を被試験メモリ１００−１〜２に対して順次交互に出力することで、被試験メモリ１００−１〜２のそれぞれから１メモリブロック分の試験データを並行して読み出すことができる。

なお、このように被試験メモリ１００−１〜２のそれぞれから試験データを交互に読み出す場合には、被試験メモリ１００−１〜２のそれぞれから試験データを並列に読み出す場合と比較して、２倍の時間が必要とも考えられる。しかしながら、既に述べたように、試験データの読出の所要時間に支配的なのは、読出のコマンドを発行してから最初の試験データを読み出すまでの所要時間である。更に、試験データの読み出しは、試験周期のサイクルとは独立に行うことができ、例えば、試験データの読出をこれまでの読み出しサイクルの１／２サイクルで行ってもよい。この結果、試験データを被試験メモリ１００−１〜２から交互に読み出した場合であっても、これまでと同等の処理時間および消費電力で処理を完了することもできる。

図６は、本実施形態の変形例におけるセンスコントローラ１４０およびフェイルメモリ１５０の機能構成を示す。本変形例は、被試験メモリ１００−１〜２のそれぞれについて並列に、タイミング試験および論理試験を行うことを目的とする。本変形例におけるセンスコントローラ１４０は、図３に示すセンスコントローラ１４０と同様に、端子別測定回路２００−１〜ｎを有する。本変形例における端子別測定回路２００−１は、図３に示す端子別測定回路２００−１とは異なり、論理比較部２２０に代えて、論理比較部２２０−１〜２を有し、マッチ検出部２３０に代えてマッチ検出部２３０−１〜２を有する。また、端子別測定回路２００−１は、デマルチプレクサ２３２−１〜２を有していなくてもよく、これに代えてマルチプレクサ２８０を有する。

また、本変形例におけるタイミング比較部２１０は、被試験メモリ１００−１〜２のそれぞれに対応したストローブ信号を試験装置１０から入力する。そして、タイミング比較部２１０は、入力したストローブ信号に基づいて、被試験メモリ１００−１〜２のそれぞれについて独立に、試験データを示す信号の出力タイミングを試験する。論理比較部２２０−１は、被試験メモリ１００−１に対応して設けられ、被試験メモリ１００−１から逐次読み出された試験データを期待値と順次比較し、比較結果をマッチ検出部２３０−１に送る。また、論理比較部２２０−１は、オアゲート２６２−１から書込禁止信号を入力した場合には、試験データと期待値とが一致しない場合であっても、これらが一致した旨を示す比較結果を出力する。

同様に、論理比較部２２０−２は、被試験メモリ１００−２に対応して設けられ、被試験メモリ１００−２から逐次読み出された試験データを期待値と順次比較し、比較結果をマッチ検出部２３０−２に送る。また、論理比較部２２０−２は、オアゲート２６２−２から書込禁止信号を入力した場合には、試験データと期待値とが一致しない場合であっても、これらが一致した旨を示す比較結果を出力する。

マッチ検出部２３０−１は、被試験メモリ１００−１に対応して設けられ、被試験メモリ１００−１のデータ入出力端子ＩＯ１〜ｎから出力されるそれぞれの試験データについて、論理比較部２２０−１によって比較された比較結果を入力とする。そして、マッチ検出部２３０−１は、入力した全ての比較結果が、試験データと期待値との一致を示す場合に、その旨を示すマッチ信号をＤＵＴ別測定回路２４０−１およびＤＵＴ別測定回路２４０−２に出力する。

同様に、マッチ検出部２３０−２は、被試験メモリ１００−２に対応して設けられ、被試験メモリ１００−２のデータ入出力端子ＩＯ１〜ｎから出力されるそれぞれの試験データについて、論理比較部２２０−２によって比較された比較結果を入力とする。そして、マッチ検出部２３０−２は、入力した全ての比較結果が、試験データと期待値との一致を示す場合に、その旨を示すマッチ信号をＤＵＴ別測定回路２４０−１およびＤＵＴ別測定回路２４０−２に出力する。

マルチプレクサ２８０は、論理比較部２２０−１および論理比較部２２０−２による比較結果をシリアライズしてマルチプレクサ２５６に送る。マルチプレクサ２５６は、マルチプレクサ２８０から受けた比較結果と、マルチプレクサ２５０−１〜２から受けた比較結果とをシリアライズしてフェイルメモリ１５０に出力する。
このように、本変形例によっても、被試験メモリ毎の入出力回路を不要とし、試験装置１０の回路の必要面積などを削減することができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

図１は、試験装置１０の全体構成を示す。 図２は、被試験メモリ１００−１〜２周辺の接続回路の図である。 図３は、センスコントローラ１４０およびフェイルメモリ１５０の機能構成を示す。 図４は、本発明の実施形態に係る試験装置１０の、データ書込み時における動作タイミングを示す。 図５は、本発明の実施形態に係る試験装置１０の、データ読出し時における動作タイミングを示す。 図６は、本実施形態の変形例におけるセンスコントローラ１４０およびフェイルメモリ１５０の機能構成を示す。

符号の説明

１０ 試験装置
１００ 被試験メモリ
１１０ タイミング発生器
１２０ パターン発生器
１３０ 波形成形器
１３２ データ出力部
１３５ タイミング出力部
１３８ タイミング出力部
１４０ センスコントローラ
１５０ フェイルメモリ
１５２ バッドブロックメモリ
１５４ アドレスフェイルメモリ
１６０ データ入出力部
１７０ ドライバ
１８０ 電圧供給部
２００ 端子別測定回路
２１０ タイミング比較部
２２０ 論理比較部
２３０ マッチ検出部
２３２ デマルチプレクサ
２３４ デマルチプレクサ
２４０ ＤＵＴ別測定回路
２４２ オールパス検出部
２４５ カウンタ部
２４８ オアゲート
２５０ マルチプレクサ
２５６ マルチプレクサ
２５８ マルチプレクサ
２６０ 試験マスク部
２６２ オアゲート
２７２ デマルチプレクサ
２８０ マルチプレクサ
２９０ 選択部

Claims (5)

1. 複数の被試験メモリを試験する試験装置であって、
   前記複数の被試験メモリのデータ入出力端子にバス接続され、前記データ入出力端子との間でデータを授受するデータ入出力部と、
   前記データ入出力部を介して前記複数の被試験メモリに試験データを並列に供給する試験データ供給部と、
   前記試験データの供給と同期して前記複数の被試験メモリにライトイネーブル信号を並列に供給することにより、前記複数の被試験メモリに対し前記試験データを並列に書き込む書込制御部と、
   前記複数の被試験メモリのそれぞれに対して逐次リードイネーブル信号を供給することにより、前記データ入出力部を介して前記複数の被試験メモリのそれぞれから前記試験データを逐次読み出す読出制御部と、
   それぞれの前記被試験メモリから逐次読み出された前記試験データを期待値と比較する比較部と、
   一の前記試験データが期待値と一致しないことを条件として、当該試験データを出力した前記被試験メモリに対する書込不良を検出する検出部と
   を備える試験装置。
2. 前記被試験メモリは、一の読出コマンドに対して１メモリブロック分の複数の前記試験データを出力するものであり、
   前記読出制御部は、前記複数の被試験メモリに対して読出コマンドを並列に供給し、それぞれの前記被試験メモリに対して順に前記リードイネーブル信号を供給していくことにより、前記複数の被試験メモリから１メモリブロック分の前記試験データを並行して読み出す
   請求項１に記載の試験装置。
3. 前記検出部が書込不良を検出した場合に、前記試験データ供給部および前記書込制御部は、書込不良が発生した前記被試験メモリに対して試験データを再度書き込み、
   前記検出部が同一の前記被試験メモリについて予め設定された回数書込不良を検出した場合に、当該被試験メモリの試験をマスクして他の前記被試験メモリの試験を行わせる試験マスク部を更に備える
   請求項１に記載の試験装置。
4. 前記検出部が書込不良を検出したことを条件として、前記書込不良が存在するメモリブロックが不良ブロックであることを示す不良情報を記録する記録部と、
   前記複数の被試験メモリのそれぞれが有する一のメモリブロックを試験する場合に、前記記録部に記録された不良情報に基づいて、当該メモリブロックが不良ブロックである前記被試験メモリの試験をマスクして他の前記被試験メモリの試験を行わせる試験マスク部を更に備える
   請求項１に記載の試験装置。
5. 複数の被試験メモリを試験する試験方法であって、
   前記複数の被試験メモリのデータ入出力端子にバス接続され、前記データ入出力端子との間でデータを授受するデータ入出力部を介して、前記複数の被試験メモリに試験データを並列に供給する試験データ供給段階と、
   前記試験データの供給と同期して前記複数の被試験メモリにライトイネーブル信号を並列に供給することにより、前記複数の被試験メモリに対し前記試験データを並列に書き込む書込制御段階と、
   前記複数の被試験メモリのそれぞれに対して逐次リードイネーブル信号を供給することにより、前記データ入出力部を介して前記複数の被試験メモリのそれぞれから前記試験データを逐次読み出す読出制御段階と、
   それぞれの前記被試験メモリから逐次読み出された前記試験データを期待値と比較する比較段階と、
   一の前記試験データが期待値と一致しないことを条件として、当該試験データを出力した前記被試験メモリに対する書込不良を検出する検出段階と
   を備える試験方法。
   
   

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