JP2005203085A - 内蔵メモリのフェイルを検出するための半導体テスト装置 - Google Patents

Abstract

【課題】内蔵メモリのフェイルを検出するための半導体テスト装置を提供する。
【解決手段】ＢＩＳＴ回路はＢＩＳＴコントローラの制御に応答してアドレスおよび制御信号を発生するアドレスおよび制御信号発生器と、テストデータを発生するテストデータ発生器と、メモリの同一のアドレス領域から出力されたデータが互いに同一であるか否かを判断してメモリのフェイルの可否を検出するフェイル検出器とを含む。
【選択図】 図４

Description

本発明は半導体テスト装置に係り、さらに詳細には半導体集積回路に内蔵されたメモリのフェイルの可否を検出するためのＢＩＳＴ回路に関する。

ＢＩＳＴ(Ｂｕｉｌｔ Ｉｎ Ｓｅｌｆ Ｔｅｓｔ)回路は半導体集積回路に内蔵されたメモリを自動的にテストするための自己診断回路である。ＢＩＳＴ回路は内蔵メモリをテストするためにテストデータを印加する。ＢＩＳＴ回路は内蔵メモリから出力された値と基準データ値とを比べて内蔵メモリのフェイル(ｆａｉｌ)の可否を判断する。

しかし、半導体製造技術の発達によって半導体集積回路設計時、内蔵メモリのサイズが増加することから、内蔵メモリをテストするために付加的に設計されたＢＩＳＴ回路の面積が過度に増加するという問題点が発生している。

図１は半導体集積回路に内蔵されたメモリを自動的にテストするための従来のＢＩＳＴ回路のブロック図である。図１のようなＢＩＳＴ回路は特許文献１に開示されている。

図１を参照すると、ＢＩＳＴ回路１はＢＩＳＴコントローラ１００、アドレスおよび制御信号発生器１１０、テストデータ発生器１２０、基準データ発生器１３０、および比較器１４０を含む。

ＢＩＳＴコントローラ１００はアドレスおよび制御信号発生器１１０、テストデータ発生器１２０、および基準データ発生器１３０で必要とする制御信号を発生し、ＢＩＳＴ回路１を構成する各ブロックの種々の動作を制御する。

アドレスおよび制御信号発生器１１０はメモリ１１、１２、１３に入力またはメモリ１１、１２、１３から出力されるデータのアドレスとデータとの入出力動作を制御するための信号を発生する。

テストデータ発生器１２０はメモリ１１、１２、１３の該当のアドレスに入力されるテストデータを発生する。テストデータはメモリ１１、１２、１３の同一のアドレス領域に同一の値で入力される。すなわち、ＤＩＮ１［０］＝ＤＩＮ２［０］＝ＤＩＮ３［０］、ＤＩＮ１［１］＝ＤＩＮ２[１]＝ＤＩＮ３[１]、．．．、ＤＩＮ１［７］＝ＤＩＮ２［７］＝ＤＩＮ３［７］、ＤＩＮ１［８］＝ＤＩＮ２［８］、．．．、ＤＩＮ１[２３]＝ＤＩＮ２[２３]、ＤＩＮ１［２５］、．．．、ＤＩＮ１［３１］である。ここで、ＤＩＮ１［０］は第１メモリ１１の３２個の入力端子のうちから一番目の入力端子に入力されるデータを意味する。そして、ＤＩＮ１［０］＝ＤＩＮ２［０］＝ＤＩＮ３［０］は第１乃至第３メモリの一番目の入力端子に入力されるデータが全部同一の値であることを意味する。これらは各メモリの同一のアドレス領域に入力される。

基準データ発生器１３０はメモリ１１、１２、１３から出力されたデータと比較される基準データを発生する。基準データはメモリ１１、１２、１３に入力されるテストデータと同一の値を有する。基準データ発生器１３０は基準データをラッチするためにフリップフロップを必要とする。基準データ発生器１３０はメモリ１１、１２、１３のうちで入出力端子数が最も多いメモリの入出力端子数だけのフリップフロップを必要とする。図１で基準データ発生器１３０は基準データをラッチするために全部で３２個のフリップフロップを必要とする。

比較器１４０はメモリ１１、１２、１３から出力されたデータと基準データ発生器１３０から発生された基準データとを比べて二つのデータが一致するか否かを判断し、これによりフェイル発生の可否を検出する。比較器１４０は第１メモリ１１のフェイル発生の可否を検出する第１比較器１４１、第２メモリ１２のフェイル発生の可否を検出する第２比較器１４２、および第３メモリ１３のフェイル発生の可否を検出する第３比較器１４３で構成される。

第１乃至第３比較器１４１、１４２、１４３は第１乃至第３メモリ１１、１２、１３から入力されるデータをラッチするためにフリップフロップを必要とする。第１比較器１４１は第１メモリ１１の出力端子数である３２個のフリップフロップを必要とする。第２比較器１４２は第２メモリ１２の出力端子数である２４個のフリップフロップを必要とする。第３比較器１４３は第３メモリ１３の出力端子数である８個のフリップフロップを必要とする。比較器１４０は全部で６４個のフリップフロップを必要とする。

図１のような従来のＢＩＳＴ回路はすべての内蔵メモリに対して同時にテスト動作を実行するので、テスト時間を減らすのに効果的である。しかし、従来のＢＩＳＴ回路は基準データおよび内蔵メモリから入力されるデータをラッチするためにフリップフロップを必要とする。ＢＩＳＴ回路に使用されるフリップフロップの数は内蔵メモリの数が増加すればするほど、さらに多くなる。これは内蔵メモリをテストするために付加的に設計されたＢＩＳＴ回路の面積を過度に増加させる原因になっている。
韓国特許公開公報２００３−００５４１９８号

本発明は上述の問題点を解決するために提案されたものであり、本発明の目的はフリップフロップを使用する比較器や基準データ発生器を除去し、小面積で、かつ高速に内蔵メモリをテストできるＢＩＳＴ回路を提供することにある。

本発明の他の目的は比較器や基準データで使用するフリップフロップの数を減らし、小面積のＢＩＳＴ回路を提供することにある。

上述の技術的課題を達成するために本発明によるＢＩＳＴ回路は、半導体集積回路に内蔵された少なくとも一つのメモリをテストするためのテストアルゴリズムを内蔵するＢＩＳＴコントローラと、前記ＢＩＳＴコントローラの制御に応答してアドレスおよび制御信号を発生するアドレスおよび制御信号発生器と、前記ＢＩＳＴコントローラの制御に応答してテストデータを発生するテストデータ発生器と、前記メモリの同一のアドレス領域から出力されたデータが互いに同一であるか否かを判断して前記メモリのフェイルの可否を検出するフェイル検出器とを含むことを特徴とする。

この実施形態において、前記メモリは同一の入出力端子数を有することを特徴とする。

この実施形態において、前記メモリのうちで入出力端子数が最も多いメモリは少なくとも二つ以上であることを特徴とする。

この実施形態において、前記フェイル検出器は、前記メモリの同一のアドレス領域から出力されたデータが異なる時、フェイル信号としてデータ“１”を発生することを特徴とする。

この実施形態において、前記フェイル検出器は、前記メモリの同一のアドレス領域からデータを受け入れて前記データが異なる場合に、第１フェイル信号を出す複数個の第１ゲート部と、前記複数個の第１ゲート部から前記第１フェイル信号を少なくとも一つ以上を受け入れて第２フェイル信号を出す第２ゲート部とを含むことを特徴とする。

この実施形態において、前記第１ゲート部の各々は、前記メモリの同一のアドレス領域からデータを各々受け入れるＡＮＤゲートおよびＯＲゲートと、前記ＡＮＤゲートおよびＯＲゲートからデータを受け入れて前記第１フェイル信号を発生するＸＯＲゲートとを含むことを特徴とする。

この実施形態において、前記第２ゲート部は、ＯＲゲートであることを特徴とする。

この実施形態において、前記フェイル検出器は、前記メモリの同一のアドレス領域から出力されたデータが異なる時、フェイル信号としてデータ“０”を発生することを特徴とする。

本発明によるＢＩＳＴ回路の他の一面は、半導体集積回路に内蔵された少なくとも一つのメモリを自動的にテストするためのテストアルゴリズムを内蔵するＢＩＳＴコントローラと、前記ＢＩＳＴコントローラの制御に応答してアドレスおよび制御信号を発生するアドレスおよび制御信号発生器と、前記ＢＩＳＴコントローラの制御に応答してテストデータを発生するテストデータ発生器と、前記ＢＩＳＴコントローラの制御に応答して前記メモリから出力されたデータと比較される基準データを発生する基準データ発生器と、前記メモリの同一のアドレス領域から出力されたデータが互いに同一であるか否かを判断するか、前記メモリから出力されたデータと前記基準データ発生器から発生されたデータとが互いに同一であるか否かを判断して前記メモリのフェイルの可否を検出するフェイル検出器とを含むことを特徴とする。

この実施形態において、前記メモリのうちで入出力端子数が最も多いメモリは一つであることを特徴とする。

この実施形態において、前記基準データは、前記メモリのうちで入出力端子数が最も多いメモリから出力されるデータだけを比較対象とすることを特徴とする。

この実施形態において、前記フェイル検出器は、前記メモリの同一のアドレス領域から出力されたデータが異なるか、前記メモリから出力されたデータと前記基準データとが異なる時、フェイル信号としてデータ“１”を発生することを特徴とする。

この実施形態において、前記フェイル検出器は、前記メモリの同一のアドレス領域から出力されたデータが異なるか、前記メモリから出力されたデータと前記基準データとが異なる時、フェイル信号としてデータ“０”を発生することを特徴とする。

本発明によるＢＩＳＴ回路によれば、比較器および基準データ発生器を除去するか、比較器および基準データ発生器で使用するフリップフロップの数を減らしてフリップフロップによるオーバーヘッド問題を解決することができる。また、本発明によるＢＩＳＴ回路は小面積で、かつ高速でテスト動作を実行することができる。

以下、本発明が属する技術分野で通常の知識を持つ者が本発明の技術的思想を容易に実施することができるほど詳細に説明するために、本発明の最も望ましい実施形態を添付の図面を参照して説明する。

図２は小面積の選択回路を具備したＢＩＳＴ回路のブロック図である。図２を参照すると、ＢＩＳＴ回路２はＢＩＳＴコントローラ２００、アドレスおよび制御信号発生器２１０、テストデータ発生器２２０、基準データ発生器２３０、比較器２４０、および選択回路２５０を含む。

ＢＩＳＴコントローラ２００、アドレスおよび制御信号発生器２１０、テストデータ発生器２２０、および基準データ発生器２３０に対する説明は図１の説明と同様である。

選択回路２５０はＢＩＳＴコントローラ２００の制御に応答して第１乃至第３メモリのうちのいずれか一つを選択し、選択されたメモリから出力されたデータを比較器２４０に伝達する。選択回路２５０は周知のマルチプレクサによって実現することができる。

比較器２４０はメモリ２１、２２、２３のうちで選択されたメモリから出力されたデータ(Ｓｅｌｅｃｔｅｄ Ｄａｔａ、ＳＤ)と基準データ発生器２３０から発生された基準データ(Ｒｅｆｅｒｅｎｃｅ Ｄａｔａ、ＲＤ)とを比べて二つのデータが一致するか否かを判断し、その結果としてフェイル信号(ｆａｉｌ)を発生する。

図３は図２の比較器の実施形態を示す回路図である。比較器２４０はフリップフロップＦＦｉ；ｉ＝０〜３１、ＸＯＲゲートＸＯＲｉ；ｉ＝０〜３１、および一つのＯＲゲートで構成される。

比較器２４０の動作は選択回路２５０によって第１メモリ２１からデータを受け入れると仮定すれば、次のとおりである。

フリップフロップＦＦｉ；ｉ＝０〜３１は第１メモリ２１から受け入れたデータＳＤ［ｉ］＝ＤＯＵＴ１［ｉ］；ｉ＝０〜３１を一時的にラッチした後に、クロック信号に同期してラッチしたデータを出す。

ＸＯＲゲートＸＯＲｉ；ｉ＝０〜３１はフリップフロップから出力されたデータおよび基準データ発生器２３０から発生されたデータＲＤ［ｉ］；ｉ＝０〜３１を受け入れて、二つのデータ値が一致する場合には、データ“０”を出し、二つのデータ値が異なる場合にはデータ“１”を出す。

ＯＲゲートはＸＯＲゲートＸＯＲｉ；ｉ＝０〜３１から出力されたデータを受け入れ、いずれか一つでもデータ“１”が存在する場合にはフェイル信号(ｆａｉｌ)としてデータ“１”を発生する。

比較器２４０はメモリ２１、２２、２３のうちでデータ出力端子数が最も多い第１メモリ２１に適するように設計される。

再び図２を参照すると、ＢＩＳＴ回路２はすべてのメモリに対して一つの比較器のみを共有して使うので、フリップフロップによるオーバーヘッドを減らすことができる。図２で、ＢＩＳＴ回路２は全部で３２個のフリップフロップを必要とする。ＢＩＳＴ回路２は図１のＢＩＳＴ回路１に比べてフリップフロップ数が５０％も減少する効果がある。しかし、ＢＩＳＴ回路２はすべてのメモリに対して順次にテストを実行するのでテストにかかる時間が増加する問題点がある。

図４は本発明によるＢＩＳＴ回路の実施形態を示すブロック図である。ＢＩＳＴ回路３は小面積で、かつ高速に内蔵メモリ３１、３２、３３を自動的にテストする。

図４でメモリ３１、３２、３３は同一の入出力端子数を有すると仮定する。すなわち、第１乃至第３メモリは各々３２個の入力端子と出力端子とを有する。図１で説明したように、テストデータはメモリ３１、３２、３３の同一のアドレス領域に同一の値が入力される。すなわち、ＤＩＮ１［０］＝ＤＩＮ２［０］＝ＤＩＮ３［０］、ＤＩＮ１［１］＝ＤＩＮ２［１］＝ＤＩＮ３［１］、 ．．． 、ＤＩＮ１［３０］＝ＤＩＮ２［３０］＝ＤＩＮ３［３０］、ＤＩＮ１［３１］＝ＤＩＮ２［３１］＝ＤＩＮ３［３１］である。

図４を参照すると、ＢＩＳＴ回路３はＢＩＳＴコントローラ３００、アドレスおよび制御信号発生器３１０、テストデータ発生器３２０、およびフェイル検出器３３０を含む。ＢＩＳＴ回路３は基準データ発生器および比較器を含まず、内蔵メモリに対するテスト動作を実行する。

ＢＩＳＴコントローラ３００、アドレスおよび制御信号発生器３１０、およびテストデータ発生器３２０に対する説明は図１での説明と同様である。

フェイル検出器３３０はメモリ３１、３２、３３の同一のアドレス領域から出力されたデータが互いに同一であるか否かを判断して、データが同一ではない場合にはフェイル信号(ｆａｉｌ)を発生する。

図５は図４のフェイル検出器の実施形態を示す回路図である。フェイル検出器３３０はメモリ３１、３２、３３の同一のアドレス領域から出力されたデータを受け入れる第１ゲート部３３１〜３３４と、第１ゲート部３３１〜３３４から出力されたデータを受け入れてフェイル信号(ｆａｉｌ)を出す第２ゲート部３３５とで構成される。第１ゲート部３３１〜３３４はＡＮＤゲート、ＯＲゲート、およびＸＯＲゲートで構成され、第２ゲート部３３５は一つのＯＲゲートで構成される。

例として、第１ゲート部３３１について説明すれば、次のとおりである。第１ゲート部３３１はメモリ３１、３２、３３から最下位ビットに該当するデータＤＯＵＴ１［０］、ＤＯＵＴ２［０］、ＤＯＵＴ３［０］を受け入れる。

メモリにフェイルが発生せず、ＤＯＵＴ１［０］＝ＤＯＵＴ２［０］＝ＤＯＵＴ３［０］＝０であれば、ＡＮＤゲートとＯＲゲートの出力は各々Ｆ１（０）＝０、Ｆ２（０）＝０になり、ＸＯＲゲートの出力はＦ３（０）＝０になる。もし、ＤＯＵＴ１［０］＝ＤＯＵＴ２［０］＝ＤＯＵＴ３［０］＝１であれば、ＡＮＤゲートとＯＲゲートの出力は各々Ｆ１（０）＝１、Ｆ２(０)＝１になり、ＸＯＲゲートの出力はＦ３（０）＝０になる。

しかし、メモリにフェイルが発生して、ＤＯＵＴ１［０］、ＤＯＵＴ２［０］、ＤＯＵＴ３［０］のうちいずれか一つでも異なる値が存在すれば、ＡＮＤゲートの出力はＦ１（０）＝０になり、ＯＲゲートの出力はＦ２（０）＝１になって、ＸＯＲゲートの出力は Ｆ３（０）＝１になる。

第１ゲート部３３１〜３３４の出力のうちのいずれか一つでもデータ値が“１”であれば、第２ゲート部３３５はデータ値“１”をフェイル信号（ｆａｉｌ）として発生する。

再び、図４を参照すると、ＢＩＳＴ回路３はメモリ３１、３２、３３の入出力端子数が同一の場合に適する。なぜなら、メモリ３１、３２、３３の同一のアドレス領域から出力されたデータが互いに同一であるか否かを判断するためである。すなわち、メモリ３１、３２、３３から出力されたデータを互いに比べてメモリのフェイルの可否を検出するためである。

さらに、ＢＩＳＴ回路３はメモリのうちで入出力端子数が最も多いメモリが少なくとも二つあれば、メモリのフェイルの可否を検出することができる。例えば、図４で第１および第２メモリの入出力端子数は３２個であり、第３メモリの入出力端子数が２４個である場合にも、ＢＩＳＴ回路３を利用してメモリのフェイルの可否を検出することができる。なぜなら、メモリから出力されたデータが二つの以上であれば、互いに比べてフェイルの可否を検出することができるためである。

ＢＩＳＴ回路３はメモリに対して同時にテスト動作を実行するので、テスト時間を減らすことができる。そして、ＢＩＳＴ回路３は基準データ発生器および比較器を除去してフェイル検出器を使用しているので、フリップフロップによるオーバーヘッド問題も解決される。

図６は本発明によるＢＩＳＴ回路の他の実施形態を示すブロック図である。ＢＩＳＴ回路４は小面積で、かつ短時間で内蔵メモリ４１、４２、４３を自動的にテストする。

図６で、メモリ４１、４２、４３は各々異なる入出力端子数を有する。すなわち、前記第１乃至第３メモリは各々３２個、２４個、８個の入出力端子を有する。図１で説明したように、テストデータはメモリ４１、４２、４３の同一のアドレス領域に同一の値で入力される。すなわち、ＤＩＮ１［０］＝ＤＩＮ２［０］＝ＤＩＮ３［０］、ＤＩＮ１［１］＝ＤＩＮ２［１］＝ＤＩＮ３［１］、 ．．． 、ＤＩＮ１［７］＝ＤＩＮ２［７］＝ＤＩＮ３［７］、ＤＩＮ１［８］＝ＤＩＮ２［８］、 ．．． 、ＤＩＮ１［２３］＝ＤＩＮ２［２３］、ＤＩＮ１［２５］、 ．．． 、ＤＩＮ１［３１］である。

図６を参照すると、ＢＩＳＴ回路４はＢＩＳＴコントローラ４００、アドレスおよび制御信号発生器４１０、テストデータ発生器４２０、基準データ発生器４３０、およびフェイル検出器３３０を含む。ＢＩＳＴ回路４は比較器を含まず、メモリに対するテスト動作を実行する。

ＢＩＳＴコントローラ４００、アドレスおよび制御信号発生器４１０、およびテストデータ発生器４２０に対する説明は図１での説明と同様である。

基準データ発生器４３０はメモリ４１、４２、４３から出力されたデータと比較される基準データを発生する。図６で、基準データ発生器４３０は第２および第３メモリ４２、４３には入力されず、第１メモリ４１にだけ入力されるテストデータと同一の基準データ（Ｒｅｆｅｒｅｎｃｅ Ｄａｔａ、 ＲＤ）を発生する。すなわち、ＲＤ［２４］＝ＤＩＮ１［２４］、 ．．． 、ＲＤ［３１］＝ＤＩＮ１［３１］である。

フェイル検出器４４０はメモリ４１、４２、４３の同一のアドレス領域から出力されたデータが互いに同一であるか否かを判断する。また、フェイル検出器４４０はメモリ４１、４２、４３から出力されたデータが基準データと同一であるか否かを判断する。すなわち、ＤＯＵＴ１［２４］＝ＲＤ［２４］、 ．．． 、ＤＯＵＴ１［３１］＝ＲＤ［３１］であるか否かを判断する。フェイル検出器４４０はデータが同一であるか否かを判断して、同一ではない場合にはフェイル信号（ｆａｉｌ）を発生する。

図７は図６のフェイル検出器の実施形態の回路図である。フェイル検出器４４０はメモリ４１、４２、４３の同一のアドレス領域から出力されたデータを受け入れる第１ゲート部４４１〜４４６と、第１ゲート部４４１〜４４６から出力されたデータを受け入れてフェイル信号(ｆａｉｌ)を出す第２ゲート部４４７とで構成される。第１ゲート部４４１〜４４６はＡＮＤゲート、ＯＲゲート、およびＸＯＲゲートで構成され、第２ゲート部４４７は一つのＯＲゲートで構成される。第１ゲート部４４１〜４４６および第２ゲート部４４７に対する説明は図５での説明と同様である。

ただ、第１ゲート部４４３は第３メモリ４３から出力されるデータＤＯＵＴ３[８]がなく、第１および第２メモリ４１、４２から出力されるデータＤＯＵＴ１［８］、ＤＯＵＴ２［８］のみを受け入れて互いに同一であるか否かを判断する。そして、第１ゲート部４４５は第２および第３メモリ４２、４３から出力されるデータＤＯＵＴ２［８］、ＤＯＵＴ３［８］がなく、第１メモリ４１から出力されたデータＤＯＵＴ１［２４］のみが入力されるので、比べるデータが存在しない。したがって、第１ゲート部４４５は基準データ発生器４３０から基準データＲＤ［２４］が入力されてデータＤＯＵＴ１［２４］と同一であるか否かが判断される。

第１ゲート部４４１〜４４６の出力のうちのいずれか一つでもデータ値が“１”であれば、第２ゲート部４４７はデータ値“１”をフェイル信号(ｆａｉｌ)として発生する。

ＢＩＳＴ回路４はメモリの入出力端子数が互いに異なる場合にも適するだけでなく、メモリに対して同時にテスト動作を実行するので、テスト時間を減らすことができる。そして、比較器に代えてフェイル検出器を使用することによってフリップフロップによるオーバーヘッドも減らすことができる。

本発明の詳細な説明では具体的な実施形態に関して説明したが、本発明の範囲から逸脱しない限度内で様々な変形が可能であることは勿論である。したがって、本発明の技術的範囲は上述の実施形態に限定されるものではなく、本発明の特許請求の範囲と均等なものまで及ぶ。

内蔵メモリをテストするための従来のＢＩＳＴ回路を示すブロック図である。 小面積の選択回路を具備したＢＩＳＴ回路のブロック図である。 図２の比較器の実施形態の回路図である。 本発明によるＢＩＳＴ回路の実施形態のブロック図である。 図４のフェイル検出器の実施形態の回路図である。 本発明によるＢＩＳＴ回路の他の実施形態のブロック図である。 図６のフェイル検出器の実施形態の回路図である。

符号の説明

１，２，３，４ ＢＩＳＴ回路
１１，１２，１３，２１，２２，２３，３１,３２，３３，４１，４２，４３ 内蔵メモリ
１００，２００，３００，４００ ＢＩＳＴコントローラ
１１０，２１０，３１０，４１０ アドレスおよび制御信号発生器
１２０，２２０，３２０，４２０ テストデータ発生器
１３０，２３０，４３０ 基準データ発生器
１４０，２４０ 比較器
３３０，４４０ フェイル検出器
２５０ 選択回路

Claims (13)

1. 半導体集積回路に内蔵された少なくとも一つのメモリを自動的にテストするための半導体テスト装置において、
   前記メモリをテストするためのテストアルゴリズムを内蔵するＢＩＳＴコントローラと、
   前記ＢＩＳＴコントローラの制御に応答してアドレスおよび制御信号を発生するアドレスおよび制御信号発生器と、
   前記ＢＩＳＴコントローラの制御に応答してテストデータを発生するテストデータ発生器と、
   前記メモリの同一のアドレス領域から出力されたデータが互いに同一であるか否かを判断して前記メモリのフェイルの可否を検出するフェイル検出器とを含むことを特徴とするＢＩＳＴ回路。
2. 前記メモリは同一の入出力端子数を有することを特徴とする請求項１に記載のＢＩＳＴ 回路。
3. 前記メモリのうちで入出力端子数が最も多いメモリは少なくとも二つ以上であることを特徴とする請求項１に記載のＢＩＳＴ回路。
4. 前記フェイル検出器は、前記メモリの同一のアドレス領域から出力されたデータが異なる時、フェイル信号としてデータ“１”を発生することを特徴とする請求項１に記載のＢＩＳＴ回路。
5. 前記フェイル検出器は、前記メモリの同一のアドレス領域からデータを受け入れて前記データが異なる場合に第１フェイル信号を出す複数個の第１ゲート部と、
   前記複数個の第１ゲート部から前記第１フェイル信号を少なくとも一つ以上受け入れて第２フェイル信号を出す第２ゲート部とを含むことを特徴とする請求項４に記載のＢＩＳＴ回路。
6. 前記第１ゲート部の各々は、前記メモリの同一のアドレス領域からデータを各々受け入れるＡＮＤゲートおよびＯＲゲートと、
   前記ＡＮＤゲートおよびＯＲゲートからデータを受け入れて前記第１フェイル信号を発生するＸＯＲゲートとを含むことを特徴とする請求項５に記載のＢＩＳＴ回路。
7. 前記第２ゲート部は、ＯＲゲートであることを特徴とする請求項６に記載のＢＩＳＴ 回路。
8. 前記フェイル検出器は、前記メモリの同一のアドレス領域から出力されたデータが異なる時、フェイル信号としてデータ“０”を発生することを特徴とする請求項１に記載のＢＩＳＴ回路。
9. 半導体集積回路に内蔵された少なくとも一つのメモリを自動的にテストするための半導体テスト装置において、
   前記メモリをテストするためのテストアルゴリズムを内蔵するＢＩＳＴコントローラと、
   前記ＢＩＳＴコントローラの制御に応答してアドレスおよび制御信号を発生するアドレスおよび制御信号発生器と、
   前記ＢＩＳＴコントローラの制御に応答してテストデータを発生するテストデータ発生器と、
   前記ＢＩＳＴコントローラの制御に応答して前記メモリから出力されたデータと比較される基準データを発生する基準データ発生器と、
   前記メモリの同一のアドレス領域から出力されたデータが互いに同一であるか否かを判断するか、前記メモリから出力されたデータと前記基準データ発生器から発生されたデータとが互いに同一であるか否かを判断して前記メモリのフェイルの可否を検出するフェイル検出器とを含むことを特徴とするＢＩＳＴ回路。
10. 前記メモリのうちで入出力端子数が最も多いメモリは一つであることを特徴とする請求項９に記載のＢＩＳＴ回路。
11. 前記基準データは、前記メモリのうちで入出力端子数が最も多いメモリから出力されるデータだけを比較対象とすることを特徴とする請求項９に記載のＢＩＳＴ回路。
12. 前記フェイル検出器は、前記メモリの同一のアドレス領域から出力されたデータが異なるか、前記メモリから出力されたデータと前記基準データとが異なる時、フェイル信号としてデータ“１”を発生することを特徴とする請求項１１に記載のＢＩＳＴ回路。
13. 前記フェイル検出器は、前記メモリの同一のアドレス領域から出力されたデータが異なるか、前記メモリから出力されたデータと前記基準データとが異なる時、フェイル信号としてデータ“０”を発生することを特徴とする請求項１１に記載のＢＩＳＴ回路。

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