JP2006155682A - Ｌｓｉテスト回路 - Google Patents

Abstract

【課題】ＬＳＩに組み込まれた複数のメモリをメモリＢＩＳＴ制御回路を用いてテストする際に、それぞれのメモリとメモリＢＩＳＴ制御回路の配置位置関係によらず、タイミングの問題を回避してＡｔＳｐｅｅｄテストを実施する。
【解決手段】メモリ１０２、１０５のそれぞれの配置位置に応じて、それぞれをメモリＢＩＳＴ回路１０６と接続する経路にメモリＢＩＳＴ実行時の信号を遅延させるパイプラインフリップフロップを挿入する。ＬＳＩ内の回路の構成によりメモリＢＩＳＴ回路１０６から離れたところに配置されたメモリ１０５に対しては、パイプラインフリップフロップ１０７と１０８によりメモリＢＩＳＴ制御回路１０６との間の信号をパイプライン化し、メモリＢＩＳＴ制御回路１０６においてはパイプライン段数を考慮したタイミングでテスト結果を比較判定する。
【選択図】 図１

Description

本発明はＬＳＩに内蔵されるテスト回路に関し、特にＬＳＩに組み込まれたメモリをテストするためのテスト回路に関するものである。

従来、ＬＳＩに組み込まれたある種の回路のテストにおいては、スキャンテスト方式では膨大なテストパターンが必要となりテスト効率が悪いなどの問題があるため、その回路のテストを効率的に実施する自己テスト（ＢＩＳＴ：Ｂｕｉｌｔ−Ｉｎ Ｓｅｌｆ Ｔｅｓｔ）回路を組み込む方法が採用されている。メモリの自己テストを行うメモリＢＩＳＴがその代表例である（例えば、特許文献１参照）。

図５は従来のメモリＢＩＳＴを実施するＬＳＩの回路構成例を示すブロック図である。 図５において、１０１はユーザロジック回路、１０２と１０５はＬＳＩに組み込まれたメモリ、１０３はメモリＢＩＳＴ制御回路、１０４は通常動作時とメモリＢＩＳＴ実行時の信号を切り替える選択回路である。メモリ１０２とメモリ１０５はＬＳＩ内での配置位置が異なる様子を表している。

図５のように構成されたＬＳＩにおいて、通常動作時はユーザロジック回路１０１とメモリ１０２、１０５の間でデータの受け渡しを行っている。メモリＢＩＳＴ実行時には、メモリＢＩＳＴ制御回路１０３を用いてメモリの動作を確認し、すべてのメモリが期待通りの動作をするときはＯＫ判定、期待通りに動作しない場合はＮＧ判定する。このとき、メモリ１０２とメモリ１０５のＬＳＩ内での配置位置は考慮されていない。
特開平６−３４２０４０号公報（第１３頁、第１図）

上述したように、従来のＬＳＩに組み込まれたメモリをテストするメモリＢＩＳＴ制御回路では、テスト対象のメモリがＬＳＩ内でどこに配置されていても同じタイミングで検査している。図５に示した例においては、メモリ１０５はメモリ１０２と比べて、ユーザロジック回路の構成上から、メモリＢＩＳＴ制御回路１０３から離れたところに配置されている。

メモリＢＩＳＴにおいてはメモリの通常動作周波数で検査が行われる（ＡｔＳｐｅｅｄテスト）。図５の例のような場合は、メモリＢＩＳＴ制御回路１０３とメモリ１０５の間でのタイミングが厳しくなり、ＡｔＳｐｅｅｄテストが実施できない場合が発生する可能性がある。

一方でタイミングが厳しくなることを考慮してメモリ１０５近傍に別のメモリＢＩＳＴ制御回路を追加し、このメモリＢＩＳＴ制御回路でメモリ１０５を検査させるような回路構成をとることも考えられるが、その場合は回路面積が増大し、コスト面で不利になるという問題が生じる。

本発明は、ＬＳＩに組み込まれたメモリをメモリＢＩＳＴ制御回路を用いてテストする際に、メモリとメモリＢＩＳＴ制御回路の配置位置関係によらず、タイミングの問題を回避してＡｔＳｐｅｅｄテストが実施できるようにするＬＳＩテスト回路を提供することを目的とする。

本発明のＬＳＩテスト回路は、複数のメモリおよび前記メモリの自己検査（メモリＢＩＳＴ）を行うメモリＢＩＳＴ回路を内蔵するＬＳＩ回路であって、各メモリの配置位置に応じて各メモリと前記メモリＢＩＳＴ回路とを接続する経路に挿入されメモリＢＩＳＴ実行時の信号を遅延させるパイプラインフリップフロップを備える。この構成によれば、メモリのそれぞれの配置位置に応じてパイプラインフリップフロップによりテストタイミングにパイプライン方式の調整がなされるため、メモリとメモリＢＩＳＴ制御回路の配置位置関係によらず、回路規模を増加させることなくタイミング問題を回避してＡｔＳｐｅｅｄテストを実施することが可能となる。

本発明において、前記メモリＢＩＳＴ回路は、アドレス発生回路と、データ発生回路と、前記アドレス発生回路と前記データ発生回路を制御する制御回路と、前記メモリの出力と前記データ発生回路の出力を比較判定する比較器とを内蔵し、前記パイプラインフリップフロップが挿入された経路からの信号比較においては、前記比較器は前記パイプラインフリップフロップによる遅延時間に応じて比較対象信号と比較タイミングを遅延させる。この構成によれば、メモリＢＩＳＴ制御回路とメモリの間にパイプラインフリップフロップが挿入されても、パイプラインフリップフロップによる遅延時間に応じて比較対象信号と比較タイミングのタイミング調節がなされるため、メモリＢＩＳＴ制御回路において確実な判定が可能となる。

本発明において、各メモリに並列に接続されるスキャンテスト用フリップフロップと、前記スキャンテスト用フリップフロップまたは前記メモリの出力を選択する選択手段とを備え、前記選択手段はスキャンテスト時に前記スキャンテスト用フリップフロップを選択する。この構成によれば、スキャンテストとメモリＢＩＳＴが併用される場合においても、スキャンテスト時にメモリに並列接続されたフリップフロップを選択することにより、スキャンテスト時にメモリの出力が不定となる問題を回避することができ、メモリとメモリＢＩＳＴ制御回路の配置位置関係によらず、タイミング問題を回避してＡｔＳｐｅｅｄテストを実施することが可能となる。

本発明において、前記パイプラインフリップフロップが挿入された経路に配置されたメモリの入力または出力を選択して前記パイプラインフリップフロップの入力とする選択手段と、前記パイプラインフリップフロップの出力または前記パイプラインフリップフロップが挿入された経路に配置されたメモリの出力を選択する選択手段とを備え、前記選択手段はスキャンテスト時に前記メモリの入力および前記パイプラインフリップフロップの出力を選択する。この構成によれば、パイプラインフリップフロップを設けた経路ではそれをスキャンテスト時にも使用することにより、スキャンテスト専用のフリップフロップが不要となるため、回路の増加を抑えつつスキャンテスト時にメモリの出力が不定となる問題を回避することができる。

本発明によれば、メモリのそれぞれの配置位置に応じてパイプラインフリップフロップをテスト経路に設けることにより、テストタイミングにパイブライン方式の調整がなされることで、メモリとメモリＢＩＳＴ制御回路の配置位置関係によらず、回路規模を増加させることなくタイミング問題を回避してＡｔＳｐｅｅｄテストを実施することが可能となる。

（実施の形態１）
図１は本発明の実施の形態１に係るＬＳＩテスト回路の構成を示すブロック図である。 図１において、１０１はユーザロジック回路、１０２と１０５はＬＳＩに組み込まれたメモリ、１０６はメモリＢＩＳＴ制御回路、１０４は通常動作時とメモリＢＩＳＴ実行時の信号を切り替える選択回路、１０７と１０８はパイプラインフリップフロップである。

メモリ１０５はメモリ１０２と比べて、ユーザロジック回路の構成上から、メモリＢＩＳＴ制御回路１０６から離れたところに配置されている。この配置における信号のタイミング問題を解決するために、図５に示した従来の回路構成に比べて、メモリＢＩＳＴ制御回路１０６とメモリ１０５の間にパイプラインフリップフロップ１０７と１０８が挿入され、メモリＢＩＳＴ制御回路には修正が施されている。パイプラインフリップフロップ１０７、１０８はそれぞれ必要に応じて多段のパイプライン構成とするが、ここでは両者ともに１段としている。

図１のように構成されたＬＳＩにおいて、通常動作時はユーザロジック回路１０１とメモリ１０２、１０５の間でデータの受け渡しを行っている。メモリＢＩＳＴ実行時には、選択回路１０４はメモリＢＩＳＴ制御回路１０６の信号およびフリップフロップ１０７の信号を選択し、メモリＢＩＳＴ制御回路１０６を用いてメモリの動作確認が行われる。

このとき、メモリＢＩＳＴ制御回路１０６からの信号はパイプラインフリップフロップ１０７が受けてからメモリ１０５に到達し、また、メモリ１０５から信号はパイプラインフリップフロップ１０８が受けてからメモリＢＩＳＴ制御回路１０６に到達するため、従来の構成のようにメモリＢＩＳＴ制御回路１０６とメモリ１０５が離れて配置されていても、信号のタイミングが厳しくならずにメモリ１０５を検査することができる。

ここで、メモリ１０５からの信号は従来のタイミングと比べて１クロック遅れてメモリＢＩＳＴ制御回路１０６に到達するため、メモリＢＩＳＴ制御回路１０６に内蔵される比較器の回路構成は図２に示すようになる。図２の回路構成で、フリップフロップ２０３および２０７が図５に示した従来のメモリＢＩＳＴ制御回路１０３に対して追加された回路である。

図２において、制御回路２０２はデータ発生回路２０１および比較器２０８の動作タイミングを制御している。２０４と２０５は信号の比較を行う排他的論理和（ＥＸＯＲ）回路である。メモリ１０２からの信号を比較するときは制御回路２０２からの比較タイミング信号２０６のタイミングで比較を行う。これは、従来のメモリＢＩＳＴ制御回路１０３における比較タイミングと同一である。

メモリ１０５の信号を比較する場合は、入力信号の途中にパイプラインフリップフロップ１０７が、出力信号の途中にパイプラインフリップフロップ１０８が挿入されているため比較タイミングを変更しなければならない。メモリ１０５の入力にはパイプラインフリップフロップ１０７のために1段遅延して入力され、かつメモリ１０５の出力信号は、パイプラインフリップフロップ１０８のためさらに1段遅延している。そのため、比較対象となるデータ発生器２０１の信号および制御回路２０２からの比較タイミング信号２０６を（パイプラインの段数×２）分だけ、この例では２段分だけフリップフロップ２０３、２０９、２１０および２０７で遅延させている。

図３は、このときの比較回路の動作タイミングを示すタイミングチャートである。図３において、メモリ１０２の出力信号を比較する場合は、比較タイミング信号２０６が“Ｈ”のときにメモリ１０２からの出力信号がデータ発生器２０１からの信号と直接比較される。

メモリ１０２からの出力信号とデータ発生器２０１からの信号の値が不一致であると、ＥＸＯＲ回路２０４が“Ｈ”となり、ＦＡＩＬ信号に“Ｈ”が出力される。ＦＡＩＬ信号が１クロックでも“Ｈ”となる場合はメモリテストがＮＧ判定であることを表している。

メモリ１０５の出力信号を比較する場合は、これをパイプラインフリップフロップ１０８で遅延させた信号にタイミングを合わせて、データ発生器２０１からの信号と比較タイミング信号２０６をそれぞれフリップフロップ２０３、２０９、２１０および２０７で遅延させ、ＥＸＯＲ回路２０５で比較判定を行っている。その結果、比較対象となる信号と比較タイミングがずれることなく比較することができる。

このように、メモリＢＩＳＴ制御回路とメモリの間にパイプラインフリップフロップが挿入されても比較器２０８は確実な判定が可能となり、メモリとメモリＢＩＳＴ制御回路の配置位置関係によらず、タイミング問題を回避してＡｔＳｐｅｅｄテストを実施することが可能となる。

（実施の形態２）
ＬＳＩの出荷テストでは一般にスキャンテスト方式などによるロジック部の動作テストとメモリＢＩＳＴによるメモリの動作テストが実施される。スキャンテスト時はメモリの出力は不定として扱われるため、メモリの出力からユーザロジック内またはメモリＢＩＳＴ制御回路までの間に故障があった場合は故障の検出ができず、故障検出率が低くなり、動作の保証ができなくなる。

その対策として、スキャンテスト時はメモリの出力がテストに影響しないように回路を構成する必要がある。図４は本発明の実施の形態２に係るＬＳＩテスト回路の構成を示すブロック図である。図４においては、実施の形態１の回路構成に対して、スキャンテスト時にメモリの入力を出力にバイパスさせる回路が追加されている。

すなわち、メモリ１０２への入力をフリップフロップ４０１で受け、その出力とメモリ１０２の出力を選択回路４０２で選択することにより、スキャンテスト時はメモリ１０２をバイパスすることができる。この構成によりメモリ１０２の出力とユーザロジック内またはメモリＢＩＳＴ制御回路内のフリップフロップとの間の故障検出を可能にしている。

メモリ１０５に対しては、その入力の選択回路１０４の出力とメモリ１０５の出力を選択してパイプラインフリップフロップ１０８の入力とする選択回路４０３を設け、パイプラインフリップフロップ１０８の出力とメモリ１０５の出力とを選択する選択回路４０４をユーザロジック回路の入力に設けている。

スキャンテスト時は、選択回路４０３ではメモリ１０５の入力の選択回路１０４の出力を選択し、選択回路４０４ではパイプラインフリップフロップ１０８の出力を選択する。 この構成を採ることにより、フリップフロップ１０８をスキャンテスト時にも使用することができ、スキャンテスト専用のフリップフロップをこの箇所に設けることが不要となる。

これにより回路の増加を抑えつつ、メモリ１０２の場合と同様に、メモリ１０５の出力とユーザロジック内またはメモリＢＩＳＴ制御回路内のフリップフロップとの間の故障検出を可能にしている。

以上のように、スキャンテストとメモリＢＩＳＴが併用される場合においても、スキャンテスト時にメモリの出力が不定となる問題を回避することができ、メモリとメモリＢＩＳＴ制御回路の配置位置関係によらず、タイミング問題を回避してＡｔＳｐｅｅｄテストを実施することが可能となる。

本発明のＬＳＩテスト回路は、メモリのそれぞれの配置位置に応じてパイプラインフリップフロップをテスト経路に設けることにより、テストタイミングにパイブライン方式の調整がなされることで、メモリとメモリＢＩＳＴ制御回路の配置位置関係によらず、回路規模を増加させることなくタイミング問題を回避してＡｔＳｐｅｅｄテストを実施することが可能となるという効果を有し、ＬＳＩに組み込まれたメモリのテスト技術等として有用である。

本発明の実施の形態１に係るＬＳＩテスト回路の構成を示すブロック図。 実施の形態１のＬＳＩテスト回路におけるメモリＢＩＳＴ制御回路に内蔵される比較器の回路構成を示す図。 実施の形態１のＬＳＩテスト回路におけるメモリＢＩＳＴ制御回路に内蔵される比較器の動作タイミングを示すタイミングチャート。 本発明の実施の形態２に係るＬＳＩテスト回路の構成を示すブロック図。 従来のメモリＢＩＳＴを実施するＬＳＩの回路構成例を示すブロック図。

符号の説明

１０１ ユーザロジック回路
１０２、１０５ メモリ
１０３、１０６ メモリＢＩＳＴ制御回路
１０４、４０２、４０３、４０４ 選択回路
１０７、１０８ パイプラインフリップフロップ
２０１ データ発生器
２０２ 制御回路
２０３、２０７、２０９、２１０ フリップフロップ
２０４、２０５ ＥＸＯＲ回路
２０６ 比較タイミング信号
２０８ 比較器
４０１ スキャン用フリップフロップ

Claims (4)

1. 複数のメモリおよび前記メモリの自己検査（メモリＢＩＳＴ）を行うメモリＢＩＳＴ回路を内蔵するＬＳＩ回路であって、
   各メモリの配置位置に応じて各メモリと前記メモリＢＩＳＴ回路とを接続する経路に挿入されメモリＢＩＳＴ実行時の信号を遅延させるパイプラインフリップフロップを備えるＬＳＩ回路。
2. 前記メモリＢＩＳＴ回路は、アドレス発生回路と、データ発生回路と、前記アドレス発生回路および前記データ発生回路を制御する制御回路と、前記メモリの出力と前記データ発生回路の出力を比較判定する比較器とを内蔵し、前記パイプラインフリップフロップが挿入された経路からの信号比較においては、前記比較器は前記パイプラインフリップフロップによる遅延時間に応じて比較対象信号および比較タイミングを遅延させる請求項１記載のＬＳＩテスト回路。
3. 各メモリに並列に接続されるスキャンテスト用フリップフロップと、前記スキャンテスト用フリップフロップまたは前記メモリの出力を選択する選択手段とを備え、前記選択手段はスキャンテスト時に前記スキャンテスト用フリップフロップを選択する請求項１記載のＬＳＩテスト回路。
4. 前記パイプラインフリップフロップが挿入された経路に配置されたメモリの入力または出力を選択して前記パイプラインフリップフロップの入力とする選択手段と、前記パイプラインフリップフロップの出力または前記パイプラインフリップフロップが挿入された経路に配置されたメモリの出力を選択する選択手段とを備え、前記選択手段はスキャンテスト時に前記メモリの入力および前記パイプラインフリップフロップの出力を選択する請求項１記載のＬＳＩテスト回路。

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