JP2008034026A - 半導体装置 - Google Patents

Abstract

【課題】信頼性の高い半導体装置を実現する。
【解決手段】例えば、マルチポートＲＡＭ等の記憶回路ＭＥＭと、ＭＥＭの各ポートＰＯ［Ａ］，ＰＯ［Ｂ］のテストを行うＢＩＳＴ回路（ＢＩＳＴ［Ａ］，［Ｂ］）を設け、ＰＯ［Ａ］，ＰＯ［Ｂ］に対応してポインタＰＮＴ０［Ａ］〜ＰＮＴ３［Ａ］，ＰＮＴ０［Ｂ］〜ＰＮＴ３［Ｂ］を設ける。ＢＩＳＴ［Ａ］，［Ｂ］は、ＭＥＭを複数のセグメントＳＥＧ０〜ＳＥＧ３に分割して管理し、ＰＮＴ０［Ａ］〜ＰＮＴ３［Ａ］，ＰＮＴ０［Ｂ］〜ＰＮＴ３［Ｂ］は、このＳＥＧ０〜ＳＥＧ３に対応して設けられる。例えばＢＩＳＴ［Ａ］がＳＥＧ０をアクセスする際にはＰＮＴ０［Ａ］に‘１’が書き込まれ、ＢＩＳＴ［Ｂ］は、このＰＮＴ０［Ａ］の値を参照することでＳＥＧ０へのアクセスを回避できる。これによって、各ポートが非同期である複雑なテストパターンが実行可能になる。
【選択図】図３

Description

本発明は、半導体装置に関し、特にマルチポートＲＡＭに対するＢＩＳＴ（Built In Self Test）回路を搭載した半導体装置に適用して有効な技術に関するものである。

例えば、特許文献１には、２ポートメモリに対してタイミング信号発生器およびパターン発生器を２組設けた２ポートメモリ試験用パターン発生器が記載されている。この構成によれば、例えばアドレス０〜１１までの試験を行うものとして、まず、タイミング信号発生器およびパターン発生器の一方の組がポートＡに対してアドレス０〜１１までのライト動作を行う。この際に、途中となるアドレス５が終了した際に一方の組から他方の組に向けてスタート信号を発生し、これを受けて他方の組がポートＢに対してアドレス０〜５までのリード動作を行う。これによって、ポートＡに対するアドレス６〜１１のライト動作と、ポートＢに対するアドレス０〜５のリード動作を、それぞれ異なるクロック周波数を用いて同時に行うことができ、非同期の試験が実現可能となる。
特開平０１−５９１７３号公報

例えば、マルチポートＲＡＭでは、一般的に、同一のメモリセル(アドレス)に対して複数のポートが同時刻にアクセス（読み出し・書き込み）することを禁じている。これは、アドレスが衝突すると、書き込みや読み出しができなくなる、あるいはそれらの動作速度が遅れるなどといった問題が生じるためである。したがって、通常は、実動作時に限らずＢＩＳＴ回路を用いたテスト時においても、同時刻にポート［Ａ］とポート［Ｂ］とが同じメモリセル(アドレス)をアクセスしないように制御する必要がある。

このようなアクセス制御は、ポート［Ａ］側とポート［Ｂ］側とを同じ速度で同期してテストする場合には、容易に実現可能となる。すなわち、例えば、図１３に示すように、テスト専用のクロック信号ＣＫＴを設け、このＣＫＴに同期して、一方のＢＩＳＴ回路（ＢＩＳＴ［Ａ］）でマルチポートＲＡＭ（記憶回路ＭＥＭ）のポート［Ａ］（ＰＯ［Ａ］）側に書き込み、他方のＢＩＳＴ回路（ＢＩＳＴ［Ｂ］）でＭＥＭのポート［Ｂ］（ＰＯ［Ｂ］）側から読み出すようなテストを行えばよい。同期式であるため、書き込むアドレスと読み出すアドレスの間隔を常に一定に保つことなどが容易に可能となり、アドレスの衝突を容易に回避できる。

しかしながら、このようなテスト専用のクロック信号ＣＫＴは、マルチプレクサＭＵＸと共に設計の最終段階で挿入されることが多く、通常のクロック系（ＣＫ［Ａ］，ＣＫ［Ｂ］）のタイミングに影響を及ぼすことがある。したがって、ＢＩＳＴ回路においても通常のクロック系を用いてテストを行うことが望ましい。

また、これに加えて、このような同期式のテスト手法では、十分なスクリーニングが困難となる恐れもある。実使用上、マルチポートＲＡＭは、ポート［Ａ］側とポート［Ｂ］側とを異なる速度で非同期に動作させることも多く、同期式のテスト手法では、実使用に即したテストを十分に行うことができない。特に、近年では、９０ｎｍ、６５ｎｍといった微細化プロセスの加速に伴い、クロック周波数や消費電力が上昇し、加えて配線間結合容量や配線抵抗が大きくなっており、非同期動作の際のポート間の電気的干渉の影響および電源ノイズによる影響の度合いが増加している。

そこで、ポート［Ａ］側とポート［Ｂ］側とをそれぞれ異なる速度でテストする（すなわち異なるクロック信号で非同期にテストする）ことが求められるが、この際に特に問題となるのは、ポート［Ａ］側とポート［Ｂ］側とでアドレスが衝突しない保証を与えることである。これは、各ポートが非同期で動いているので、これからアクセスしようとしているアドレスを他のポートがアクセスしようとしているかを予測することが困難であることに起因する。

こうした中、非同期式のテスト手法として、前述した特許文献１の技術を用いることが考えられる。特許文献１の技術では、前述した各ポートに対するアクセスの予測を、実質的にテストパターンに対して幾つかの規則を設けることで解決している。例えば、一方のポートに対してクロックＡで書き込みを行い、他方のポートに対してクロックＢで読み出しを行うテストパターンを用い、これに伴いクロックＡよりもクロックＢを必ず速くするという規則を設けている。また、テストパターンの内容も、例えば、一方のポートに対してアドレスの下位から上位に向かう単純なアドレススキャンで書き込みを行い、他方のポートに対してもこれと同じアドレススキャンで読み出しを行うといった単純なものに規定する必要がある。

しかしながら、近年では、例えば、読み出しを行っているポートの動き（ノイズ）によって書き込みを行っているポートが動作不良を起こす場合や、書き込みを行っているポートの動き（ノイズ）によって読み出しを行っているポートが動作不良を起こす場合などがあり、これらの不良メカニズムがそれぞれ異なることがある。したがって、これらの不良をスクリーニングするためには、例えば、着目ポートに単純な動作をさせるのに対して、ノイズ発生側のポートに複雑な多くの動きをさせたり、一方のポートと他方のポートのアドレススキャンを逆にするなどの複雑なテストパターンを実行する必要がある。

また、ユーザによるマルチポートＲＡＭの使われ方も多様化しており、ポートＡをポートＢよりも高いクロック周波数で用いる場合や、逆に、ポートＡをポートＢよりも低いクロック周波数で用いる場合など様々な状況に対して動作を保証する必要がある。さらに、特許文献１に示されている２ポートＲＡＭ以外にも３ポート以上のマルチポートＲＡＭが使用されてきており、より一層アドレスの衝突を回避しながらテストを行うことが困難になりつつある。

本発明は、このようなことを鑑みてなされたものであり、本発明の前記ならびにそれ以外の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明の半導体装置は、複数のポートを含んだマルチポートＲＡＭなどの記憶回路と、この記憶回路をテストするテスト回路と、テスト回路が記憶回路をテストする際に参照するポインタとを含むものとなっている。テスト回路は、記憶回路のアドレス空間を仮想的に複数のセグメントに分割して管理し、記憶回路を各セグメント単位でアクセスすることでテストを行う。ポインタは、このテスト回路が複数のポートの中のどれを介して複数のセグメントの中のどこにアクセスしているかを示すものとなっている。そして、テスト回路は、このポインタを参照することで、複数のセグメントの中の一つに対して複数のポートから同時にアクセスしないように制御しながら記憶回路のテストを行う。

このような構成を用いることで、複数のポートでそれぞれ異なるクロック周波数を用いた非同期での記憶回路のテストを、複雑なテストパターンを使って実行することができ、半導体装置の信頼性を向上させることが可能となる。

また、前述したような構成において、例えば、テスト回路が第１ポートから第１セグメントをアクセス後、続いて第２セグメントをアクセスしたい場合、テスト回路は、この第１セグメントへのアクセスを、第１ポート以外の第２ポートが第１セグメントと第２セグメントのいずれに対してもアクセスしていない場合に実行するとよい。これによって、同一セグメントに対する複数ポートからのアクセスをより確実に防止することが可能となる。

また、本発明の半導体装置は、前述したような構成に加えて、記憶回路に対してアクセス可能な例えばプロセッサ等のユーザ論理回路を含み、このユーザ論理回路とテスト回路の両方で前述したようなポインタを参照可能な構成となっている。これによって、前述したようにテスト回路を用いて複雑なテストパターンを実行できるのみならず、ユーザ論理回路に対してもアドレスの衝突を回避するための利便性の高い機能を提供可能となる。なお、この際のポインタは、例えば、記憶回路を構成する階層構造のアドレスデコーダを利用して、このいずれかの階層のアドレスデコーダに対する活性化信号をラッチすることで実現可能となる。これによって、ポインタを、容易に又は小面積で実現できる。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すると、マルチポートＲＡＭを含む半導体装置の信頼性を向上させることが可能となる。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
図１は、本発明による実施の形態１の半導体装置において、その構成の一例を示すブロック図である。図１に示す半導体装置は、例えば、一つの半導体基板上に、プロセッサやメモリコントローラ等を含む各種論理回路ＬＯＧと、マルチポートＲＡＭを含む記憶回路ＭＥＭと、ＢＩＳＴ回路（ＢＩＳＴ）と、ＰＬＬ（Phase Locked Loop）等のクロック生成回路ＣＫ＿ＧＥＮなどが設けられた構成となっている。クロック生成回路ＣＫ＿ＧＥＮは、論理回路ＬＯＧ、記憶回路ＭＥＭおよびＢＩＳＴ回路に対してクロック信号を供給する。記憶回路ＭＥＭは、ポート［Ａ］（ＰＯ［Ａ］）、ポート［Ｂ］（ＰＯ［Ｂ］）、…、ポート［ｎ］（ＰＯ［ｎ］）といった複数のポートを備えたマルチポートＲＡＭを含み、論理回路ＬＯＧとの間でデータの送受信を行う。ＢＩＳＴ回路は、ＭＥＭの各ポートに接続され、ＭＥＭの自己診断テストを行う。

図２〜図４は、図１の半導体装置において、そのＢＩＳＴ回路の機能の一例を説明する概念図である。図２では、簡略化のため例えば８ビットのメモリセルＣＥＬを含む記憶回路ＭＥＭと、ＭＥＭのポート［Ａ］（ＰＯ［Ａ］）側のテストを行うＢＩＳＴ回路（ＢＩＳＴ［Ａ］）と、ＭＥＭのポート［Ｂ］（ＰＯ［Ｂ］）側のテストを行うＢＩＳＴ回路（ＢＩＳＴ［Ｂ］）とが示されている。ＢＩＳＴ［Ａ］とＰＯ［Ａ］はクロック信号ＣＫ［Ａ］に同期して動作し、ＢＩＳＴ［Ｂ］とＰＯ［Ｂ］はクロック信号ＣＫ［Ｂ］に同期して動作する。ＣＫ［Ａ］とＣＫ［Ｂ］は、マルチポートＲＡＭに対する通常のクロック信号であり、それぞれ任意の周波数を用いることができる。

このような構成において、まず第１の機能として、ＢＩＳＴ［Ａ］，［Ｂ］は、テスト対象となるＭＥＭのアドレス空間を仮想的に複数に分割し、それぞれをセグメントとして管理する。図２では、例えば２ビットを１つのセグメントとして管理しており、メモリアドレス「０，１」、「２，３」、「４，５」、「６，７」を、それぞれ、「セグメント０（ＳＥＧ０）」、「セグメント１（ＳＥＧ１）」、「セグメント２（ＳＥＧ２）」、「セグメント３（ＳＥＧ３）」として管理している。そして、ＢＩＳＴ［Ａ］，［Ｂ］は、テストを実行する際、例えば一つのセグメントだけに一定期間アクセスするといった動作を行う。

次に、第２の機能として、図３に示すように、各セグメントＳＥＧ０〜ＳＥＧ４にそれぞれ対応してＰＯ［Ａ］側のポインタ（フラグ）ＰＮＴ０［Ａ］〜ＰＮＴ３［Ａ］とＰＯ［Ｂ］側のポインタＰＮＴ０［Ｂ］〜ＰＮＴ３［Ｂ］を設ける。そして、ＢＩＳＴ［Ａ］は、あるセグメントへアクセスする際には、それに対応するＰＯ［Ａ］側のポインタに対して‘１’を書き込み、ＢＩＳＴ［Ｂ］は、あるセグメントへアクセスする際には、それに対応するＰＯ［Ｂ］側のポインタに対して‘１’を書き込む。図３では、例えば、ＢＩＳＴ［Ａ］がＳＥＧ０内のアドレス１に‘０’を書き込んでおり、これに伴い、ＳＥＧ０に対応するポインタＰＮＴ０［Ａ］に‘１’を書き込んでいる。なお、ＢＩＳＴ［Ａ］は、ＳＥＧ０に対するアクセスを終了する際には、ＰＮＴ０［Ａ］に‘０’を書き込む。

更に、第３の機能として、図４に示すように、ＢＩＳＴ［Ｂ］は、アクセスしたいセグメントＳＥＧに対応するＰＯ［Ａ］側のポインタを参照し、当該ポインタに‘１’が書かれていない場合に当該ＳＥＧに対してアクセスを行う。当該ポインタに‘１’が書かれていた場合は、例えば、当該ポインタが‘０’となるまでアクセスを中断する。なお、図４には示していないが、ＢＩＳＴ［Ａ］も同様に、アクセスしたいＳＥＧに対応するＰＯ［Ｂ］側のポインタを参照し、当該ポインタに‘１’が書かれていない場合に当該ＳＥＧに対してアクセスを行う。

また、このポインタを参照してアクセスを制限する際に、前述したような１つのセグメントに対するアクセス制限に加えて、ＢＩＳＴ［Ｂ］自身による将来のアクセスを見越した上で現在と将来の２つのセグメントを対象にアクセス制限を行うと更に有益となる。すなわち、図４において、ＢＩＳＴ［Ｂ］が現在ＳＥＧ０に対するアクセスを要求しており次にＳＥＧ１をアクセスしたい場合、ＢＩＳＴ［Ｂ］は、ＢＩＳＴ［Ａ］がＳＥＧ０およびＳＥＧ１にアクセスしていない場合にＳＥＧ０に対するアクセスを開始する。つまり、ＰＮＴ０［Ａ］とＰＮＴ１［Ａ］のいずれにも‘１’が書かれていない場合にＳＥＧ０に対するアクセスを開始する。

これは、アクセス制限するセグメントが１つの場合、相手側のポインタを参照して自身のポインタに書き込む動作がＢＩＳＴ［Ａ］とＢＩＳＴ［Ｂ］とで同時刻に重なり合うと、場合によっては、一つのセグメントに対して２つのＢＩＳＴ回路からのアクセスが重複してしまう恐れがあるためである。したがって、次のアクセス対象となるセグメントまで含めてアクセス制限を行うと、このような事態を容易かつ確実に防止できる。なお、この問題は、場合によっては、シーケンサ回路等を用いて、ＢＩＳＴ［Ａ］がＰＮＴ［Ｂ］を参照してＰＮＴ［Ａ］に書き込みを行う期間と、ＢＩＳＴ［Ｂ］がＰＮＴ［Ａ］を参照してＰＮＴ［Ｂ］に書き込みを行う期間とを排他制御することなどでも回避可能である。

図５〜図９は、図１の半導体装置において、そのＢＩＳＴ回路の動作の一例を説明する概念図である。図５〜図９は、図２〜図４で述べた各機能を備えたＢＩＳＴ回路の具体的な動作の一例を示すものである。ここでは、ＢＩＳＴ［Ａ］，［Ｂ］は、共にアドレスの下位から上位に向けてアクセスを巡回するものとし、それぞれ異なるクロック周波数を用いて非同期でテストを行うものとする。

まず、初期状態では、全てのポインタに‘０’が書き込まれている。その後、図５に示すように、ＢＩＳＴ［Ａ］は、現在のアクセス要求セグメントと次のアクセス要求セグメントに該当するＰＮＴ０［Ｂ］とＰＮＴ１［Ｂ］が‘０’であることを確認してＰＮＴ０［Ａ］に‘１’を書き込み、ＳＥＧ０に対してライトアクセスを行う。一方、ＢＩＳＴ［Ｂ］は、ＳＥＧ０に対してリードアクセスを行いたいが、現在のアクセス要求セグメントと次のアクセス要求セグメントに該当するＰＮＴ０［Ａ］とＰＮＴ１［Ａ］の内、ＰＮＴ０［Ａ］が‘１’であるためアクセスを待機する。

次に、図６に示すように、ＢＩＳＴ［Ａ］は、ＳＥＧ０へのアクセスの終了に伴いＰＮＴ０［Ａ］に‘０’を書き込み、続いて、ＰＮＴ１［Ｂ］とＰＮＴ２［Ｂ］が‘０’であることを確認してＰＮＴ１［Ａ］に‘１’を書き込み、ＳＥＧ１に対してライトアクセスを行う。一方、ＢＩＳＴ［Ｂ］は、ＰＮＴ０［Ａ］とＰＮＴ１［Ａ］の内、ＰＮＴ１［Ａ］が‘１’であるためアクセスを待機する。

次いで、図７に示すように、ＢＩＳＴ［Ａ］は、ＳＥＧ１へのアクセスの終了に伴いＰＮＴ１［Ａ］に‘０’を書き込み、続いて、ＰＮＴ２［Ｂ］とＰＮＴ３［Ｂ］が‘０’であることを確認してＰＮＴ２［Ａ］に‘１’を書き込み、ＳＥＧ２に対してライトアクセスを行う。一方、ＢＩＳＴ［Ｂ］は、ＰＮＴ０［Ａ］とＰＮＴ１［Ａ］が‘０’であることを確認してＰＮＴ０［Ｂ］に‘１’を書き込み、ＳＥＧ０に対してリードアクセスを行う。なお、ここでは、ＢＩＳＴ［Ｂ］のクロック周波数ＣＫ［Ｂ］が、ＢＩＳＴ［Ａ］のクロック周波数ＣＫ［Ａ］よりも低速であるものとする。

次に、図８に示すように、ＢＩＳＴ［Ａ］は、ＳＥＧ２へのアクセスの終了に伴いＰＮＴ２［Ａ］に‘０’を書き込み、続いて、ＰＮＴ３［Ｂ］とＰＮＴ０［Ｂ］の確認を行うが、ＰＮＴ０［Ｂ］が‘１’であるため、アクセスを待機する。一方、ＢＩＳＴ［Ｂ］は、ＳＥＧ０に対するリードアクセスを継続している。

次いで、図９に示すように、ＢＩＳＴ［Ｂ］は、ＳＥＧ０へのアクセスの終了に伴いＰＮＴ０［Ｂ］に‘０’を書き込み、続いて、ＰＮＴ１［Ａ］とＰＮＴ２［Ａ］が‘０’であることを確認してＰＮＴ１［Ｂ］に‘１’を書き込み、ＳＥＧ１に対してリードアクセスを行う。一方、ＢＩＳＴ［Ａ］は、ＰＮＴ３［Ｂ］とＰＮＴ０［Ｂ］が‘０’であることを確認してＰＮＴ３［Ａ］に‘１’を書き込み、ＳＥＧ４に対してライトアクセスを行う。以降も同様にしてアクセス制御を行いながらメモリアクセスが行われる。

以上のように、記憶回路のアドレス空間をセグメント単位に分割管理し、各セグメントに対して各ポート毎にポインタを設け、一方のポート側のＢＩＳＴ回路が他方のポート側のポインタを参照しながらメモリアクセスを実行することで、アドレスの衝突を回避しながら複雑なテストパターンを実行可能になる。これによって、各ポートのクロック周波数の高低関係は問わず、非同期動作でスクリーニング性が高いテストパターンを実現でき、半導体装置の信頼性を向上させることが可能となる。

なお、ここでは２ポートＲＡＭの場合の動作について説明を行ったが、３ポート以上のマルチポートＲＡＭに対しても同様に適用可能である。すなわち、３ポート目（ポート［Ｃ］とする）に対応して、ＢＩＳＴ［Ｃ］とポインタＰＮＴ０［Ｃ］〜ＰＮＴ３［Ｃ］を設け、ＢＩＳＴ［Ｃ］は、ポート［Ａ］のポインタＰＮＴ０［Ａ］〜ＰＮＴ３［Ａ］およびポート［Ｂ］のポインタＰＮＴ０［Ｂ］〜ＰＮＴ３［Ｂ］を参照しながらメモリアクセスを実行すればよい。

図１０は、図１の半導体装置において、そのＢＩＳＴ回路の詳細な構成例を示す回路ブロック図である。図１０に示すＢＩＳＴ回路（ＢＩＳＴ）は、例えば、ポート［Ａ］（ＰＯ［Ａ］）対応のＢＩＳＴ回路（ＢＩＳＴ［Ａ］）とポート［Ｂ］（ＰＯ［Ｂ］）対応のＢＩＳＴ回路（ＢＩＳＴ［Ｂ］）と、アドレス衝突防止回路ＡＢＲと、ＪＴＡＧ制御回路ＪＴＡＧ＿ＣＴＬとマルチプレクサＭＵＸａ，ＭＵＸｂなどを含んでいる。

ＢＩＳＴ［Ａ］は、例えばシーケンサ回路等から構成されるテストパターン発生回路ＰＧ［Ａ］およびテスト結果判定回路ＪＤＧ［Ａ］などを含んでいる。また、ＢＩＳＴ［Ａ］には、クロック生成回路ＣＫ＿ＧＥＮからのクロック信号ＣＫ［Ａ］と、ＪＴＡＧ＿ＣＴＬからのＢＩＳＴスタート信号ＳＴおよびテストモード信号ＴＭと、アドレス衝突防止回路ＡＢＲからのＢＩＳＴイネーブル信号ＥＮ［Ａ］と、記憶回路ＭＥＭのＰＯ［Ａ］側からのデータ信号ＤＱ［Ａ］とが入力される。また、ＢＩＳＴ［Ａ］は、ＭＥＭのＰＯ［Ａ］側に向けてアドレス信号ＡＤＲ［Ａ］、データ信号ＤＩ［Ａ］およびライトイネーブル信号ＷＥ［Ａ］を出力し、アドレス衝突防止回路ＡＢＲに向けてポインタ（ポインタ信号）ＰＮＴ０［Ａ］〜ＰＮＴ３［Ａ］を出力する。なお、ＡＤＲ［Ａ］、ＤＩ［Ａ］およびＷＥ［Ａ］は、それぞれマルチプレクサＭＵＸａを介してＭＥＭに入力され、ＭＵＸａの他方には論理回路ＬＯＧからの信号が接続される。このＭＵＸａの切り替えは、テストモード信号ＴＭによって行われる。

ＢＩＳＴ［Ｂ］も、ＢＩＳＴ［Ａ］と同様に、テストパターン発生回路ＰＧ［Ｂ］およびテスト結果判定回路ＪＤＧ［Ｂ］などを含んでいる。ＢＩＳＴ［Ｂ］には、ＣＫ＿ＧＥＮからのクロック信号ＣＫ［Ｂ］と、ＪＴＡＧ＿ＣＴＬからのＢＩＳＴスタート信号ＳＴおよびテストモード信号ＴＭと、アドレス衝突防止回路ＡＢＲからのＢＩＳＴイネーブル信号ＥＮ［Ｂ］と、記憶回路ＭＥＭのＰＯ［Ｂ］側からのデータ信号ＤＱ［Ｂ］とが入力される。また、ＢＩＳＴ［Ｂ］は、ＭＥＭのＰＯ［Ｂ］側に向けてアドレス信号ＡＤＲ［Ｂ］、データ信号ＤＩ［Ｂ］およびライトイネーブル信号ＷＥ［Ｂ］を出力し、ＡＢＲに向けてポインタ（ポインタ信号）ＰＮＴ０［Ｂ］〜ＰＮＴ３［Ｂ］を出力する。なお、ＡＤＲ［Ｂ］、ＤＩ［Ｂ］およびＷＥ［Ｂ］は、それぞれマルチプレクサＭＵＸｂを介してＭＥＭに入力され、ＭＵＸｂの他方には論理回路ＬＯＧからの信号が接続される。このＭＵＸｂの切り替えは、テストモード信号ＴＭによって行われる。

テストパターン発生回路ＰＧ［Ａ］およびテスト結果判定回路ＪＤＧ［Ａ］は、例えば、スタンバイ状態（ＳＴＡＮＤＢＹ）とテスト実行状態（ＲＵＮ）と一時待機状態（ＷＡＩＴ）とを含むシーケンサ回路などである。スタンバイ状態から「ＴＭ＝１」および「ＳＴ＝１」が入力されるとテスト実行状態に遷移し、ＭＥＭに向けたテストパターンの発生や、ＭＥＭからのデータ信号の良否判定などを行う。テスト実行状態において、「ＴＭ＝１」および「ＥＮ［Ａ］＝０」が入力されると一時待機状態（ＷＡＩＴ）に遷移し、「ＴＭ＝０」またはテスト終了信号ＥＮＤが入力されるとスタンバイ状態に遷移する。また、一時待機状態（ＷＡＩＴ）において、「ＴＭ＝０」または「ＥＮ［Ａ］＝１」が入力されると、テスト実行状態に遷移する。なお、テストパターン発生回路ＰＧ［Ｂ］およびテスト結果判定回路ＪＤＧ［Ｂ］も、ＰＧ［Ａ］およびＪＤＧ［Ａ］と同様である。

ここで、一時待機状態（ＷＡＩＴ）とは、図２〜図９で述べたように、アドレスの衝突を回避するための状態である。一時待機状態（ＷＡＩＴ）に遷移するためには、例えばＢＩＳＴ［Ｂ］と例とすると、アドレス衝突防止回路ＡＢＲからのＢＩＳＴイネーブル信号ＥＮ［Ｂ］が‘０’となった場合である。ＡＢＲは、例えば複数の論理素子で構成され、各ポインタＰＮＴ０［Ａ］〜ＰＮＴ３［Ａ］，ＰＮＴ０［Ｂ］〜ＰＮＴ３［Ｂ］の値を論理演算することでＢＩＳＴイネーブル信号ＥＮ［Ａ］，ＥＮ［Ｂ］を生成している。ここでは、ＢＩＳＴ［Ａ］，［Ｂ］の内部にそれぞれポインタ用のレジスタを備えており、例えば、ＢＩＳＴ［Ｂ］がＳＥＧ０にアクセスしたい場合には、まずＰＮＴ０［Ｂ］に‘１’を書き込み、ＳＥＧ１にアクセスしたい場合には、まずＰＮＴ１［Ｂ］に‘１’を書き込むものとする。

そうすると、図２〜図９で述べたように、例えば、ＢＩＳＴ［Ｂ］がＳＥＧ０にアクセス可能となる条件は、ＢＩＳＴ［Ａ］側のＰＮＴ０［Ａ］とＰＮＴ１［Ａ］が‘０’であり（すなわちＢＩＳＴ［Ａ］がＳＥＧ０とＳＥＧ１をアクセスしておらず）、ＢＩＳＴ［Ｂ］側のＰＮＴ０［Ｂ］に‘１’が書かれている場合である。また、ＢＩＳＴ［Ｂ］がＳＥＧ１にアクセス可能となる条件は、ＢＩＳＴ［Ａ］側のＰＮＴ１［Ａ］とＰＮＴ２［Ａ］が‘０’であり、ＢＩＳＴ［Ｂ］側のＰＮＴ１［Ｂ］に‘１’が書かれている場合であり、同様にしてＳＥＧ２やＳＥＧ３にアクセス可能となる条件も定まっている。ＡＢＲは、このような条件をＡＮＤとＯＲで論理演算することで、条件を満たしている場合にＥＮ［Ｂ］＝１を出力し、条件を満たさない場合はＥＮ［Ｂ］＝０を出力する。

ＡＢＲがＥＮ［Ｂ］＝０を出力すると、ＰＧ［Ｂ］／ＪＤＧ［Ｂ］はアドレス衝突状態と判断して、テスト実行状態から一時待機状態に遷移し、その後、条件を満たすようになると（すなわちアドレス衝突状態が回避されると）、ＡＢＲがＥＮ［Ｂ］＝１を出力し、テスト実行状態に復帰する。すなわち、例えば、ＢＩＳＴ［Ａ］がＳＥＧ０をアクセスしている状態（ＰＮＴ０［Ａ］＝１、ＰＮＴ１［Ａ］＝０）で、ＢＩＳＴ［Ｂ］がＳＥＧ０へのアクセス要求に伴いＰＮＴ０［Ｂ］に‘１’を書き込みと、ＡＢＲがＥＮ［Ｂ］＝０を出力し、ＢＩＳＴ［Ｂ］が一時待機状態となる。その後、ＢＩＳＴ［Ａ］がＳＥＧ０へのアクセスを終了し、ＰＮＴ０［Ａ］に‘０’を書き込むと、ＥＮ［Ｂ］＝１となり、ＢＩＳＴ［Ｂ］がテスト実行状態へ遷移してＳＥＧ０に対するアクセスを実行可能になる。

したがって、このようなアドレス衝突防止回路ＡＢＲを設けることで、ポート［Ａ］とポート［Ｂ］のアドレス衝突状態を回避しながら、テストを実行することが可能となる。なお、ここでは、ＳＥＧ０の次にＳＥＧ１をアクセスするという単純なインクリメントアドレススキャンの例を用いて、例えばＢＩＳＴ［Ｂ］がＳＥＧ０をアクセスする際にはＰＮＴ０［Ａ］とＰＮＴ１［Ａ］が‘０’、ＰＮＴ０［Ｂ］が‘１’という条件でＥＮ［Ｂ］を活性化させた。ただし、この条件はテストパターンのアドレススキャン方法に応じて種々変更可能である。すなわち、例えば、ＢＩＳＴ［Ｂ］がＳＥＧ０へのアクセスを要求し、次にＳＥＧ２へのアクセスを要求するようなテストパターンの場合には、ＰＮＴ０［Ａ］とＰＮＴ２［Ａ］が‘０’、ＰＮＴ０［Ｂ］が‘１’という条件でＥＮ［Ｂ］を活性化させればよい。

また、ポートの数を３以上とした場合も、同様にしてＡＢＲの入力条件を拡張すれば対応可能である。さらに、ここでは、アドレス衝突状態の論理判定を行う方式の一例としてＡＢＲのような論理回路を組み込む方式を示したが、これに限らず、例えば、ポインタの値をプロセッサ等で読み込んでプログラム処理で判定する方式などを含めて種々変更可能である。また、テストパターン発生回路やテスト結果判定回路も、シーケンサ回路に限らず、プロセッサ等を用いたプログラム処理によって行うことも可能である。

以上、本実施の形態１の半導体装置を用いることで、マルチポートＲＡＭのような記憶回路に対して非同期の複雑なテストパターンを実行できるようになり、半導体装置の信頼性を向上させることが可能となる。

（実施の形態２）
本実施の形態２の半導体装置は、実施の形態１で述べた各セグメント毎に設けたポインタを、プロセッサ等の論理回路とＢＩＳＴ回路とで共通使用可能な構成となっていることが主要な特徴となっている。図１１は、本発明の実施の形態２の半導体装置において、その主要部の構成例を示すブロック図である。図１２は、図１１の半導体装置において、その記憶回路の構成例を示す概略図である。

図１１に示す半導体装置は、例えば、一つの半導体基板上に、プロセッサやメモリコントローラ等を含む各種論理回路ＬＯＧ１と、マルチポートＲＡＭを含む記憶回路ＭＥＭ１と、ＢＩＳＴ回路（ＢＩＳＴ１）と、マルチプレクサＭＵＸａ，ＭＵＸｂなどが設けられた構成となっている。記憶回路ＭＥＭ１は、ポート［Ａ］側のアドレス端子（アドレス信号）ＡＤＲ［Ａ］と、ポート［Ｂ］側のアドレス端子（アドレス信号）ＡＤＲ［Ｂ］を含み、ＬＯＧ１とＢＩＳＴ１は、ＭＵＸａを介してＡＤＲ［Ａ］に接続され、ＭＵＸｂを介してＡＤＲ［Ｂ］に接続される。

さらに、ここでは、ＭＥＭ１内に実施の形態１で述べたようなポインタを設けていることが特徴となっている。すなわち、ポート［Ａ］対応のポインタ（ポインタ信号）ＰＮＴｎ［Ａ］とポート［Ｂ］対応のポインタ（ポインタ信号）ＰＮＴｎ［Ｂ］を含み、これらのポインタに対してＬＯＧ１とＢＩＳＴ１の両方からアクセス可能な構成となっている。

記憶回路ＭＥＭ１は、図１２に示すように、メモリセルアレイＡＲＹと、ポート［Ａ］側とポート［Ｂ］側のそれぞれに対応して階層構造のアドレスデコーダなどを備えている。ここでは、例えば２層構造のデコーダとし、ポート［Ａ］側に１個のメインデコーダＤＥＣ＿Ｍ［Ａ］とその下層となる４個のサブデコーダＤＥＣ＿Ｓ［Ａ］を含み、ポート［Ｂ］側も同様に、１個のメインデコーダＤＥＣ＿Ｍ［Ｂ］と４個のサブデコーダＤＥＣ＿Ｓ［Ｂ］を含んでいる。そして、このメインデコーダから４個のサブデコーダに向けた４本の活性化信号のそれぞれにポインタ用のレジスタが設けられている。

すなわち、図１２のように、４個のＤＥＣ＿Ｓ［Ａ］に向けた４本の活性化信号をそれぞれラッチする４個のポインタ用レジスタＲＥＧ０ａ〜ＲＥＧ３ａと、４個のＤＥＣ＿Ｓ［Ｂ］に向けた４本の活性化信号をそれぞれラッチする４個のポインタ用レジスタＲＥＧ０ｂ〜ＲＥＧ３ｂとが設けられる。そして、ＲＥＧ０ａ〜ＲＥＧ３ａの出力がポインタＰＮＴ０［Ａ］〜ＰＮＴ３［Ａ］となり、ＲＥＧ０ｂ〜ＲＥＧ３ｂの出力がポインタＰＮＴ０［Ｂ］〜ＰＮＴ３［Ｂ］となる。つまり、サブデコーダＤＥＣ＿Ｓが受け持つアドレス単位を実施の形態１で述べたセグメントの単位としている。

このような構成を用いると、当該ポインタを、実施の形態１で述べたようなＢＩＳＴ回路で使用することのみならず、ユーザ論理となる論理回路ＬＯＧ１によっても使用することができる。すなわち、ＢＩＳＴ回路によるテスト時にアドレス衝突を回避するためでなく、ユーザプログラムによる実使用上で論理回路ＬＯＧ１が記憶回路ＭＥＭ１にアクセスする際にも、アドレス衝突を回避するためにポインタを活用することが可能となる。したがって、ユーザ側に対して利便性が高い半導体装置を提供できる。

また、アドレス衝突を回避するためユーザ論理として設けられる場合がある調停回路などを削減することが可能となる。さらに、図１２のように、アドレスデコーダの信号を活用することで、容易に又は小面積でポインタを実現可能となる。加えて、このポインタ機能は、ＢＩＳＴ回路でのテストによってその動作を保証することが可能となるため、テストコストなどを増加させることなく半導体装置の信頼性を確保できる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。例えば、前述した実施の形態ではポインタとして専用のレジスタを設ける例を示したが、これを記憶回路に対するテスト対象アドレスが格納されるアドレスレジスタなどで代用することも可能である。すなわち、アドレスを示す複数のビットの内、セグメントの分割単位に対応する特定の数ビットを見れば、どのセグメントをアクセスしているかが識別可能であり、この特定の数ビットを参照してアドレスの衝突を回避するように構成することもできる。

本発明の半導体装置は、マルチポートＲＡＭを含む半導体装置に適用して特に好適なものである。

本発明による実施の形態１の半導体装置において、その構成の一例を示すブロック図である。 図１の半導体装置において、そのＢＩＳＴ回路の機能の一例を説明する概念図である。 図１の半導体装置において、そのＢＩＳＴ回路の他の機能の一例を説明する概念図である。 図１の半導体装置において、そのＢＩＳＴ回路の他の機能の一例を説明する概念図である。 図１の半導体装置において、そのＢＩＳＴ回路の動作の一例を説明する概念図である。 図５に続く動作の一例を説明する概念図である。 図６に続く動作の一例を説明する概念図である。 図７に続く動作の一例を説明する概念図である。 図８に続く動作の一例を説明する概念図である。 図１の半導体装置において、そのＢＩＳＴ回路の詳細な構成例を示す回路ブロック図である。 本発明の実施の形態２の半導体装置において、その主要部の構成例を示すブロック図である。 図１１の半導体装置において、その記憶回路の構成例を示す概略図である。 本発明の前提として検討したＢＩＳＴ回路において、その構成の一例を示す概念図である。

符号の説明

ＣＫ＿ＧＥＮ クロック生成回路
ＬＯＧ 論理回路
ＢＩＳＴ ＢＩＳＴ回路
ＭＥＭ 記憶回路
ＰＯ ポート
ＣＫ クロック信号
ＣＥＬ メモリセル
ＳＥＧ セグメント
ＰＮＴ ポインタ
ＪＴＡＧ＿ＣＴＬ ＪＴＡＧ制御回路
ＰＧ テストパターン発生回路
ＪＤＧ テスト結果判定回路
ＳＴ ＢＩＳＴスタート信号
ＴＭ テストモード信号
ＤＱ，ＤＩ データ信号
ＡＤＲ アドレス信号
ＷＥ ライトイネーブル信号
ＥＮ ＢＩＳＴイネーブル信号
ＡＢＲ アドレス衝突防止回路
ＭＵＸ マルチプレクサ
ＤＥＣ デコーダ
ＲＥＧ レジスタ
ＡＲＹ メモリアレイ

Claims (12)

1. メモリアレイと、前記メモリアレイに対してそれぞれ異なる周波数でアクセス可能な複数のポートとを含んだ記憶回路と、
   前記メモリアレイのアドレス空間を仮想的に複数のセグメントに分割して管理し、各セグメント単位で前記メモリアレイをアクセスすることによって前記記憶回路のテストを行うテスト回路と、
   前記テスト回路が前記複数のポートの中のどれを介して前記複数のセグメントの中のどこにアクセスしているかを示すポインタとを備え、
   前記テスト回路は、前記ポインタを参照することで、前記複数のセグメントの中の一つに対して前記複数のポートから同時にアクセスしないように制御しながら前記記憶回路のテストを行うことを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、
   前記ポインタは、少なくとも前記複数のポートの数と前記複数のセグメントの数に応じたビット数からなるレジスタであり、
   前記テスト回路は、前記複数のポートのいずれかを介して前記複数のセグメントのいずれかにアクセスする際と当該アクセスを終了する際に、前記レジスタの中の当該ポートと当該セグメントに対応するビットに書き込みを行うことを特徴とする半導体装置。
3. 請求項１記載の半導体装置において、
   前記記憶回路は、前記複数のポートのそれぞれに対応した階層構造のアドレスデコーダを備え、
   前記ポインタは、前記階層構造のアドレスデコーダの中のいずれかの階層のアドレスデコーダに対する活性化信号をラッチすることで実現されることを特徴とする半導体装置。
4. 請求項１記載の半導体装置において、
   前記テスト回路は、前記ポインタを参照することで、前記複数のポートの中のいずれかとなる第１ポートを介してアクセスしたい第１セグメントと、前記第１ポートを介して前記第１セグメントの次にアクセスしたい第２セグメントのいずれに対しても前記第１ポート以外のポートがアクセスしていないことを認識した場合に、前記第１ポートから前記第１セグメントに対してアクセスを行うことを特徴とする半導体装置。
5. 請求項１記載の半導体装置において、
   前記テスト回路は、
   前記ポインタを参照することで、前記複数のセグメントの中の一つとなる第１セグメントに対して前記複数のポートの中の一つとなる第１ポートからアクセスしている状態で、前記第１ポート以外の第２ポートから前記第１セグメントに対してアクセス要求が発生したことを認識した場合に、前記第２ポートの前記第１セグメントに対するアクセスを一時的に待機し、
   その後、前記ポインタを参照することで、前記第１ポートの前記第１セグメントに対するアクセスの終了を認識した場合に、前記一時的に待機していたアクセスを再開することを特徴とする半導体装置。
6. メモリアレイと、前記メモリアレイに対して第１クロック周波数でアクセスを行う第１ポートおよび第２クロック周波数でアクセスを行う第２ポートとを含んだ記憶回路と、
   前記メモリアレイのアドレス空間を仮想的に複数のセグメントに分割して管理し、前記第１ポートから各セグメント単位でアクセスすることによって前記記憶回路のテストを行う第１テスト回路と、
   前記第２ポートから前記各セグメント単位でアクセスすることによって前記記憶回路のテストを行う第２テスト回路と、
   前記第１テスト回路が前記複数のセグメントの中のどこにアクセスしているかを示す第１ポインタと、
   前記第２テスト回路が前記複数のセグメントの中のどこにアクセスしているかを示す第２ポインタとを備え、
   前記第１テスト回路は、前記第２ポインタを参照することで、自身がアクセスしたいセグメントを前記第２テスト回路がアクセス中の場合には、当該セグメントに対するアクセスを回避するように動作し、
   前記第２テスト回路は、前記第１ポインタを参照することで、自身がアクセスしたいセグメントを前記第１テスト回路がアクセス中の場合には、当該セグメントに対するアクセスを回避するように動作することを特徴とする半導体装置。
7. 請求項６記載の半導体装置において、
   前記第１ポインタは、少なくとも前記複数のセグメントの数に応じたビット数からなる第１レジスタであり、
   前記第２ポインタは、少なくとも前記複数のセグメントの数に応じたビット数からなる第２レジスタであり、
   前記第１テスト回路は、前記複数のセグメントのいずれかにアクセスする際と当該アクセスを終了する際に、前記第１レジスタの中の当該セグメントに対応するビットに書き込みを行い、
   前記第２テスト回路は、前記複数のセグメントのいずれかにアクセスする際と当該アクセスを終了する際に、前記第２レジスタの中の当該セグメントに対応するビットに書き込みを行うことを特徴とする半導体装置。
8. 請求項６記載の半導体装置において、
   前記第１テスト回路は、前記第２ポインタを参照することで、現在アクセスしたい第１セグメントと、その次にアクセスしたい第２セグメントのいずれに対しても前記第２テスト回路がアクセスしていないことを認識した場合に、前記第１セグメントに対してアクセスを行い、
   前記第２テスト回路は、前記第１ポインタを参照することで、現在アクセスしたい第３セグメントと、その次にアクセスしたい第４セグメントのいずれに対しても前記第１テスト回路がアクセスしていないことを認識した場合に、前記第３セグメントに対してアクセスを行うことを特徴とする半導体装置。
9. 請求項８記載の半導体装置において、
   前記第１テスト回路は、前記第１セグメントをアクセスする際、前記第２ポインタを参照することで、前記第１セグメントか前記第２セグメントを前記第２テスト回路がアクセスしていることを認識した場合には、前記第１セグメントへのアクセスを一時的に待機し、その後、前記第２ポインタを参照することで、前記第２テスト回路による前記第１セグメントか前記第２セグメントに対するアクセスの終了を認識した場合に、前記第１セグメントへのアクセスを再開し、
   前記第２テスト回路は、前記第３セグメントをアクセスする際、前記第１ポインタを参照することで、前記第３セグメントか前記第４セグメントを前記第１テスト回路がアクセスしていることを認識した場合には、前記第３セグメントへのアクセスを一時的に待機し、その後、前記第１ポインタを参照することで、前記第１テスト回路による前記第３セグメントか前記第４セグメントに対するアクセスの終了を認識した場合に、前記第３セグメントへのアクセスを再開することを特徴とする半導体装置。
10. 請求項９記載の半導体装置において、
    前記半導体装置は、前記第１ポインタおよび前記第２ポインタの信号が入力され第１イネーブル信号と第２イネーブル信号を出力するアドレス衝突防止回路を備え、
    前記第１テスト回路は、前記第１ポートに向けて第１テストパターンの発生を行う第１のテスト実行状態と前記第１テストパターンの発生を一時的に停止する第１の一時待機状態とを含んだ第１シーケンサ回路を備え、前記第１シーケンサ回路は、前記第１イネーブル信号に応じて前記第１のテスト実行状態と前記第１の一時待機状態とを遷移し、
    前記第２テスト回路は、前記第２ポートに向けて第２テストパターンの発生を行う第２のテスト実行状態と前記第２テストパターンの発生を一時的に停止する第２の一時待機状態とを含んだ第２シーケンサ回路を備え、前記第２シーケンサ回路は、前記第２イネーブル信号に応じて前記第２のテスト実行状態と前記第２の一時待機状態とを遷移することを特徴とする半導体装置。
11. メモリアレイと、前記メモリアレイに対してそれぞれ異なる周波数でアクセス可能な複数のポートとを含んだ記憶回路と、
    前記メモリアレイのアドレス空間を仮想的に複数のセグメントに分割して管理し、前記複数のポートの中のどれが前記複数のセグメントの中のどこにアクセスしているかを示すポインタと、
    前記ポインタを参照し、前記複数のセグメントの中の一つに対して前記複数のポートから同時にアクセスしないように制御しながら前記記憶回路のテストを行うテスト回路と、
    前記ポインタを参照し、ユーザの各種用途に応じて前記記憶回路にアクセスするユーザ論理回路とを有することを特徴とする半導体装置。
12. 請求項１１記載の半導体装置において、
    前記記憶回路は、前記複数のポートのそれぞれに対応した階層構造のアドレスデコーダを備え、
    前記ポインタは、前記階層構造のアドレスデコーダの中のいずれかの階層のアドレスデコーダに対する活性化信号をラッチすることで実現されることを特徴とする半導体装置。

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