JP2549209B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2549209B2
JP2549209B2 JP3006427A JP642791A JP2549209B2 JP 2549209 B2 JP2549209 B2 JP 2549209B2 JP 3006427 A JP3006427 A JP 3006427A JP 642791 A JP642791 A JP 642791A JP 2549209 B2 JP2549209 B2 JP 2549209B2
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    • G11C7/1075—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に係わ
り、特にメモリセルをランダムにアクセスするＲＡＭポ
ートと、シリアルにアクセスするＳＡＭポートとを具備
したマルチポート構成の半導体記憶装置に関する。
【０００２】
【従来の技術】近年の半導体記憶装置は、大容量化に伴
い周辺回路の一部の機能を内部に取り込む多機能化が行
われている。これにより、一品種多量生産から多品種少
量生産へ移行しつつある。しかし、人的ソースの拡大は
容易ではないため、開発期間の短縮を図る必要がある。
【０００３】この多機能化の一つとして開発されたもの
に、メモリセルをランダムにアクセスするＲＡＭポート
と、一行分のデータをシリアルにアクセスするＳＡＭポ
ートとを具備したマルチポート構成の半導体記憶装置が
ある。メモリセルとは別に、シリアルアクセス用に一行
分のデータを記憶し得るレジスタと、このレジスタとメ
モリセルとの間でデータ転送を行う手段を備えている。
【０００４】通常は、ＲＡＭポートとＳＡＭポートとは
非同期に動作している。そして、レジスタとメモリセル
との間のデータ転送は、ＳＡＭポートの動作を停止し、
データ転送手段を用いて行っている。このデータ転送サ
イクルでは、行アドレス信号を取り込むタイミングを用
いて、ＳＡＭポートの読み出しあるいは書き込みを行う
際の先頭アドレスであるアドレスポインタを取り込んで
いる。
【０００５】
【発明が解決しようとする課題】しかし、ＳＡＭポート
では装置内部のシリアルカウンタによりレジスタを選択
している。このため、ＳＡＭポートから出力されたデー
タに誤りがあった場合、先頭アドレスポインタの取り込
みに誤りがあったのか、あるいはデータ自体に誤りがあ
ったのかを区別することは困難であった。
【０００６】本発明は上記事情に鑑みてなされたもので
あり、ＳＡＭポートから読み出されたデータに誤りがあ
った場合に、その原因を容易かつ確実に突き止めること
が可能な検査機能を有した半導体記憶装置を提供するこ
とを目的とする。
【０００７】
【課題を解決するための手段】本発明の半導体記憶装置
は、メモリセルがマトリクス状に配列されたメモリセル
アレイをランダムにアクセスするＲＡＭポートと、メモ
リセルアレイのうちの一行のデータをシリアルにアクセ
スするＳＡＭポートとを備えたマルチポート構成の装置
であって、外部よりモード切り替え信号を与えられて、
ＳＡＭポートを通常のデータ出力モードからテストモー
ドに切り替えるモード切り替え手段と、モード切り替え
手段によりテストモードに切り替えられるとＳＡＭポー
トのアドレスポインタを出力するアドレスポインタ出力
手段とを備えている。
【０００８】ここで、アドレスポインタ出力手段はＳＡ
Ｍポートのデータを出力する出力バッファ回路を介して
前記アドレスポインタを出力する。
【０００９】さらに、アドレスポインタ出力手段は、Ｓ
ＡＭポートのビット構成がアドレスポインタのビット数
よりも小さい場合、アドレスポインタを少なくとも二つ
に分割して各々の論理和をとる手段と、この論理和をア
ドレスポインタ出力手段に与えて出力させる手段とを有
している。
【００１０】
【作用】モード切り替え手段にモード切り替え信号が与
えられるとテストモードに切り替わり、ＳＡＭポートの
アドレスポインタがアドレスポインタ出力手段より出力
される。これにより、ＳＡＭポートから出力されたデー
タに誤りがあった場合、アドレスポインタの取り込みに
誤りがあったのか、あるいはデータ自体が誤っていたの
か、誤りの原因を容易に区別することが可能となる。
【００１１】また、アドレスポインタ出力手段はＳＡＭ
ポートのデータを出力する出力バッファ回路を介してア
ドレスポインタを出力するので、同一の出力バッファ回
路を共用することにより装置が小型化される。
【００１２】さらにＳＡＭポートのビット構成がアドレ
スポインタのビット数よりも小さい場合には、アドレス
ポインタをそのままの状態で直接出力するには出力端の
ビット数が不足するが、アドレスポインタを少なくとも
二つに分割して各々の論理和をとり、この論理和を出力
させることで間接的にアドレスポインタの出力が可能に
なる。
【００１３】
【実施例】以下、本発明の一実施例について図面を参照
して説明する。図１に本実施例による半導体記憶装置の
構成を示す。ＲＡＭポートとして、Ｍ行×Ｎ列×Ｌビッ
トにメモリセルが配列されたメモリセルアレイ１が設け
られている。
【００１４】このメモリセルをランダムにアクセスする
手段として、行デコーダ２と列デコーダ３を有してい
る。この手段を用いて、ランダムアクセスは以下のよう
にして行われる。
【００１５】図示されていない中央処理装置（ＣＰＵ）
が、行アドレス信号と列アドレス信号を出力する。行ア
ドレス信号が行アドレスバッファ１００で増幅され、行
デコーダ２で解読されて特定の行線が選択される。列ア
ドレス信号が列アドレスバッファ１０１に与えられて増
幅され、列デコーダ３で解読されて、列選択ゲート８の
選択すべき列のゲートが開く。このようにして特定の一
行と一列が選択され、一つのメモリセルが選択される。
【００１６】ランダムに選択されたメモリセルに対し
て、ＲＡＭポート出力パッド２０２から書き込むべきデ
ータが入力され、データ入力バッファ１０６を介してデ
ータバッファ１０５に与えられた後、列選択ゲートによ
り選択された列線からメモリセルへ送られて書き込まれ
る。読み出すときは、選択されたメモリセルからデータ
がデータバッファ１０５へ出力され、データ出力バッフ
ァ１０７を介してＲＡＭポート出力パッド２０２から外
部へ出力される。
【００１７】一方、メモリセルアレイ１の各列に対応し
て、Ｎ個×Ｌビットのデータレジスタ４と、メモリセル
アレイ１のデータをデータレジスタ４へ転送するデータ
転送ゲート５が設けられ、さらにＮ個のデータをシリア
ルにアクセス手段としてシリアルカウンタ１０２、シリ
アルデコーダ６、及びシリアル選択ゲート７が備わって
いる。
【００１８】シリアルカウンタ１０２には、前回のデー
タ転送サイクル中に列アドレスバッファ１０１からの出
力が取り込まれ、アドレスポインタが予め初期化されて
いる。そして、外部から制御回路１０９の入力端子２０
０に入力されるシリアル制御信号ＳＣが立ち上がると、
シリアルカウンタ１０２のカウンタ値に１が加算されて
アドレスポインタが一つ進む。このアドレスポインタが
シリアルデコーダ６に入力されて解読され、シリアル選
択ゲート７に出力される。そして、解読されたアドレス
ポインタに相当するデータレジスタと、シリアル選択ゲ
ート７内で横方向に配線されたシリアルデジット線とが
接続される。アドレスポインタはシリアルカウンタ１０
２によって一つずつ進んで行き、シリアル選択ゲート７
により下位ビットのデータレジスタとシリアルデジット
線とが順次接続されて行く。これにより、データレジス
タ４に記憶されていたデータが、シリアル選択ゲート７
よりシリアルに出力される。このデータは、シリアルデ
ータバッファ１０３により増幅された後、シリアルデー
タ出力バッファ１０４を介してＳＡＭポート出力パッド
２０１より外部へ読み出される。またこの動作と平行し
て、前サイクルにおいて読み出されたデータが、シリア
ルデータ出力バッファ１０４より外部へ出力される。
【００１９】ＲＡＭポートとＳＡＭポートとの間のデー
タ転送は、データ転送ゲート５によって行われる。デー
タ転送制御回路１０８より転送制御信号を与えられると
データ転送ゲート５が開き、メモリセルアレイ１のうち
の選択された一行のメモリセルとデータレジスタ４との
間でデータ転送が行われる。ここで行の選択は、上述し
たように行アドレスバッファ１００及び行デコーダ２を
用いて行われる。
【００２０】そして本実施例では、アドレスポインタを
外部に出力できるような手段として、テストモード選択
用パッド２０３と、シリアルカウンタ１０２とシリアル
データ出力バッファ１０４とを接続するシリアルアドレ
スポインタ線５０１が新たに設けられている。これによ
り、ＳＡＭポートから出力されたデータに誤りがあった
場合に、データ自体に誤りがあったのか、それともアド
レスポインタの取り込みに誤りがあったのかを区別する
ことが可能になる。
【００２１】通常のモードでは、シリアルデータ出力バ
ッファ１０４にはシリアルデータ線５００が接続されて
おり、前サイクルにおいてデータレジスタ４から読み出
されたデータが出力される。テストモード選択用パッド
２０３に電源電位の信号が入力されると、テストモード
に切り替わる。テストモードになると、シリアルデータ
出力バッファ１０４にはシリアルアドレスポインタ線５
０１が接続され、シリアルカウンタ１０２よりアドレス
ポインタが出力されるように切り替わる。
【００２２】このテストモード選択用パッド２０３に入
力される信号によって、シリアルデータ出力バッファ１
０４に対するシリアルデータ線５００とシリアルアドレ
スポインタ線５０１との接続が切り替わる構成は、図２
のようである。
【００２３】シリアルデータ線５００にはＮチャネルＭ
ＯＳ型トランジスタ３０１〜３０８のドレインが接続さ
れ、ソースはシリアルデータ出力バッファ３２１〜３２
８に接続されている。各々のゲートには、インバータ３
００を介してテストモード選択用パッド２０３が接続さ
れている。シリアルアドレスポインタ線５０１には、Ｎ
チャネルＭＯＳ型トランジスタ３１１〜３１８のドレイ
ンが接続されており、ゲートには、テストモード選択用
パッド２０３が接続され、ソースはシリアルデータ出力
バッファ３２１〜３２８に接続されている。またシリア
ルデータ出力バッファ３２１〜３２８には、ＳＡＭポー
ト出力パッド３３１〜３３８が設けられている。
【００２４】通常のモードでは、テストモード選択用パ
ッド２０３にロウレベルの信号が入力されて、Ｎチャネ
ルＭＯＳ型トランジスタ３１１〜３１８のゲートに入力
されるためオフしており、シリアルアドレスポインタ線
５０１とシリアル出力バッファ３２１〜３２８とは電気
的に分離されている。逆にＮチャネルＭＯＳ型トランジ
スタ３０１〜３０８のゲートには、インバータ３００に
より反転されたハイレベルの信号が与えられて導通し、
シリアルデータ線５００とシリアルデータ出力バッファ
３２１〜３２８とが接続される。これにより、ＳＡＭポ
ート出力パッド３３１〜３３８からは、データレジスタ
４から読み出されたデータが出力される。
【００２５】テストモードになると、テストモード選択
用パッド２０３に電源電位の信号が入力されるため、Ｎ
チャネルＭＯＳ型トランジスタ３１１〜３１８が導通し
てシリアルアドレスポインタ線５０１とシリアル出力バ
ッファ３２１〜３２８とが接続される。ＮチャネルＭＯ
Ｓ型トランジスタ３０１〜３０８はオフし、シリアルデ
ータ線５００とシリアル出力バッファ３２１〜３２８と
の間は遮断状態になる。このため、ＳＡＭポート出力パ
ッド３３１〜３３８からはアドレスポインタが出力され
る。
【００２６】この図２に示された回路構成は、アドレス
ポインタのビット数がＳＡＭポートのビット構成数と同
じ８ビットの場合に相当する。従って、８個のシリアル
データ出力バッファ３２１〜３２８とアドレスポインタ
とを一対一に対応させて、直接出力することができる。
【００２７】ところが、ビット構成数よりもアドレスポ
インタのビット数が多い場合には、アドレスポインタを
直接シリアルデータ出力バッファから出力することはで
きない。このような場合には、例えばデータのビット構
成数が４ビットで、アドレスポインタが９ビットである
とすると、アドレスポインタを３ビットずつに区切り、
各々の論理和をとって３個のシリアルデータ出力バッフ
ァから出力されるようにすればよい。
【００２８】このときの回路構成を図３に示す。シリア
ルアドレスポインタ線５０１に三入力ＡＮＤ回路４０１
〜４０３の入力端子が接続され、それぞれの出力端子が
ＮチャネルＭＯＳ型トランジスタ４１１〜４１３のドレ
インに接続されている。ここで、シリアルデータ出力バ
ッファ４３１〜４３４の数は４個であるため、Ｎチャネ
ルＭＯＳトランジスタ４１４が追加されている。これら
のトランジスタ４１１〜４１４のゲートには、テストモ
ード選択用パッド２０３が接続され、ソースはシリアル
データ出力バッファ４３１〜４３４に接続されている。
【００２９】シリアルデータ線５００には、Ｎチャネル
ＭＯＳ型トランジスタ４２１〜４２４のドレインが接続
され、ゲートにはテストモード選択パッド２０３がイン
バータ４５２を介して接続されており、ソースにはシリ
アルデータ出力バッファ４３１〜４３４が接続されてい
る。シリアルデータ出力バッファ４３１〜４３４の出力
側には、ＳＡＭポート出力パッド４４１〜４４４が設け
られている。
【００３０】この場合のモード切り替え動作は、以下の
ようである。通常のモードでは、テストモード選択用パ
ッド２０３にロウレベルの信号が与えられ、Ｎチャネル
トランジスタ４１１〜４１４はオフ状態にあるため、シ
リアルアドレスポインタ線５０１からの出力は遮断され
ている。ＮチャネルＭＯＳ型トランジスタ４２１〜４２
４は、ゲートにインバータにより反転されたハイレベル
の信号が入力されて導通しているため、シリアルデータ
線５００とシリアルデータ出力バッファ４３１〜４３４
とが接続され、データレジスタ４からのデータがＳＡＭ
ポート出力パッド４４１〜４４４より出力される。
【００３１】テストモードでは、テストモード選択用パ
ッド２０３に電源電位の信号が入力されて、Ｎチャネル
ＭＯＳ型トランジスタ４１１〜４１４は導通する。シリ
アルアドレスポインタ線５０１からの９ビットのアドレ
スポインタは、それぞれＡＮＤ回路４０１〜４０３の入
力端子に与えられ、３ビットずつの論理和がＮチャネル
ＭＯＳトランジスタ４１１〜４１３を介してシリアルデ
ータ出力バッファ４３１〜４３３に入力される。またＮ
チャネルＭＯＳ型トランジスタ４１４は、電源電位Ｖcc
がドレインに与えられているため、ハイレベルの出力が
シリアルデータ出力バッファ４３４に与えられる。一
方、ＮチャネルＭＯＳ型トランジスタ４２１〜４２４
は、ゲートにインバータ４５２で反転されたロウレベル
の信号が入力されてオフし、シリアルデータ出力バッフ
ァ４３４とは遮断状態にある。
【００３２】このようにしてシリアルカウンタが３ビッ
ト毎の論理和として外部へ出力されるため、アドレスポ
インタを間接的に監視することが可能となる。
【００３３】以上のように、テストモードにおいてアド
レスポインタが装置外部へ出力されるようにしたため、
ＳＡＭポートから出力されたデータに誤りがあった場合
に、その原因がアドレスポインタの取り込みにあるの
か、あるいはデータ自体にあるのかを容易に突き止める
ことが可能である。
【００３４】上述した実施例は一例であり、本発明を限
定するものではない。例えば実施例では、アドレスポイ
ンタをデータレジスタからのデータと同様に、シリアル
データ出力バッファから出力しているが、専用の出力バ
ッファを設けて出力してもよい。また、テストモードへ
の切り替えは、専用の切り替え制御信号を用いて行って
もよいが、通常使用される制御信号の論理和のうちの１
つをとって行ってもよい。
【００３５】
【発明の効果】以上説明したように本発明の半導体記憶
装置によれば、外部よりモード切り替え信号を与えられ
てテストモードに切り替えられると、ＳＡＭポートのア
ドレスポインタが外部へ出力されるようにしたため、Ｓ
ＡＭポートから出力されたデータが誤っていた場合、ア
ドレスポインタが誤っていたのか、あるいはデータ自体
が誤っていたのかを容易に判別することが可能であり、
動作不良の原因を迅速に突き止めることができる。ま
た、アドレスポインタ出力手段とＳＡＭポートとで同一
の出力バッファ回路を共有することで装置が小型化さ
れ、またＳＡＭポートのビット構成がアドレスポインタ
のビット数より小さい場合、アドレスポインタを少なく
とも二つに分割して各々の論理和をとり、この論理和を
出力させることで、ビット数の不足が解消される。
【図面の簡単な説明】
【図１】本発明の一実施例による半導体記憶装置の構成
を示した回路図。
【図２】図１に示された装置におけるモード切り替えを
行う部分の構成を示した回路図。
【図３】図１に示された装置におけるモード切り替えを
行う部分の他の構成を示した回路図。
【符号の説明】
１ メモリセルアレイ ２ 行デコーダ ３ 列デコーダ ４ データレジスタ ５ データ転送ゲート ６ シリアルデコーダ ７ シリアル選択ゲート ８ 列選択ゲート １００ 行アドレスバッファ １０１ 列アドレスバッファ １０２ シリアルカウンタ １０３ シリアルデータバッファ １０４ シリアルデータ出力バッファ １０５ データバッファ １０６ データ入力バッファ １０７ データ出力バッファ １０８ データ転送制御回路 １０９ 制御回路 ２００ 入力端子 ２０１ ＳＡＭポート出力パッド ２０２ ＲＡＭポート出力パッド ２０３ テストモード選択用パッド ５００ シリアルデータ線 ５０１ シリアルアドレスポインタ線 ３００ インバータ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭64−3897（ＪＰ，Ａ) 特開 平２−187989（ＪＰ，Ａ)

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】メモリセルがマトリクス状に配列されたメ
    モリセルアレイをランダムにアクセスするＲＡＭポート
    と、 前記メモリセルアレイのうちの一行のデータをシリアル
    にアクセスするＳＡＭポートとを備えたマルチポート構
    成の半導体記憶装置において、 外部よりモード切り替え信号を与えられて、前記ＳＡＭ
    ポートを通常のデータ出力モードからテストモードに切
    り替えるモード切り替え手段と、 前記モード切り替え手段によりテストモードに切り替え
    られると、前記ＳＡＭポートのアドレスポインタを出力
    するアドレスポインタ出力手段とを備え、 前記アドレスポインタ出力手段は、前記ＳＡＭポートの
    データを出力する出力バッファ回路を介して前記アドレ
    スポインタを出力し、さらに前記アドレスポインタ出力
    手段は、前記ＳＡＭポートのビット構成が前記アドレス
    ポインタのビット数よりも小さい場合、前記アドレスポ
    インタを少なくとも二つに分割して各々の論理和をとる
    手段と、この論理和を前記アドレスポインタ出力手段に
    与えて出力させる手段とを有することを特徴とする半導
    体記憶装置。
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