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Die vorliegende Erfindung betrifft eine
Halbleiterspeichereinrichtung und insbesondere eine
Halbleiterspeichereinrichtung mit einem RAM-Port zum
wahlfreien Zugreifen auf Speicherzellen, die in einer Matrix
angeordnet sind, und einem SAM-Pört zum seriellen Zugreifen
auf Daten von einer Zeile des Speicherzellenfelds. Eine
derartige Halbleiterspeichereinrichtung ist in JEE Journal of
Electronic Engineering, Vol 24, Nr. 251, November 1987,
Tokio JP, Seiten 28-31, Nakane et al., "Video RAM Chips
Designed for Computer Graphics" offenbart.
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Die EP-A-0 012 018, die ein Überprüfen des Betriebs von
Adressierschaltungen von Speichermodulen eines Computers
durch Vergleichen von Auslesedaten mit denjenigen, die
ursprünglich eingeschrieben wurden, offenbart, bezieht sich
auf die Schwierigkeit einer Unterscheidung zwischen einem
Fehler aufgrund eines Ausfalls der Adressierschaltungen und
einem aufgrund eines Defekts in dem Speicherfeld selbst, und
sie offenbart die Lösung, daß daßs Steuerprogramm den
Betriebsmodus zwischen einem Aufrechterhaltungs-Modus und
einem normalen Modus ändert. In dem Aufrechterhaltungs-Modus
wird eine Leseadresse an dem Modul nicht zur Adressierung der
relevanten Stelle des Speicherfelds verwendet, sondern sie
wird zurückgeführt, so daß ein fehlerhaftes Ausgangssignal
eindeutig einen Fehler in der Adressier- und zugehörigen
Verarbeitungsschaltungsanordnung anzeigen wird und nicht mit
einem Fehler verwechselt werden kann, der das Ergebnis einer
Datenauslesung von dem Speicherfeld ist. Die Fig. 1 von
EP-A-0 012 018 ist ein schematisches Blockschaltbild des
Computers, bei dem das Speicherfeld bei 22 gezeigt ist und
Modusänderungsbefehle durch eine Normalmodus-
Änderungsschaltungsanordnung 31 an ein Statusregister 21
geliefert werden. Jedoch ist das Speicherfeld ein Speicher
mit wahlfreiem Zugriff.
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In jüngesten Halbleiterspeichereinrichtung besteht zusammen
mit einer anwachsenden Speicherkapazität ein Trend in
Richtung auf eine Multi-Funktionalisierung, bei der die
Funktionen von Teilen von Peripherieschaltungen darin
eingebaut werden. Eine Massenproduktion eines Typs von
Einrichtungen ändert sich deshalb auf eine kleine Herstellung
von verschiedenen Typen von Einrichtungen. Personalresourcen
werden nicht leicht ausgeweitet, so daß die
Entwicklungsperiode verkürzt werden muß.
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Ein Beispiel einer Halbleiterspeichereinrichtung, die
entwickelt wurde, so daß sie eine Multi-Fuktion aufweist, ist
eine Multi-Port-Halbleiterspeichereinrichtung mit einem RAM-
Port zum wahlfreien Zugreifen auf Speicherzellen und einem
SAM-Port zum seriellen Zugreifen auf Daten in Einheiten der
Zeile. Diese Einrichtung weist ein Register zum Speichern von
Daten einer Zeile für einen seriellen Zugriff und eine
Einrichtung für einen Datentransfer zwischen dem Register und
Speicherzellen auf.
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Allgemein arbeitet der RAM-Port mit dem SAM-Port asynchron.
Die Datentransfereinrichtung transferiert Daten zwischen dem
Register und Speicherzellen, wobei der Betrieb des SAM-Ports
gestoppt wird. Während des Datentransferzykluses wird zu dem
Zeitpunkt, wenn ein Zeilenadressignal empfangen wird, ein
Adressenzeiger auf die Startadresse zum Lesen/Schreiben des
SAM-Ports erhalten.
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Der SAM-Port wählt das Register unter Verwendung eines
seriellen Zählers in der Speichereinrichtung. Wenn von dem
SAM-Port ausgegebene Daten fehlerhaft sind, ist es deshalb
schwierig, eine Unterscheidung zwischen einem Fehler bei der
Ermittelung des Adressenzeigers und einem Fehler in den Daten
selbst vorzunehmen.
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Es ist deshalb eine Aufgabe der vorliegenden Erfindung, eine
Halbleiterspeichereinrichtung bereitzustellen, die eine
Funktion aufweist, um die Ursache eines Fehlers von Daten,
die aus einem SAM-Port ausgelesen werden, leicht und
zuverlässig zu überprüfen.
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Die vorliegende Erfindung sieht eine
Halbleiterspeichereinrichtung wie eingangs definiert vor und
ist gekennzeichnet durch eine Modusumschalteinrichtung zum
Umschalten des Betriebsmodus des SAM-Ports zwischen einem
gewöhnlichen Datenausgabemodus und einem Testmodus auf einen
externen Empfang eines Modusumschaltsignals hin, eine
Adressenzeiger-Ausgabeeinrichtung zum Ausgeben der Adresse
eines Adressenzeigers des SAM-Ports, wenn der Betriebsmodus
durch die Modusumschalteinrichtung auf den Testmodus
geschaltet wird, eine Einrichtung zum Aufteilen der Adresse
des Adressenzeigers in wenigstens zwei Teile und zum
Ermitteln einer logischen Summe jedes Teils, und eine
Einrichtung zum Zuführen der logischen Summe der
Adressenzeiger-Ausgabeeinrichtung, um die Adresse des
Adressenzeigers auszugeben.
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Wenn ein Moduswählsignal an die Modusumschalteinrichtung
geführt wird, wird der Betriebsmodus auf den Testmodus
geändert und der Adressenzeiger des SAM-Ports wird durch die
Adressenzeiger-Ausgabeeinrichtung ausgegeben. Wenn von dem
SAM-Port ausgegebene Daten fehlerhaft sind, ist es deshalb
möglich, zwischen einem Fehler in den Daten selbst und einem
Fehler bei der Ermittelung des Adressenzeigers leicht zu
unterscheiden.
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Wenn die Adressenzeiger-Ausgabeeinrichtung eine
Ausgabepufferschaltung umfaßt, die die gleiche
Ausgabepufferschaltung zum Ausgeben von Daten von dem SAM-
Port ist, wird die gleiche Ausgabepufferschaltung gemeinsam
für beide Zwecke verwendet, wobei die Größe der
Speichereinrichtung herabgesetzt wird.
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Wenn die Bitkonfiguration des SAM-Ports kleiner als die
Anzahl von Bits des Adressenzeigers ist, gibt es kein
Betriebsproblem, obwohl die Anzahl von Ausgangsanschlüssen
zum Ausgeben des Adressenzeigers zu einer Zeit unzureichend
ist, weil der Adressenzeiger indirekt durch Ausgeben der
logischen Summe von wenigstens zwei Teilen überwacht wird,
die durch Aufteilen des Adressenzeigers erhalten werden, wie
nachstehend noch eingehend beschrieben wird.
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Die Erfindung läßt sich besser unter Bezugnahme auf ein
Beispiel im Zusammenhang mit den beiliegenden Zeichnungen
verstehen. In den Zeichnungen zeigen:
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Fig. 1 ein Schaltbild, welches den Aufbau einer Form einer
Halbleiterspeichereinrichtung gemäß der
vorliegenden Erfindung zeigt;
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Fig. 2 ein Schaltbild, welches den Aufbau eines
Schaltungsabschnitts der in Fig. 1 gezeigten
Einrichtung zum Ausführen einer Modusänderung
zeigt; jedoch ist Fig. 2 keine Ausführungsform der
Erfindung, sondern ist zum Verständnis der
Erfindung nützlich; und
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Fig. 3 ist ein Schaltbild, welches einen anderen Aufbau
des Schaltungsabschnitts der in Fig. 1 gezeigten
Einrichtung zum Ausführen der Modusänderung zeigt,
und sie ist eine Ausführungsform der Erfindung.
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Eine Ausführungsform der vorliegenden Erfindung wird
nachstehend unter Bezugnahme auf die beiliegenden Zeichnungen
beschrieben. Fig. 1 zeigt den Aufbau der
Halbleiterspeichereinrichtung der Ausführungsform Als ein
RAM-Port ist ein Speicherzellenfeld 1 mit Speicherzellen in M
Zeilen x N Spalten x L Bits vorgesehen.
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Als eine Einrichtung zum wahlfreien Zugreifen auf die
Speicherzelle sind ein Zeilendecoder 2 und ein Spaltendecoder
3 vorgesehen. Ein wahlfreier Zugriff wird unter Verwendung
der Zugriffseinrichtung in der folgenden Weise ausgeführt.
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Eine in Fig. 1 nicht gezeigte Zentralverarbeitungseinheit
(CPU) gibt ein Zeilenadressignal und ein Spaltenadressignal
aus. Das Zeilenadressignal wird durch einen
Zeilenadresspuffer 100 verstärkt und durch den Zeilendecoder
2 decodiert, um eine der Zeilen zu wählen. Das
Spaltenadressignal wird durch einen Spaltenadresspuffer 101
verstärkt und durch den Spalterdecoder 3 decodiert, um das
Spaltenwählgatter 8 einer der Spalten zu öffnen. In dieser
Weise werden eine bestimmte Zeile und eine bestimmte Spalte
gewählt, um dadurch auf eine Speicherzelle zuzugreifen.
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Beim Einschreiben von Daten in eine gewählte Speicherzelle
wird der an einen RAM-Port-Ausgangsanschluß 202 angelegte
Datenwert über einen Dateneingabepuffer 106 an einen
Datenpuffer 105 geliefert und über eine von dem
Spaltenwählgatter gewählte Spaltenleitung in die
Speicherzelle eingeschrieben. Beim Lesen von Daten von einer
gewählten Speicherzelle wird ein von der Zelle erfaßter
Datenwert über den Datenpuffer 105, den Datenausgabepuffer
107 und den RAM-Port-Ausgangsanschluß 202 an eine externe
Schaltung ausgegeben.
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Für die Spalten des Speicherzellenfelds 1 sind ein
Datenregister 4 mit N x L Bits und ein Datentransfergatter,
welches für einen Datentransfer von den Speicherzellenfeld 1
an das Datenregister 4 verwendet wird, vorgesehen. Als eine
serielle Zugriffseinrichtung für N Daten ist ein serieller
Zähler 102, ein serieller Decoder 6 und ein serielles
Wählgatter 7 vorgesehen.
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Der serielle Zähler 102 erhält einen Ausgang des
Spaltenadresspuffers 101 während des vorangehenden
Datentransferzykluses, wobei der Adressenzeiger vorher
initialisiert wird. Wenn ein serielles Steuersignals SC,
welches dem Eingangsanschluß 200 einer Steuerschaltung 109
extern eingegeben wird, ansteigt, wird der Zählwert des
seriellen Zählers 102 um 1 inkrementiert, wobei der
Adressenzeiger um 1 inkrementiert wird. Der Adressenzeiger
wird an einen seriellen Decoder 6 geliefert, um ihn zu
decodieren. Der decodierte Adressenzeiger wird an das
serielle Wählgate 7 ausgegeben. Das Datenregister, welches
dem decodierten Adressenzeiger entspricht, wird mit einer
seriellen Stellenleitung verbunden, die sich in die laterale
Richtung innerhalb der seriellen Wählgatter 7 erstreckt. Wenn
der Adressenzeiger seguentiell durch den seriellen Zähler 102
inkrementiert wird, werden die Datenregister beginnend mit
dem niedrigsten Bit sequentiell mit der seriellen
Stellenleitung durch die seriellen Wählgatter 7 verbunden. In
dieser Weise werden Daten, die in dem Datenregister 4
gespeichert sind, seriell von den seriellen Wählgattern 7
ausgegeben. Der Datenwert wird dann durch einen seriellen
Datenpuffer 103 verstärkt und über einen seriellen
Ausgabepuffer 104 und einen SAM-Ausgabeport-Anschluß 207 an
eine externe Schaltung ausgegeben. Parallel zu dem obigen
Betrieb wird der Datenwert, der während des vorangehenden
Zyklusses gelesen wird, von dem seriellen Datenausgabepuffer
104 an die externe Schaltung ausgegeben.
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Ein Datentransfer zwischen dem RAM-Port und dem SAM-Port wird
unter Verwendung eines Datentransfergatters 5 ausgeführt.
Wenn ein Transfersteuersignal von einer Datentransfer-
Steuerschaltung 108 empfangen wird, öffnet sich das
Datentransfergatter 5, um einen Transfer von Daten zwischen
Speicherzellen einer gewählten Zeile in dem Feld 1 und dem
Datenregister 4 zu ermöglichen. Eine Zeile wird unter
Verwendung des Zeilenadresspuffers 100 und eines
Zeilendecoders 2 gewählt, wie voranstehend beschrieben.
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In dieser Ausführungsform ist als eine Einrichtung zum
Ausgeben des Adressenzeigers nach außen zusätzlich ein
Testmodus-Wählanschluß 203 und eine serielle
Adressenzeigerleitung 501, die den seriellen Zähler 102 und
den seriellen Datenausgabepuffer 104 untereinander verbindet,
vorgesehen. Wenn ein von dem SAM-Port ausgegebener Datenwert
fehlerhaft ist, ist es mit einer derartigen Anordnung
möglich, zwischen einem Fehler in dem Datenwert selbst und
einem Fehler bei der Ermittelung des Adressenzeigers zu
unterscheiden.
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In einem normalen Modus ist ein serieller Datenausgabepuffer
104 mit der seriellen Datenleitung 500 verbunden, um den von
dem Datenregister während des vorangehenden Zyklusses
gelesenen Datenwert auszugeben. Wenn ein Signal eines
Energieversorgungspotentials dem Testmodus-Wählanschluß 203
eingegeben wird, wird der Betriebsmodus auf einen Testmodus
umgeschaltet. Während dieses Testmodus wird der serielle
Datenausgabepuffer 104 mit der seriellen
Adressenzeigerleitung 501 verbunden, um den Adressenzeiger
von dem seriellen Zähler 102 auszugeben.
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Fig. 2, die nicht eine Ausführungsform der Erfindung ist,
zeigt den Aufbau einer Schaltung zum Umschalten des seriellen
Datenausgabepuffers 104 von der seriellen Datenleitung 500
auf die serielle Adressenzeigerleitung 501 auf eine Eingabe
eines Signals an den Testmodus-Wählanschluß 203 hin.
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Mit der Leitung 500 für serielle Daten (serielle
Datenleitung) sind die Drains von N-Kanal MOS-Transistoren
301 bis 308 verbunden, deren Sourcen mit Ausgabepuffern 321
bis 328 für serielle Daten verbunden sind. Jedes Gate ist
über einen Inverter 300 mit dem Testmodus-Wählanschluß 203
verbunden. Mit der seriellen Adressenzeigerleitung 501 sind
die Drains von N-Kanal MOS-Transistoren 311 bis 318
verbunden, deren Gates mit dem Testmodus-Wählanschluß 203
verbunden sind, und deren Sourcen mit den seriellen
Datenausgabepuffern 321 bis 328 verbunden sind. Die seriellen
Datenausgabepuffer 321 bis 328 sind jeweils mit SAM-Port-
Ausgangsanschlüssen 331 bis 338 verbunden.
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In dem normalen Modus wird ein Niedrigpegelsignal an den
Testmodus-Wählanschluß 203 und an die Gates der N-Kanal MOS-
Transistoren 311 bis 318 angelegt, um sie auszuschalten, so
daß die serielle Adressenzeigerleitung 501 elektrisch von den
seriellen Datenausgabepuffern 321 bis 328 isoliert ist.
Andererseits wird ein durch den Inverter 300 invertiertes
Hochpegelsignal an die Gates der N-Kanal MOS-Transistoren 301
bis 308 angelegt, so daß die serielle Datenleitung 500 mit
den seriellen Datenausgabepuffern 321 bis 328 verbunden wird.
In dieser Weise wird ein aus dem Datenregister 4 ausgelesener
Datenwert von den SAM-Port-Ausgabeanschlüssen 331 bis 338
ausgegeben.
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In dem Testmodus wird ein Signal eines
Energieversorgungspotentials an den Testmodus-Wählanschluß
203 angelegt, so daß die N-Kanal MOS-Transistoren 311 bis 318
einschaltet werden, um die serielle Adressenzeigerleitung 501
mit den seriellen Datenausgabepuffern 321 bis 328 zu
verbinden. Deshalb werden die N-Kanal MOS-Transistoren 301
bis 308 ausgeschaltet, um die serielle Datenleitung 500 von
den seriellen Datenausgabepuffern 321 bis 328 zu trennen.
Infolgedessen wird ein Adressenzeiger von den SAM-Port-
Ausgabeanschlüssen 331 bis 338 ausgegeben.
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Der in Fig. 2 gezeigte Schaltungsaufbau entspricht dem Fall,
bei dem die Anzahl von Bits des Adressenzeigers acht Bits
ist, nämlich die gleiche wie diejenige der SAM-Port
Bitkonfiguration. Deshalb können die acht Bits des
Adresszeiges gleichzeitig von den acht seriellen
Datenausgabepuffern 321 bis 328 ausgegeben werden.
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Wenn jedoch die Anzahl von Bits des Adressenzeigers größer
als diejenige der SAM-Port Bitkonfiguration ist, kann der
Adressenzeiger gleichzeitig von den seriellen
Datenausgabepuffern nicht ausgegeben werden. In einem
derartigen Fall sei beispielsweise angenommen, daß die SAM-
Port Bitkonfiguration vier Bits ist und der Adressenzeiger
neun Bits ist. Der Adressenzeiger wird in drei Teile mit
jeweils drei Bit aufgeteilt. Eine logische Summe von
jeweiligen drei Bits wird an jeden von vier seriellen
Datenausgabepuffern ausgegeben.
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Der Schaltungsaufbau einer derartigen Anordnung ist in Fig. 3
gezeigt. Die serielle Adressenzeigerleitung 501 ist mit den
Eingangsanschlüssen von UND-Gattern 401 bis 403 mit drei
Eingängen verbunden, deren Ausgangsanschlüsse mit den Drains
von N-Kanal MOS-Transistoren 411 bis 413 verbunden sind. Da
vier serielle Datenausgabepuffer 431 bis 434 verwendet
werden, wird ein N-Kanal MOS-Transistor 414 hinzugefügt. Die
Gates der Transistoren 411 bis 414 sind mit dem Testmodus-
Wählanschluß 203 verbunden und die Sourcen sind mit seriellen
Datenausgabepuffern 431 bis 434 verbunden.
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Die serielle Datenleitung 500 ist mit den Drains von N-Kanal
MOS-Transistoren 421 bis 424 verbunden, deren Gates über
einen Inverter 452 mit dem Testmodus-Wählanschluß 203
verbunden sind und deren Sourcen mit den seriellen
Datenausgabepuffern 431 bis 434 verbunden sind. SAM-Port-
Ausgangsschlüsse 441 bis 444 sind jeweils auf der
Ausgabeseite der seriellen Datenausgabepuffer 431 bis 434
vorgesehen.
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Der Modusumschaltbetrieb für diesen Fall ist wie folgt. In
dem normalen Modus wird ein Niedrigpegelsignal an den
Testmodus-Wählanschluß 203 angelegt, um die N-Kanal MOS-
Transistoren 411 bis 414 auszuschalten, so daß der Ausgang
von der seriellen Adressenzeigerleitung 501 elektrisch
isoliert ist. Andererseits wird ein von den Inverter
invertiertes Hochpegelsignal an die Gates der N-Kanal MOS-
Transistoren 421 bis 424 angelegt, so daß die serielle
Datenleitung 500 mit den seriellen Datenausgabepuffern 431
bis 434 verbunden wird. Infolgedessen wird ein Datenwert in
dem Datenregister 4 von den SAM-Port-Ausgangsanschlüssen 441
bis 444 ausgegeben.
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In dem Testmodus wird ein Signal eines
Energieversorgungspotentials an den Testmodus-Wählanschluß
203 angelegt, so daß die N-Kanal MOS-Transistoren 411 bis 414
eingeschaltet werden. Der Adressenzeiger von neuen Bits von
der seriellen Adressenzeigerleitung wird an die
Eingangsanschlüsse der UND-Gatter 401 bis 403 angelegt. Eine
logische Summe von jeweils drei Bits wird über jeden der N-
Kanal MOS-Transistoren 411 bis 413 an jeden der seriellen
Datenausgabepuffer 431 bis 433 geliefert. Der N-Kanal MOS-
Transistor 414 erhält ein Energieversorgungspotential VCC an
seiner Drain, so daß ein Hochpegelsignal an den seriellen
Datenausgabepuffer 434 geliefert wird. Ein von dem Inverter
452 invertiertes Niedrigpegelsignal wird an die Gates der N-
Kanal MOS-Transistoren 421 bis 424 angelegt, um sie
auszuschalten. Infolgedessen wird der serielle
Datenausgabepuffer 434 getrennt.
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In der obigen Weise wird der Zählwert des seriellen Zählers
als logische Summen von jeweils drei Bits nach außen
ausgegeben. Deshalb kann der Adressenzeiger indirekt
überwacht werden.
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Wie voranstehend beschrieben, wird während des Testmodus der
Adressenzeiger an eine externe Schaltung ausgegeben. Wenn ein
von dem SAM-Port ausgegebener Datenwert fehlerhaft ist, ist
es deshalb leicht möglich, zwischen einem Fehler in dem
Datenwert selbst und einem Fehler bei der Ermitttelung des
Adressenzeigers zu unterscheiden.
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Die voranstehend beschriebene Ausführungsform wurde nur
mittels eines Beispiels beschrieben und es ist nicht
beabsichtigt, den Umfang der vorliegenden Erfindung, so wie
er durch die beigefügten Ansprüche definiert ist, zu
begrenzen. Obwohl beispielsweise in der Ausführungsform der
Adressenzeiger von dem seriellen Datenausgabepuffer ähnlich
wie die Daten von dem Datenregister ausgegeben wird, kann ein
Ausgabepuffer vorgesehen sein, der speziell dem
Adressenzeiger zugeordnet ist. Ferner kann ein Umschalten auf
den Testmodus unter Verwendung eines speziell dafür
vorgesehenen Umschaltsteuersignals oder durch Verwendung
einer der logischen Summen von allgemeinen Steuersignalen
bewirkt werden.